JP3486107B2 - 半導体装置 - Google Patents
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バウンダリスキャ
ンテスト（Boundary-Scan-Test）回路を備えた半導体装
置に関する。
ンテスト（Boundary-Scan-Test）回路を備えた半導体装
置に関する。
【０００２】
【従来の技術】Boundary-Scan-Test回路は半導体装置の
ボードテスト容易化を目的とした回路である。図７にBo
undary-Scan-Test回路を使用したボード設計の構成を示
す。図７において、ボード１０１に搭載された各ＩＣチ
ップ１０２の入出力セル（Boundary-Scan-Cell (BSC) )
１０３にテスト用回路を内蔵させ、これらを１本の長い
直列パスとして連結する。さらにこれらのチップ１０２
の入出力を直列に連結すると、１本の長い直列パスが形
成される。このパスをテストデータの通り道（Scan-Pat
h)として利用することによって、エッジコネクタ（Scan
-IN （スキャン入力）, Scan-OUT（スキャン出力））か
らチップ１０２のアクセスが可能となりボード１０１の
配線テスト等ができる。このようなBoundary-Scan-Test
回路によりテストプローブが立て難い高密度実装基板で
も配線のショート、オープン等のテストが可能となる。
ボードテスト容易化を目的とした回路である。図７にBo
undary-Scan-Test回路を使用したボード設計の構成を示
す。図７において、ボード１０１に搭載された各ＩＣチ
ップ１０２の入出力セル（Boundary-Scan-Cell (BSC) )
１０３にテスト用回路を内蔵させ、これらを１本の長い
直列パスとして連結する。さらにこれらのチップ１０２
の入出力を直列に連結すると、１本の長い直列パスが形
成される。このパスをテストデータの通り道（Scan-Pat
h)として利用することによって、エッジコネクタ（Scan
-IN （スキャン入力）, Scan-OUT（スキャン出力））か
らチップ１０２のアクセスが可能となりボード１０１の
配線テスト等ができる。このようなBoundary-Scan-Test
回路によりテストプローブが立て難い高密度実装基板で
も配線のショート、オープン等のテストが可能となる。
【０００３】図８にBoundary-Scan-Test回路の全体構成
のブロックを示す。図８において、Boundary-Scan-Test
回路を実現するための最小構成は、ＴＡＰコントローラ
１０４、スキャン可能な命令レジスタ１０５、スキャン
可能なテストデータレジスタ１０６である。Boundary-S
can-Test回路の全体制御はＴＡＰコントローラ１０４に
よって行なわれる。テストデータレジスタ１０６は複数
のテスト用レジスタの総称であるが、これらのうち、１
種類が命令レジスタ１０５にロードされた命令によって
選択されるようになっている。ＪＴＡＧ （Joint Test
Action Group）準拠のテストデータレジスタは、バウン
ダリスキャン （Boundary-Scan）レジスタ１０７、ID-C
ode （コード）レジスタ１０８、バイパス（Bypass）レ
ジスタ１０９の３種である。
のブロックを示す。図８において、Boundary-Scan-Test
回路を実現するための最小構成は、ＴＡＰコントローラ
１０４、スキャン可能な命令レジスタ１０５、スキャン
可能なテストデータレジスタ１０６である。Boundary-S
can-Test回路の全体制御はＴＡＰコントローラ１０４に
よって行なわれる。テストデータレジスタ１０６は複数
のテスト用レジスタの総称であるが、これらのうち、１
種類が命令レジスタ１０５にロードされた命令によって
選択されるようになっている。ＪＴＡＧ （Joint Test
Action Group）準拠のテストデータレジスタは、バウン
ダリスキャン （Boundary-Scan）レジスタ１０７、ID-C
ode （コード）レジスタ１０８、バイパス（Bypass）レ
ジスタ１０９の３種である。
【０００４】Boundary-Scan レジスタ１０７は、図９に
示すように複数のＢＳ回路１１０がシリアルに接続され
て構成され、ＪＴＡＧ規定の命令であるSample命令等を
実現するため外部ピンに対応したシリアルシフト機能を
有するシフトレジスタである。図９に示すＢＳ回路１１
０の構成を図１０に示す。図１０において、ＢＳ回路１
１０は、パッド（ＰＡＤ）１１１から与えられるデータ
（ＰＩ）又はスキャン入力されるデータ（ＳＩ）を選択
信号（ＳＦＤＲ）に基づいて選択するマルチプレクサ
（ＭＵＸ）１１２と、マルチプレクサ１１２により選択
されたデータをクロック（ＣＫＤＲ）に同期して保持す
るレジスタ（ＲＥＧ）１１３を備えて構成される。この
ようなＢＳ回路１１０はパッド１１１からのデータを取
り込む必要があるので、基本的にはパッド数分が必要と
なる。
示すように複数のＢＳ回路１１０がシリアルに接続され
て構成され、ＪＴＡＧ規定の命令であるSample命令等を
実現するため外部ピンに対応したシリアルシフト機能を
有するシフトレジスタである。図９に示すＢＳ回路１１
０の構成を図１０に示す。図１０において、ＢＳ回路１
１０は、パッド（ＰＡＤ）１１１から与えられるデータ
（ＰＩ）又はスキャン入力されるデータ（ＳＩ）を選択
信号（ＳＦＤＲ）に基づいて選択するマルチプレクサ
（ＭＵＸ）１１２と、マルチプレクサ１１２により選択
されたデータをクロック（ＣＫＤＲ）に同期して保持す
るレジスタ（ＲＥＧ）１１３を備えて構成される。この
ようなＢＳ回路１１０はパッド１１１からのデータを取
り込む必要があるので、基本的にはパッド数分が必要と
なる。
【０００５】ID-Code レジスタ１０８は、図１１に示す
ように複数のＩＤ回路１１４がシリアルに接続されて構
成され、チップの識別情報（ＩＤコード）を電気的に読
み出す機能を有する。そのＩＤコードの具体的な内容
は、Address, Depth, I/O-Width, Interface等である。
ＩＤ回路１１４の構成を図１２に示す。図１２におい
て、ＩＤ回路１１４は、ハイレベル（電源）又はロウレ
ベル（グラウンド）で表されるＩＤコードのデータ（Ｃ
Ｉ）又はスキャン入力されるデータ（ＳＩ）を選択信号
（ＳＦＤＲ）に基づいて選択するマルチプレクサ（ＭＵ
Ｘ）１１５と、マルチプレクサ１１５により選択された
データをクロック（ＣＫＤＲ）に同期して保持するレジ
スタ（ＲＥＧ）１１６を備えて構成される。例えば３２
ビットのID-Code レジスタを構成する場合はこのＩＤ回
路１１４が３２個必要となる。
ように複数のＩＤ回路１１４がシリアルに接続されて構
成され、チップの識別情報（ＩＤコード）を電気的に読
み出す機能を有する。そのＩＤコードの具体的な内容
は、Address, Depth, I/O-Width, Interface等である。
ＩＤ回路１１４の構成を図１２に示す。図１２におい
て、ＩＤ回路１１４は、ハイレベル（電源）又はロウレ
ベル（グラウンド）で表されるＩＤコードのデータ（Ｃ
Ｉ）又はスキャン入力されるデータ（ＳＩ）を選択信号
（ＳＦＤＲ）に基づいて選択するマルチプレクサ（ＭＵ
Ｘ）１１５と、マルチプレクサ１１５により選択された
データをクロック（ＣＫＤＲ）に同期して保持するレジ
スタ（ＲＥＧ）１１６を備えて構成される。例えば３２
ビットのID-Code レジスタを構成する場合はこのＩＤ回
路１１４が３２個必要となる。
【０００６】Bypassレジスタ１０９は、テストデータレ
ジスタをバイパスさせる機能のために設けられたレジス
タであり、回路的には図１３に示すように、選択信号
（ＳＦＤＲ）とスキャン入力（ＳＩ）を受ける否定論理
積ゲート１１７と、この否定論理積ゲート１１７の出力
を受けてクロック（ＣＫＤＲ）に同期して保持するレジ
スタ（ＲＥＧ）１０９を備えた１ビットのレジスタであ
る。
ジスタをバイパスさせる機能のために設けられたレジス
タであり、回路的には図１３に示すように、選択信号
（ＳＦＤＲ）とスキャン入力（ＳＩ）を受ける否定論理
積ゲート１１７と、この否定論理積ゲート１１７の出力
を受けてクロック（ＣＫＤＲ）に同期して保持するレジ
スタ（ＲＥＧ）１０９を備えた１ビットのレジスタであ
る。
【０００７】ＪＴＡＧ準拠のBoundary-Scan-Test回路を
設計する場合は、これら３種のテストデータレジスタを
準備しなければならず、図１４に示すようにテストデー
タレジスタ１０６は大量のレジスタを必要とすることに
なる。
設計する場合は、これら３種のテストデータレジスタを
準備しなければならず、図１４に示すようにテストデー
タレジスタ１０６は大量のレジスタを必要とすることに
なる。
【０００８】このようなテストデータレジスタを備えた
Boundary-Scan-Test回路を搭載したＬＳＩの欠点の１つ
に面積ペナルティが挙げられる。これは本来の機能を備
えたＬＳＩチップ本体にさらにテスト用の回路としてBo
undary-Scan-Test回路を設ける分だけ余分なレイアウト
面積を必要とするからである。その中でも特に図１４に
示すテストデータレジスタは大量のレジスタを必要とす
るため面積ペナルティの大きな要因となっていた。
Boundary-Scan-Test回路を搭載したＬＳＩの欠点の１つ
に面積ペナルティが挙げられる。これは本来の機能を備
えたＬＳＩチップ本体にさらにテスト用の回路としてBo
undary-Scan-Test回路を設ける分だけ余分なレイアウト
面積を必要とするからである。その中でも特に図１４に
示すテストデータレジスタは大量のレジスタを必要とす
るため面積ペナルティの大きな要因となっていた。
【０００９】そこで、特開平７−１０４０３５号公報に
開示されているように、バウンダリスキャンレジスタと
ＩＤコードレジスタを兼用してバイパスレジスタと切り
替えるようにした技術がなされ、また、特開平７−１５
１８２９号公報あるいは特開平８−１３６６１９号公報
に開示されているように、バウンダリスキャンレジスタ
とＩＤコードレジスタを兼用した技術がなされ、テスト
データレジスタの縮小化を図っている。
開示されているように、バウンダリスキャンレジスタと
ＩＤコードレジスタを兼用してバイパスレジスタと切り
替えるようにした技術がなされ、また、特開平７−１５
１８２９号公報あるいは特開平８−１３６６１９号公報
に開示されているように、バウンダリスキャンレジスタ
とＩＤコードレジスタを兼用した技術がなされ、テスト
データレジスタの縮小化を図っている。
【００１０】一方、近年ＡＳＩＣ以外の半導体装置にお
いてもテストの容易化が求められており、例えば半導体
記憶装置においてもBoundary-Scan-Test回路を搭載して
テストの容易化を図ることが望まれている。しかしなが
ら、上記従来のBoundary-Scan-Test回路は、主にＡＳＩ
Ｃ等の半導体装置に搭載されることを前提としていたた
め、テストデータレジスタにおいて、固定的あるいはハ
ード的にプログラム（例えばヒューズ等の選択的な溶
断）されて取り扱われるデータはＩＤコードデータであ
った。このため、例えば半導体記憶装置にBoundary-Sca
n-Test回路を搭載した場合に、固定的あるいはハード的
にプログラムされて取り扱われるデータがＩＤコード情
報だけでは不十分であり、半導体記憶装置をテストする
際に有効となる半導体記憶装置に特有な情報を供給でき
ることが切望されていた。
いてもテストの容易化が求められており、例えば半導体
記憶装置においてもBoundary-Scan-Test回路を搭載して
テストの容易化を図ることが望まれている。しかしなが
ら、上記従来のBoundary-Scan-Test回路は、主にＡＳＩ
Ｃ等の半導体装置に搭載されることを前提としていたた
め、テストデータレジスタにおいて、固定的あるいはハ
ード的にプログラム（例えばヒューズ等の選択的な溶
断）されて取り扱われるデータはＩＤコードデータであ
った。このため、例えば半導体記憶装置にBoundary-Sca
n-Test回路を搭載した場合に、固定的あるいはハード的
にプログラムされて取り扱われるデータがＩＤコード情
報だけでは不十分であり、半導体記憶装置をテストする
際に有効となる半導体記憶装置に特有な情報を供給でき
ることが切望されていた。
【００１１】
【発明が解決しようとする課題】以上説明したように、
従来のBoundary-Scan-Test回路におけるテストデータレ
ジスタにおいては、大量のレジスタを必要としていたた
め専有面積の縮小化が求められていた。また、従来のBo
undary-Scan-Test回路のテストデータレジスタにおいて
は、固定的又はプログラムされて取り扱われる情報がＩ
Ｄコードデータであったため、機能の異なる様々な半導
体装置をテストする際にそれぞれの装置のテストに有益
な情報を十分に供給することができないといった不具合
を招いていた。
従来のBoundary-Scan-Test回路におけるテストデータレ
ジスタにおいては、大量のレジスタを必要としていたた
め専有面積の縮小化が求められていた。また、従来のBo
undary-Scan-Test回路のテストデータレジスタにおいて
は、固定的又はプログラムされて取り扱われる情報がＩ
Ｄコードデータであったため、機能の異なる様々な半導
体装置をテストする際にそれぞれの装置のテストに有益
な情報を十分に供給することができないといった不具合
を招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の小型化
及び／又は被テスト半導体装置に応じてテストに有効な
拡張データを供給できるテストデータレジスタを備えた
半導体装置を提供することにある。
たものであり、その目的とするところは、構成の小型化
及び／又は被テスト半導体装置に応じてテストに有効な
拡張データを供給できるテストデータレジスタを備えた
半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、複数のバウンダリス
キャン（Boundary Scan）セルがシリアルに接続されて
与えられたデータが前記バウンダリスキャンセルをシリ
アルにシフトされるバウンダリスキャンレジスタを含む
バウンダリスキャンテスト（Boundary Scan Test）回路
を備えた半導体装置において、前記バウンダリスキャン
レジスタの前記バウンダリスキャンセルの内、２段目以
降の１又はシリアルに接続された複数の前記バウンダリ
スキャンセルは、外部端子から与えられる第１のデータ
と、前記半導体装置の識別情報となるＩＤコードデータ
の第２のデータと、ユーザ外が必要とする情報をコード
化した第３のデータと、スキャン入力端子から与えられ
るデータの第４のデータを受けて、命令をデコードして
得られる選択信号に基づいて前記第１のデータ、前記第
２のデータ、前記第３のデータ又は前記第４のデータを
択一的に選択して入力するバウンダリスキャンセルから
なり、前記バウンダリスキャンレジスタの最終段の前記
バウンダリスキャンセルの出力と、前記２段目以降の１
又はシリアルに接続された複数の前記バウンダリスキャ
ンセルの最終段の前記バウンダリスキャンセルの出力を
受けて、命令をデコードして得られる選択信号に基づい
て両出力のいずれか一方の出力を選択出力する第１のマ
ルチプレクサと、前記第１のマルチプレクサの出力と、
前記バウンダリスキャンレジスタの初段の前記バウンダ
リスキャンセルの出力を受けて、両出力のいずれか一方
の出力を命令をデコードして得られる選択信号に基づい
て選択出力する第２のマルチプレクサとを有することを
特徴とする。
に、課題を解決する第１の手段は、複数のバウンダリス
キャン（Boundary Scan）セルがシリアルに接続されて
与えられたデータが前記バウンダリスキャンセルをシリ
アルにシフトされるバウンダリスキャンレジスタを含む
バウンダリスキャンテスト（Boundary Scan Test）回路
を備えた半導体装置において、前記バウンダリスキャン
レジスタの前記バウンダリスキャンセルの内、２段目以
降の１又はシリアルに接続された複数の前記バウンダリ
スキャンセルは、外部端子から与えられる第１のデータ
と、前記半導体装置の識別情報となるＩＤコードデータ
の第２のデータと、ユーザ外が必要とする情報をコード
化した第３のデータと、スキャン入力端子から与えられ
るデータの第４のデータを受けて、命令をデコードして
得られる選択信号に基づいて前記第１のデータ、前記第
２のデータ、前記第３のデータ又は前記第４のデータを
択一的に選択して入力するバウンダリスキャンセルから
なり、前記バウンダリスキャンレジスタの最終段の前記
バウンダリスキャンセルの出力と、前記２段目以降の１
又はシリアルに接続された複数の前記バウンダリスキャ
ンセルの最終段の前記バウンダリスキャンセルの出力を
受けて、命令をデコードして得られる選択信号に基づい
て両出力のいずれか一方の出力を選択出力する第１のマ
ルチプレクサと、前記第１のマルチプレクサの出力と、
前記バウンダリスキャンレジスタの初段の前記バウンダ
リスキャンセルの出力を受けて、両出力のいずれか一方
の出力を命令をデコードして得られる選択信号に基づい
て選択出力する第２のマルチプレクサとを有することを
特徴とする。
【００１４】 第２の手段は、複数のバウンダリスキャ
ン（boundary scan）セルがシリアルに接続されて与え
られたデータが前記バウンダリスキャンセルをシリアル
にシフトされるバウンダリスキャンレジスタを含むバウ
ンダリスキャンテスト（Boundary Scan Test）回路を備
えた半導体装置において、前記バウンダリスキャンレジ
スタの初段の前記バウンダリスキャンセルの出力と、前
記バウンダリスキャンレジスタの最終段の前記バウンダ
リスキャンセルの出力を受けて、命令をデコードして得
られる選択信号に基づいて両出力の一方の出力を選択出
力するマルチプレクサを有することを特徴とする。
ン（boundary scan）セルがシリアルに接続されて与え
られたデータが前記バウンダリスキャンセルをシリアル
にシフトされるバウンダリスキャンレジスタを含むバウ
ンダリスキャンテスト（Boundary Scan Test）回路を備
えた半導体装置において、前記バウンダリスキャンレジ
スタの初段の前記バウンダリスキャンセルの出力と、前
記バウンダリスキャンレジスタの最終段の前記バウンダ
リスキャンセルの出力を受けて、命令をデコードして得
られる選択信号に基づいて両出力の一方の出力を選択出
力するマルチプレクサを有することを特徴とする。
【００１５】 第３の手段は、バウンダリスキャンテス
ト回路を備えた半導体装置において、バウンダリスキャ
ンテストを行うのに必要な命令を保持する命令レジスタ
と、前記命令レジスタにロードされた命令をデコードす
る命令デコーダと、前記命令デコーダからの信号で制御
されるテストデータレジスタと、前記バウンダリスキャ
ンテスト回路の制御を行うＴＡＰコントローラとを備
え、前記テストデータレジスタは、スキャン可能なバウ
ンダリスキャンレジスタからなり、前記バウンダリスキ
ャンレジスタは、その夫々のビットエレメントが前記半
導体装置のパッドに接続されており、前記バウンダリス
キャンレジスタの最初のビットエレメントは、後続のビ
ットエレメントをバイパスするためのバイパスレジスタ
としても機能することを特徴とする。
ト回路を備えた半導体装置において、バウンダリスキャ
ンテストを行うのに必要な命令を保持する命令レジスタ
と、前記命令レジスタにロードされた命令をデコードす
る命令デコーダと、前記命令デコーダからの信号で制御
されるテストデータレジスタと、前記バウンダリスキャ
ンテスト回路の制御を行うＴＡＰコントローラとを備
え、前記テストデータレジスタは、スキャン可能なバウ
ンダリスキャンレジスタからなり、前記バウンダリスキ
ャンレジスタは、その夫々のビットエレメントが前記半
導体装置のパッドに接続されており、前記バウンダリス
キャンレジスタの最初のビットエレメントは、後続のビ
ットエレメントをバイパスするためのバイパスレジスタ
としても機能することを特徴とする。
【００１６】 第４の手段は、バウンダリスキャンテス
ト回路を備えた半導体装置において、バウンダリスキャ
ンテストを行うのに必要な命令を保持する命令レジスタ
と、前記命令レジスタにロードされた命令をデコードす
る命令デコーダと、前記命令デコーダからの信号で制御
されるテストデータレジスタと、前記バウンダリスキャ
ンテスト回路の制御を行うＴＡＰコントローラとを備
え、前記テストデータレジスタは、スキャン可能なバウ
ンダリスキャンレジスタからなり、前記バウンダリスキ
ャンレジスタは、その夫々のビットエレメントが前記半
導体装置のパッドに接続されており、前記バウンダリス
キャンレジスタの一部のビットエレメントは、ＩＤコー
ドレジスタとしても機能するとともに、前記バウンダリ
スキャンレジスタの最初のビットエレメントは、後続の
ビットエレメントをバイパスするためのバイパスレジス
タとしても機能することを特徴とする。第５の手段は、
バウンダリスキャンテスト回路を備えた半導体装置にお
いて、バウンダリスキャンテストを行うのに必要な命令
を保持する命令レジスタと、前記命令レジスタにロード
された命令をデコードする命令デコーダと、前記命令デ
コーダからの信号で制御されるテストデータレジスタ
と、前記バウンダリスキャンテスト回路の制御を行うＴ
ＡＰコントローラとを備え、前記テストデータレジスタ
は、スキャン可能なバウンダリスキャンレジスタからな
り、前記バウンダリスキャンレジスタは、その夫々のビ
ットエレメントが前記半導体装置のパッドに接続されて
おり、前記バウンダリスキャンレジスタの一部のビット
エレメントは、ＩＤコードレジスタとしても機能すると
ともに、このＩＤコードレジスタは前記半導体装置のＩ
Ｄコードと拡張データの何れか一方を選択的に出力し、
前記バウンダリスキャンレジスタの最初のビットエレメ
ントは、後続のビットエレメントをバイパスするための
バイパスレジスタとしても機能することを特徴とする。
ト回路を備えた半導体装置において、バウンダリスキャ
ンテストを行うのに必要な命令を保持する命令レジスタ
と、前記命令レジスタにロードされた命令をデコードす
る命令デコーダと、前記命令デコーダからの信号で制御
されるテストデータレジスタと、前記バウンダリスキャ
ンテスト回路の制御を行うＴＡＰコントローラとを備
え、前記テストデータレジスタは、スキャン可能なバウ
ンダリスキャンレジスタからなり、前記バウンダリスキ
ャンレジスタは、その夫々のビットエレメントが前記半
導体装置のパッドに接続されており、前記バウンダリス
キャンレジスタの一部のビットエレメントは、ＩＤコー
ドレジスタとしても機能するとともに、前記バウンダリ
スキャンレジスタの最初のビットエレメントは、後続の
ビットエレメントをバイパスするためのバイパスレジス
タとしても機能することを特徴とする。第５の手段は、
バウンダリスキャンテスト回路を備えた半導体装置にお
いて、バウンダリスキャンテストを行うのに必要な命令
を保持する命令レジスタと、前記命令レジスタにロード
された命令をデコードする命令デコーダと、前記命令デ
コーダからの信号で制御されるテストデータレジスタ
と、前記バウンダリスキャンテスト回路の制御を行うＴ
ＡＰコントローラとを備え、前記テストデータレジスタ
は、スキャン可能なバウンダリスキャンレジスタからな
り、前記バウンダリスキャンレジスタは、その夫々のビ
ットエレメントが前記半導体装置のパッドに接続されて
おり、前記バウンダリスキャンレジスタの一部のビット
エレメントは、ＩＤコードレジスタとしても機能すると
ともに、このＩＤコードレジスタは前記半導体装置のＩ
Ｄコードと拡張データの何れか一方を選択的に出力し、
前記バウンダリスキャンレジスタの最初のビットエレメ
ントは、後続のビットエレメントをバイパスするための
バイパスレジスタとしても機能することを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
実施形態を説明する。
【００１８】図１はこの発明の一実施形態に係る半導体
装置におけるBoundary-Scan-Test回路におけるテストデ
ータレジスタの構成を示す図である。
装置におけるBoundary-Scan-Test回路におけるテストデ
ータレジスタの構成を示す図である。
【００１９】図１において、この実施形態のBoundary-S
can-Test回路おけるテストデータレジスタ１は、図２に
示すように半導体記憶装置の例えば周辺回路の一部領域
に搭載するようにしたものであり、従来、別個に必要と
していたID-CodeレジスタとBypass レジスタの２種のレ
ジスタを省き、これらの機能をBoundary-Scan レジスタ
２に統括したことを１つの特徴とするものである。な
お、この実施形態ではBoundary-Scan-Test回路おけるテ
ストデータレジスタを半導体記憶装置に搭載するように
したが、これに限ることはなく、ＡＳＩＣ等の他の様々
な機能を有する半導体装置に適用することができる。
can-Test回路おけるテストデータレジスタ１は、図２に
示すように半導体記憶装置の例えば周辺回路の一部領域
に搭載するようにしたものであり、従来、別個に必要と
していたID-CodeレジスタとBypass レジスタの２種のレ
ジスタを省き、これらの機能をBoundary-Scan レジスタ
２に統括したことを１つの特徴とするものである。な
お、この実施形態ではBoundary-Scan-Test回路おけるテ
ストデータレジスタを半導体記憶装置に搭載するように
したが、これに限ることはなく、ＡＳＩＣ等の他の様々
な機能を有する半導体装置に適用することができる。
【００２０】このID-Codeレジスタ機能及びBypassレジ
スタ機能を有するBoundary-Scanレジスタ２の構成を図
３に示す。図３において、Boundary-Scan レジスタ２
は、図１０に示すと同様に構成されてBypassレジスタと
して機能する初段のＢＳ回路３と、この実施形態の他の
特徴である拡張データを出力する２〜４段目のＡ回路４
と、５段目以降の複数のＢＳ回路３がシリアルに接続さ
れてなり、命令デコード信号から生成されたＢＳ／ＩＤ
切り替え信号に基づいてＡ回路４の最終段となる４段目
のＡ回路４の出力又はBoundary-Scan レジスタ２の最終
段のＢＳ回路３の出力を選択出力するマルチプレクサ
（ＭＵＸ）５と、命令デコード信号から生成されたＢＰ
／ＩＤ／ＢＰ切り替え信号に基づいてマルチプレクサ５
の出力又はBoundary-Scan レジスタ２の初段のＢＳ回路
３の出力を選択出力するマルチプレクサ（ＭＵＸ）６を
備えて構成される。なお、Ａ回路４は図３に示す接続に
限ることはなく、Ａ回路は１又は複数シリアルに接続さ
れて初段以降のいずれかのＢＳ回路３に接続されてもよ
い。
スタ機能を有するBoundary-Scanレジスタ２の構成を図
３に示す。図３において、Boundary-Scan レジスタ２
は、図１０に示すと同様に構成されてBypassレジスタと
して機能する初段のＢＳ回路３と、この実施形態の他の
特徴である拡張データを出力する２〜４段目のＡ回路４
と、５段目以降の複数のＢＳ回路３がシリアルに接続さ
れてなり、命令デコード信号から生成されたＢＳ／ＩＤ
切り替え信号に基づいてＡ回路４の最終段となる４段目
のＡ回路４の出力又はBoundary-Scan レジスタ２の最終
段のＢＳ回路３の出力を選択出力するマルチプレクサ
（ＭＵＸ）５と、命令デコード信号から生成されたＢＰ
／ＩＤ／ＢＰ切り替え信号に基づいてマルチプレクサ５
の出力又はBoundary-Scan レジスタ２の初段のＢＳ回路
３の出力を選択出力するマルチプレクサ（ＭＵＸ）６を
備えて構成される。なお、Ａ回路４は図３に示す接続に
限ることはなく、Ａ回路は１又は複数シリアルに接続さ
れて初段以降のいずれかのＢＳ回路３に接続されてもよ
い。
【００２１】Ａ回路４は図４に示すように構成される。
図４において、Ａ回路４は、命令デコード信号から生成
されたレジスタ切り替え信号に基づいてパッド７から与
えられるデータ（ＰＩ）、電源レベル又はグラウンドレ
ベルとして固定的もしくはハード的にプログラム（例え
ばヒューズ等の選択的な溶断）されて与えられるＩＤコ
ードデータ（ＣＩ）、固定的又はハード的にプログラム
されて与えられるスペア回路の使用の有無、ヒューズの
使用、リダンダンシアドレス等の記憶装置における予備
エレメントのリダンダンシ情報等の設計側（ユーザ外）
に必要なデータとなる拡張データを択一的に選択出力す
るマルチプレクサ（ＭＵＸ）８と、選択信号（ＳＦＤ
Ｒ）に基づいてマルチプレクサ８の出力あるいはスキャ
ン入力（ＳＩ）を選択出力するマルチプレクサ（ＭＵ
Ｘ）９と、クロック（ＣＫＤＲ）に同期してマルチプレ
クサ９の出力を保持するレジスタ（ＲＥＧ）１０を備え
て構成される。なお、拡張データは、予備エレメントの
リダンダンシ情報の他に、設計マスクセット情報、設計
バージョン管理情報、ウェハのロットナンバー、製造工
場番号であってもよい。
図４において、Ａ回路４は、命令デコード信号から生成
されたレジスタ切り替え信号に基づいてパッド７から与
えられるデータ（ＰＩ）、電源レベル又はグラウンドレ
ベルとして固定的もしくはハード的にプログラム（例え
ばヒューズ等の選択的な溶断）されて与えられるＩＤコ
ードデータ（ＣＩ）、固定的又はハード的にプログラム
されて与えられるスペア回路の使用の有無、ヒューズの
使用、リダンダンシアドレス等の記憶装置における予備
エレメントのリダンダンシ情報等の設計側（ユーザ外）
に必要なデータとなる拡張データを択一的に選択出力す
るマルチプレクサ（ＭＵＸ）８と、選択信号（ＳＦＤ
Ｒ）に基づいてマルチプレクサ８の出力あるいはスキャ
ン入力（ＳＩ）を選択出力するマルチプレクサ（ＭＵ
Ｘ）９と、クロック（ＣＫＤＲ）に同期してマルチプレ
クサ９の出力を保持するレジスタ（ＲＥＧ）１０を備え
て構成される。なお、拡張データは、予備エレメントの
リダンダンシ情報の他に、設計マスクセット情報、設計
バージョン管理情報、ウェハのロットナンバー、製造工
場番号であってもよい。
【００２２】このような構成において、Boundary-Scan
レジスタ２は、Boundary-Scanレジスタとして機能させ
る場合には、初段のＢＳ回路３に与えられたデータが２
段目以降のＡ回路４ならびにＢＳ回路３を介してスキャ
ンされ、あるいはパッド７からそれぞれのＢＳ回路３又
はＡ回路４に与えられたデータがＡ回路４ならびにＢＳ
回路３を介してスキャンされマルチプレクサ５及びマル
チプレクサ６により選択されて出力される。Bypassレジ
スタとして機能させる場合には、初段のＢＳ回路３に与
えられたデータがマルチプレクサ６により選択されて出
力される。ID-Code レジスタとして機能させる場合に
は、シリアルに接続された最終段のＡ回路４の出力がマ
ルチプレクサ５及びマルチプレクサ６により選択されて
出力される。また、拡張データを選択する場合には、そ
れぞれのＡ回路４のマルチプレクサ８ならびにマルチプ
レクサ９により拡張データが選択され、それぞれのＡ回
路４から出力された拡張データは５段目以降のＢＳ回路
３を介してスキャンされ、マルチプレクサ５ならびにマ
ルチプレクサ６により選択されて出力される。
レジスタ２は、Boundary-Scanレジスタとして機能させ
る場合には、初段のＢＳ回路３に与えられたデータが２
段目以降のＡ回路４ならびにＢＳ回路３を介してスキャ
ンされ、あるいはパッド７からそれぞれのＢＳ回路３又
はＡ回路４に与えられたデータがＡ回路４ならびにＢＳ
回路３を介してスキャンされマルチプレクサ５及びマル
チプレクサ６により選択されて出力される。Bypassレジ
スタとして機能させる場合には、初段のＢＳ回路３に与
えられたデータがマルチプレクサ６により選択されて出
力される。ID-Code レジスタとして機能させる場合に
は、シリアルに接続された最終段のＡ回路４の出力がマ
ルチプレクサ５及びマルチプレクサ６により選択されて
出力される。また、拡張データを選択する場合には、そ
れぞれのＡ回路４のマルチプレクサ８ならびにマルチプ
レクサ９により拡張データが選択され、それぞれのＡ回
路４から出力された拡張データは５段目以降のＢＳ回路
３を介してスキャンされ、マルチプレクサ５ならびにマ
ルチプレクサ６により選択されて出力される。
【００２３】このような実施形態においては、従来のよ
うにID-Code レジスタ、Bypassレジスタをわざわざ別個
に備える必要がなくなり、Boundary-Scan-Test回路のテ
ストデータレジスタを構成する素子数を大幅に減らすこ
とができる。その結果、Boundary-Scan-Test回路を搭載
する場合の懸念事項であった面積ペナルティを抑えるこ
とが可能となる。さらに、拡張データとして、記憶装置
のリダンダンシ情報等を出力できるので、記憶装置のテ
ストに必要な情報を外部から与えることなくBoundary-S
can-Test回路のテストデータレジスタから与えることが
可能となり、記憶装置のテストに有益なデータが提供で
き、記憶装置のテストの容易化を図ることができる。
うにID-Code レジスタ、Bypassレジスタをわざわざ別個
に備える必要がなくなり、Boundary-Scan-Test回路のテ
ストデータレジスタを構成する素子数を大幅に減らすこ
とができる。その結果、Boundary-Scan-Test回路を搭載
する場合の懸念事項であった面積ペナルティを抑えるこ
とが可能となる。さらに、拡張データとして、記憶装置
のリダンダンシ情報等を出力できるので、記憶装置のテ
ストに必要な情報を外部から与えることなくBoundary-S
can-Test回路のテストデータレジスタから与えることが
可能となり、記憶装置のテストに有益なデータが提供で
き、記憶装置のテストの容易化を図ることができる。
【００２４】図５はこの発明の他の実施形態に係る半導
体装置におけるBoundary-Scan-Test回路におけるテスト
データレジスタの構成を示す図である。
体装置におけるBoundary-Scan-Test回路におけるテスト
データレジスタの構成を示す図である。
【００２５】図５に示す実施形態の特徴とするところ
は、図３に示す構成に比べて、図３に示す初段のＢＳ回
路３に代えてＡ回路４を設け、さらにマルチプレクサ６
を削除してID-Codeレジスタの機能をBoundary-Scan レ
ジスタ２に統括するようにしたことにある。このような
実施形態においては、図３に示す実施形態で得られる効
果に比べてバイパスレジスタの機能を除く効果を得るこ
とができる。
は、図３に示す構成に比べて、図３に示す初段のＢＳ回
路３に代えてＡ回路４を設け、さらにマルチプレクサ６
を削除してID-Codeレジスタの機能をBoundary-Scan レ
ジスタ２に統括するようにしたことにある。このような
実施形態においては、図３に示す実施形態で得られる効
果に比べてバイパスレジスタの機能を除く効果を得るこ
とができる。
【００２６】図６はこの発明の他の実施形態に係る半導
体装置におけるBoundary-Scan-Test回路におけるテスト
データレジスタの構成を示す図である。
体装置におけるBoundary-Scan-Test回路におけるテスト
データレジスタの構成を示す図である。
【００２７】図６に示す実施形態の特徴とするところ
は、図３に示す複数のＢＳ回路３をシリアルに接続し、
命令をデコードして得られるＢＳ／ＢＰ切り替え信号に
基づいてマルチプレクサ１１により初段のＢＳ回路３の
出力又は最終段のＢＳ回路３の出力を選択出力してBoun
dary-Scan レジスタ２を構成し、初段のＢＳ回路３をBy
passレジスタとして機能させ、Bypassレジスタの機能を
Boundary-Scan レジスタ２に統括するようにしたことに
ある。このような実施形態においては、従来のようにBy
passレジスタをわざわざ別個に備える必要がなくなり、
Boundary-Scan-Test回路のテストデータレジスタを構成
する素子数を減らすことができる。その結果、Boundary
-Scan-Test回路を搭載する場合の懸念事項であった面積
ペナルティを抑えることが可能となる。
は、図３に示す複数のＢＳ回路３をシリアルに接続し、
命令をデコードして得られるＢＳ／ＢＰ切り替え信号に
基づいてマルチプレクサ１１により初段のＢＳ回路３の
出力又は最終段のＢＳ回路３の出力を選択出力してBoun
dary-Scan レジスタ２を構成し、初段のＢＳ回路３をBy
passレジスタとして機能させ、Bypassレジスタの機能を
Boundary-Scan レジスタ２に統括するようにしたことに
ある。このような実施形態においては、従来のようにBy
passレジスタをわざわざ別個に備える必要がなくなり、
Boundary-Scan-Test回路のテストデータレジスタを構成
する素子数を減らすことができる。その結果、Boundary
-Scan-Test回路を搭載する場合の懸念事項であった面積
ペナルティを抑えることが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
従来のようにID-Codeレジスタ、Bypassレジスタをわざ
わざ別個に備える必要がなくなり、Boundary-Scan-Test
回路のテストデータレジスタを構成する素子数を削減
することが可能となり、Boundary-Scan-Test回路を搭載
する場合の懸念事項であった面積ペナルティを抑えるこ
とが可能となる。また、機能の異なる様々な半導体装置
をテストする際にそれぞれの装置のテストに有益な拡張
データを供給することができる。
従来のようにID-Codeレジスタ、Bypassレジスタをわざ
わざ別個に備える必要がなくなり、Boundary-Scan-Test
回路のテストデータレジスタを構成する素子数を削減
することが可能となり、Boundary-Scan-Test回路を搭載
する場合の懸念事項であった面積ペナルティを抑えるこ
とが可能となる。また、機能の異なる様々な半導体装置
をテストする際にそれぞれの装置のテストに有益な拡張
データを供給することができる。
【図１】この発明の一実施形態に係る半導体装置におけ
るBoundary-Scan-Test回路におけるテストデータレジス
タの構成を示す図である。
るBoundary-Scan-Test回路におけるテストデータレジス
タの構成を示す図である。
【図２】テストデータレジスタを備えた半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図３】Boundary-Scan レジスタの構成を示す図であ
る。
る。
【図４】図３に示すＡ回路の構成を示す図である。
【図５】この発明の他の実施形態に係る半導体装置にお
けるBoundary-Scan-Test回路におけるテストデータレジ
スタの構成を示す図である。
けるBoundary-Scan-Test回路におけるテストデータレジ
スタの構成を示す図である。
【図６】この発明の他の実施形態に係る半導体装置にお
けるBoundary-Scan-Test回路におけるテストデータレジ
スタの構成を示す図である。
けるBoundary-Scan-Test回路におけるテストデータレジ
スタの構成を示す図である。
【図７】従来のBoundary-Scan-Test回路を使用したボー
ド設計の構成を示す図である。
ド設計の構成を示す図である。
【図８】従来のBoundary-Scan-Test回路の全体回路の構
成を示す図である。
成を示す図である。
【図９】従来のBoundary-Scanレジスタの構成を示す図
である。
である。
【図１０】図９に示すＢＳ回路の構成を示す図である。
【図１１】従来のID-Codeレジスタの構成を示す図であ
る。
る。
【図１２】図１１に示すＩＤ回路の構成を示す図であ
る。
る。
【図１３】従来のBypassレジスタの構成を示す図であ
る。
る。
【図１４】従来のテストデータレジスタの構成を示す図
である。
である。
１ テストデータレジスタ
２ Boundary-Scanレジスタ
３ ＢＳ回路
４ Ａ回路
５，６，８，９，１１ マルチプレクサ
７ パッド
１０ レジスタ
フロントページの続き
(56)参考文献 特開 平８−136619（ＪＰ，Ａ)
特開 平４−93674（ＪＰ，Ａ)
特開 平９−8234（ＪＰ，Ａ)
特開 平７−104035（ＪＰ，Ａ)
特開 平７−151829（ＪＰ，Ａ)
特開 平７−192979（ＪＰ，Ａ)
特開 平２−27747（ＪＰ，Ａ)
特開 昭62−133371（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
Claims (6)
- 【請求項１】 複数のバウンダリスキャン（Boundary
Scan）セルがシリアルに接続されて与えられたデータが
前記バウンダリスキャンセルをシリアルにシフトされる
バウンダリスキャンレジスタを含むバウンダリスキャン
テスト（Boundary Scan Test）回路を備えた半導体装置
において、 前記バウンダリスキャンレジスタの前記バウンダリスキ
ャンセルの内、２段目以降の１又はシリアルに接続され
た複数の前記バウンダリスキャンセルは、外部端子から
与えられる第１のデータと、前記半導体装置の識別情報
となるＩＤコードデータの第２のデータと、ユーザ外が
必要とする情報をコード化した第３のデータと、スキャ
ン入力端子から与えられるデータの第４のデータを受け
て、命令をデコードして得られる選択信号に基づいて前
記第１のデータ、前記第２のデータ、前記第３のデータ
又は前記第４のデータを択一的に選択して入力するバウ
ンダリスキャンセルからなり、 前記バウンダリスキャンレジスタの最終段の前記バウン
ダリスキャンセルの出力と、前記２段目以降の１又はシ
リアルに接続された複数の前記バウンダリスキャンセル
の最終段の前記バウンダリスキャンセルの出力を受け
て、命令をデコードして得られる選択信号に基づいて両
出力のいずれか一方の出力を選択出力する第１のマルチ
プレクサと、 前記第１のマルチプレクサの出力と、前記バウンダリス
キャンレジスタの初段の前記バウンダリスキャンセルの
出力を受けて、両出力のいずれか一方の出力を命令をデ
コードして得られる選択信号に基づいて選択出力する第
２のマルチプレクサとを有することを特徴とする半導体
装置。 - 【請求項２】 複数のバウンダリスキャン（boundary
scan）セルがシリアルに接続されて与えられたデータが
前記バウンダリスキャンセルをシリアルにシフトされる
バウンダリスキャンレジスタを含むバウンダリスキャン
テスト（Boundary Scan Test）回路を備えた半導体装置
において、 前記バウンダリスキャンレジスタの初段の前記バウンダ
リスキャンセルの出力と、前記バウンダリスキャンレジ
スタの最終段の前記バウンダリスキャンセルの出力を受
けて、命令をデコードして得られる選択信号に基づいて
両出力の一方の出力を選択出力するマルチプレクサを有
することを特徴とする半導体装置。 - 【請求項３】 前記半導体装置は、半導体記憶装置から
なり、 前記第３のデータは、前記半導体記憶装置の予備エレメ
ントに関するリダンダンシ情報、設計マスクセット情
報、設計バージョン管理情報、ウェハのロットナンバー
又は製造工場番号からなることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 バウンダリスキャンテスト回路を備えた
半導体装置において、 バウンダリスキャンテストを行うのに必要な命令を保持
する命令レジスタと、 前記命令レジスタにロードされた命令をデコードする命
令デコーダと、 前記命令デコーダからの信号で制御されるテストデータ
レジスタと、 前記バウンダリスキャンテスト回路の制御を行うＴＡＰ
コントローラとを備え、 前記テストデータレジスタは、スキャン可能なバウンダ
リスキャンレジスタからなり、前記バウンダリスキャン
レジスタは、その夫々のビットエレメントが前記半導体
装置のパッドに接続されており、 前記バウンダリスキャンレジスタの最初のビットエレメ
ントは、後続のビットエレメントをバイパスするための
バイパスレジスタとしても機能することを特徴とする半
導体装置。 - 【請求項５】 バウンダリスキャンテスト回路を備えた
半導体装置において、 バウンダリスキャンテストを行うのに必要な命令を保持
する命令レジスタと、 前記命令レジスタにロードされた命令をデコードする命
令デコーダと、 前記命令デコーダからの信号で制御されるテストデータ
レジスタと、 前記バウンダリスキャンテスト回路の制御を行うＴＡＰ
コントローラとを備え、 前記テストデータレジスタ
は、スキャン可能なバウンダリスキャンレジスタからな
り、前記バウンダリスキャンレジスタは、その夫々のビ
ットエレメントが前記半導体装置のパッドに接続されて
おり、 前記バウンダリスキャンレジスタの一部のビットエレメ
ントは、ＩＤコードレジスタとしても機能するととも
に、前記バウンダリスキャンレジスタの最初のビットエ
レメントは、後続のビットエレメントをバイパスするた
めのバイパスレジスタとしても機能することを特徴とす
る半導体装置。 - 【請求項６】 バウンダリスキャンテスト回路を備えた
半導体装置において、 バウンダリスキャンテストを行うのに必要な命令を保持
する命令レジスタと、 前記命令レジスタにロードされた命令をデコードする命
令デコーダと、 前記命令デコーダからの信号で制御されるテストデータ
レジスタと、 前記バウンダリスキャンテスト回路の制御を行うＴＡＰ
コントローラとを備え、 前記テストデータレジスタ
は、スキャン可能なバウンダリスキャンレジスタからな
り、前記バウンダリスキャンレジスタは、その夫々のビ
ットエレメントが前記半導体装置のパッドに接続されて
おり、 前記バウンダリスキャンレジスタの一部のビットエレメ
ントは、ＩＤコードレジスタとしても機能するととも
に、このＩＤコードレジスタは前記半導体装置のＩＤコ
ードと拡張データの何れか一方を選択的に出力し、前記
バウンダリスキャンレジスタの最初のビットエレメント
は、後続のビットエレメントをバイパスするためのバイ
パスレジスタとしても機能することを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17320598A JP3486107B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置 |
| US09/334,827 US6408414B1 (en) | 1998-06-19 | 1999-06-17 | Semiconductor device provided with a boundary-scan test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17320598A JP3486107B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置 |
Publications (2)
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|---|---|
| JP2000009799A JP2000009799A (ja) | 2000-01-14 |
| JP3486107B2 true JP3486107B2 (ja) | 2004-01-13 |
Family
ID=15956071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17320598A Expired - Fee Related JP3486107B2 (ja) | 1998-06-19 | 1998-06-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3486107B2 (ja) |
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| US6484275B1 (en) * | 1999-11-26 | 2002-11-19 | Hewlett-Packard Company | System and method for interfacing data with a test access port of a processor |
| US20010037479A1 (en) * | 2000-04-28 | 2001-11-01 | Whetsel Lee D. | Selectable dual mode test access port method and apparatus |
| US7003707B2 (en) * | 2000-04-28 | 2006-02-21 | Texas Instruments Incorporated | IC tap/scan test port access with tap lock circuitry |
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| JP3863400B2 (ja) * | 2001-09-28 | 2006-12-27 | 株式会社東芝 | 半導体集積回路 |
| US7073110B1 (en) * | 2002-04-26 | 2006-07-04 | Xilinx, Inc. | Method and system for programmable boundary-scan instruction register |
| US7139950B2 (en) * | 2004-01-28 | 2006-11-21 | International Business Machines Corporation | Segmented scan chains with dynamic reconfigurations |
| DE102004047632A1 (de) * | 2004-09-30 | 2006-04-13 | Advanced Micro Devices, Inc., Sunnyvale | ONE-HOT-kodiertes Befehlsregister für Boundary-Scan-Test-kompatible Geräte |
| US7546498B1 (en) * | 2006-06-02 | 2009-06-09 | Lattice Semiconductor Corporation | Programmable logic devices with custom identification systems and methods |
| US7707467B2 (en) * | 2007-02-23 | 2010-04-27 | Micron Technology, Inc. | Input/output compression and pin reduction in an integrated circuit |
| KR100915822B1 (ko) * | 2007-12-11 | 2009-09-07 | 주식회사 하이닉스반도체 | 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법 |
| KR100930412B1 (ko) * | 2008-04-10 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| US8639981B2 (en) | 2011-08-29 | 2014-01-28 | Apple Inc. | Flexible SoC design verification environment |
| US8788886B2 (en) | 2011-08-31 | 2014-07-22 | Apple Inc. | Verification of SoC scan dump and memory dump operations |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1998-06-19 JP JP17320598A patent/JP3486107B2/ja not_active Expired - Fee Related
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1999
- 1999-06-17 US US09/334,827 patent/US6408414B1/en not_active Expired - Fee Related
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| US6408414B1 (en) | 2002-06-18 |
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