JP4676967B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体メモリ部をチップ内部で自己検査する、いわゆるビルトインセルフテストを実施できる機能回路（以下、ＢＩＳＴ回路という）を内蔵した半導体集積回路装置に関する。

今日のディープサブミクロン技術により、膨大な量のメモリを単一チップ上に実装することが可能となっている。上記チップ上に多数配置されたメモリついて、製造後のテストを行うために、上記チップ上に搭載したメモリＢＩＳＴ（Built In Self Test）回路が利用される。一般的に用いられるメモリＢＩＳＴ回路１０の基本構造を図４に示す。
メモリＢＩＳＴ回路１０においてメモリＢＩＳＴを実行するときには、メモリ１へのアクセスは、メモリ１の前段に設けたセレクタ２をモード切替信号にて切り替えてコントローラ１１からのテストアクセス信号がメモリ１をアクセスする。そして該アクセスに対するメモリ１のデータ出力値を、コントローラ１１から得られる期待値とコンパレータ１２にて比較し、その比較結果がテスト出力としてチップ外部へ出力される。メモリＢＩＳＴ回路１０は、このような動作を行うシステムである。

一方、通常、システムロジック部２０がメモリ１にアクセスするときには、メモリアクセスコントロールロジック２１が送出するシステム制御信号がフリップフロップ（ＦＦ）２２に格納された後、上記セレクタ２を通過してメモリ１にアクセスする。

このようなメモリＢＩＳＴ回路に関して、システム上での本来のメモリの動作速度（ａｔ−ｓｐｅｅｄ）にてメモリをテストする方法として、特許文献１及び特許文献２に開示される方法がある。
特表２００４−５１２６３０号公報 特開２００６−１５５６８２号公報

しかしながら、特許文献１及び特許文献２に開示されるテストシステムであっても、その基本構造は、図４に示す構造と同様に、通常時及びテスト時のメモリへのアクセスをセレクタで切り替える構造である。よって、メモリＢＩＳＴ回路１０によりメモリ１が正常であると判断されたときであっても、システムロジック２０とメモリ１とのＩ／Ｆ部分、つまりシステムロジック２０の最終段であるＦＦ２２からセレクタ２までの間のパスについてはメモリＢＩＳＴ回路１０ではテストを行うことができないという問題がある。

さらに、図４に示す従来の構成では、テストのためだけのメモリＢＩＳＴ回路１０をチップに組み込むことにより、システムロジック２０に備わるＦＦ２２の後段にセレクタ２を設けざるを得ず、検査時以外の通常のメモリアクセスにおいてもメモリ１へのアクセス信号はセレクタ２を通過しなくてはならず、動作速度が劣化してしまう。

又、メモリは、通常、チップ中で占める面積が大きいため、内部ロジックのタイミング状況に応じて柔軟にその配置を変更することが困難である。場合によっては、システムロジックのセルとメモリとの配置位置が遠くなる場合もある。このような場合には、メモリの直前のセルの特性が著しく低下し、結果メモリに正しくアクセスできなくなることもある。そのため、メモリの直前のセルとメモリとの間をテストする手法が必要となる

本発明は、上述したような問題点を解決するためになされたもので、ＢＩＳＴ回路を内蔵し、半導体メモリとシステムロジックとの間のＩ／Ｆ部分についてもテスト可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の第１態様における半導体集積回路装置は、半導体メモリ部と、通常動作モードにおいて上記半導体メモリ部にアクセスするメモリアクセスコントロールロジックを有するシステムロジック部と、上記半導体メモリ部のテストモードにおいて上記半導体メモリ部にアクセスするテストロジック部とを内蔵した半導体集積回路装置において、
上記システムロジック部からのシステム制御信号と上記テストロジック部からのテスト制御信号とのいずれか一方をモード切替に従い選択して送出する制御信号セレクタと、
上記システムロジック部の最終段に配置され上記半導体メモリ部とのインターフェースとなり、上記制御信号セレクタから上記システム制御信号又は上記テスト制御信号のいずれか一方が供給され上記半導体メモリ部へアクセス信号を送出する、上記システムロジック部の上記通常動作モード及び上記テストブロック部の上記テストモードで共用されるフリップフロップと、を備え、
上記フリップフロップの出力は、上記テストロジック部及び上記メモリアクセスコントロールロジックへフィードバックされる、
ことを特徴とする。

又、上記テストロジック部は、上記アクセス信号による上記半導体メモリのデータ出力値と該データ出力値に対応する期待値との比較を、上記フリップフロップによる上記半導体メモリへのパイプライン化されたアクセスに対応したタイミングにて行うコンパレータを有することもできる。

又、複数の上記半導体メモリ部を備え、これに対応してそれぞれ複数の上記制御信号セレクタ及び上記フリップフロップを備わるように構成してもよい。

又、それぞれの上記フリップフロップから、対応するそれぞれの上記半導体メモリ部へ上記アクセス信号がアクセスするとき、複数の上記フリップフロップのいずれか一つは、上記アクセス信号を上記テストロジック部にフィードバックしてもよい。

又、互いに異なる複数のクロックが供給され、上記モード切替に応じて上記制御信号セレクタと同期して上記複数のクロックからいずれか一つを選択して上記フリップフロップ回路へ送出するクロックセレクタをさらに備えるように構成してもよい。

上記第１態様の半導体集積回路装置によれば、システムロジック部の最終段に設けられ半導体メモリ部とのインターフェースとなるフリップフロップを、通常動作モード及びテストモードにて共用するようにした。よって、半導体メモリ部の直前にはセレクタを設けておらず、通常動作モード及びテストモードのいずれの場合でも、半導体メモリ部のインタフェースとなっている上記フリップフロップを通して半導体メモリ部へのアクセスが行われる。したがって、半導体メモリとシステムロジックとの間のＩ／Ｆ部分についてもテストすることができる。

又、制御信号セレクタは、半導体メモリ部の直前ではなく上記フリップフロップの前段に設けたことで、システムロジック部をＲＴＬから論理合成する際やＲＴＬ設計段階で所望のタイミング制約を満足させるように最適化することが比較的容易に実現できる。よって、半導体メモリ部へのアクセスのタイミングの劣化が防ぐことができる。

又、上述のようにフリップフロップを共用することで、テストロジック部におけるコントローラの最終段がフリップフロップではないようなコントローラ構成の場合でも半導体メモリ部へのアクセスをパイプライン化することになる。このような場合、テストロジック部は、半導体メモリのデータ出力値と期待値との比較を、半導体メモリへのパイプライン化されたアクセスに対応したタイミングにて行うコンパレータを有する構成を採る。よって、上記最終段がフリップフロップではない既存のコントローラをそのまま、チップに埋め込むことも可能となる。

又、上述の構成において、複数の上記半導体メモリ部を設けることもでき、同時に複数の半導体メモリ部のテストを実行することができる。

又、クロックセレクタを備え、複数のクロックから一つのクロックを選択可能とすることで、半導体メモリ部のＢＩＳＴを種々のクロックにて実行することができる。よって、例えばシステムロジック部による実動作速度と同じ速度にてＢＩＳＴを実行することもできる。

本発明の実施形態である半導体集積回路装置について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。

第１実施形態：
図１に、本実施形態の半導体集積回路装置１０１の構成を示す。半導体集積回路装置１０１は、半導体メモリ部１１０（以下、単にメモリ１１０と記す場合もある。）と、通常動作モードにおいて半導体メモリ部１１０にアクセスするシステムロジック部１２０と、半導体メモリ部１１０のテストモードにおいて半導体メモリ部１１０にアクセスするテストロジック部１３０と、制御信号セレクタ１４０とを一つのチップに備え内蔵した。又、半導体集積回路装置１０１では、１つのメモリ１１０に対してシステムロジック部１２０とテストロジック部１３０とが対応している。

通常、メモリにアクセスするシステムロジックの最終段は、フリップフロップで構成されており、本実施形態においても、システムロジック部１２０は、メモリ１１０にアクセスする際のコントロールロジック１２１と、当該システムロジック部１２０の最終段に配置されメモリ１１０とのインターフェースとなるフリップフロップ１２２とを備え、さらに上記制御信号セレクタ１４０を備えている。制御信号セレクタ１４０は、フリップフロップ１２２に接続される。尚、上述の構成に限定されず、制御信号セレクタ１４０は、当該チップにおいてシステムロジック部１２０以外の構成部分内に、あるいは当該チップ内で独立して設けても良い。

テストロジック部１３０は、メモリ１１０のＢＩＳＴを実行するメモリＢＩＳＴコントロールロジック１３１と、コンパレータ１３２とを有する、従来の構成である。

制御信号セレクタ１４０には、通常動作モードにてコントロールロジック１２１が送出するシステム制御信号１２１ａと、メモリ１１０のＢＩＳＴ実行時にメモリＢＩＳＴコントロールロジック１３１が送出するテスト制御信号１３１ａとが供給され、通常動作とテスト動作とのモードを切り替えるモード切替信号１４１に従い、システム制御信号１２１ａとテスト制御信号１３１ａとのいずれか一方を選択して、フリップフロップ１２２に送出する。このように、本実施形態においてフリップフロップ１２２は、システムロジック部１２０及びテストロジック部１３０にて共用されることになる。そしてフリップフロップ１２２は、システム制御信号１２１ａとテスト制御信号１３１ａとのいずれか一方をアクセス信号１２２ａとしてメモリ１１０へ送出する。

このように構成される半導体集積回路装置１０１における動作を以下に説明する。
モード切替信号１４１により、通常動作モードではシステム制御信号１２１ａが制御信号セレクタ１４０を通過し、フリップフロップ１２２に格納されて、アクセス信号１２２ａとしてメモリ１１０にアクセスする。メモリＢＩＳＴの実行時には、テスト制御信号１３１ａがシステム制御信号１２１ａに替わってフリップフロップ１２２に格納され、アクセス信号１２２ａとしてメモリ１１０にアクセスする。又、いずれの場合においても、コントロールロジック１２１，１３１の動作のため、フリップフロップ１２２がメモリ１１０へ送出するアクセス信号１２２ａのフィードバックが必要となる。

又、メモリＢＩＳＴの実行時には、モード切替信号１４１により、テスト制御信号１３１ａが制御信号セレクタ１４０を通過し、フリップフロップ１２２に格納されて、アクセス信号１２２ａとしてメモリ１１０にアクセスする。これによりメモリ１１０から読み出されたデータ出力値１１１は、テストロジック部１３０のコンパレータ１３２に供給される。一方、コンパレータ１３２には、メモリＢＩＳＴコントロールロジック１３１からアクセス信号１２２ａに対応した期待値１３１ａが供給される。コンパレータ１３２は、データ出力値１１１と期待値１３１ａとを比較して、メモリ１１０の良否を検査する。

このように、本実施形態の半導体集積回路装置１０１では、モード切替信号１４１によりシステム制御とテスト制御とは切り替わっているが、メモリ１１０にアクセスしているのはどちらの場合でもシステムロジック側のフリップフロップ１２２である。つまりメモリＢＩＳＴ実行時も、フリップフロップ１２２がメモリ１１０にアクセスすることから、フリップフロップ１２２とメモリ１１０との間のパスに何らかの故障が存在するとしても、メモリＢＩＳＴにより上記故障を検出することが可能である。即ち、システムロジック１２０とメモリ１１０との間のインタフェースの故障を発見することができ、結果不良チップを見分けることができる。

尚、制御信号セレクタ１４０を設けているが、フリップフロップ１２２の前段に配置していることから、回路をフリップフロップ＋組み合わせ論理回路で表現したレベルであるＲＴＬ（Register Transfer Level）からシステムロジック１２０を論理合成する際や、ＲＴＬ設計段階で所望のタイミング制約を満足させるように、システムロジック１２０を最適化することが比較的容易に実現できる。よって、制御信号セレクタ１４０を設けることによる動作速度の劣化は防止することができる。

又、上記半導体集積回路装置１０１によれば、メモリ１１０にアクセスするメモリＢＩＳＴコントロールロジック１３１の最終段がフリップフロップではないようなコントローラ構成の場合であっても、メモリ１１０へのアクセスをパイプライン化することになる。よって、このような場合には、パイプライン化を考慮したタイミングで期待値１３１ａとの比較をするように回路を工夫することで、例えばコンパレータ１３２の回路を工夫すれることで、容易に実現可能である。よって、既存のメモリＢＩＳＴコントローラをそのままチップに埋め込むことも可能である。

第２実施形態：
上述した半導体集積回路装置１０１は、一つのメモリ部１１０を備える構成であったが、これに限定されず複数のメモリ部１１０を備えることもできる。当該第２実施形態は、そのような構成の一例に相当するもので、図２に示すように、半導体集積回路装置１０２は、２つのメモリ部１１０−１、１１０−２を備えている。又、それぞれのメモリ部１１０−１、１１０−２に対応して、上述のフリップフロップ１２２と同様に機能するフリップフロップ１２２−１、１２２−２、及び上述の制御信号セレクタ１４０と同様に機能する制御信号セレクタ１４０−１、１４０−２を備えている。その他の構成については、半導体集積回路装置１０１と変わる部分はなく、ここでの説明は省略する。

このように構成される第２実施形態の半導体集積回路装置１０２においても、上述の半導体集積回路装置１０１の場合と同一の効果を奏することができ、さらに、複数のメモリ部を同時にテストすることができる。

又、同時にテストされるそれぞれのメモリ１１０−１，１１０−２へのアクセスにおいて、各々のアドレス値、データ値が同一な場合には、メモリ１１０−１、１１０−２へのアクセス信号１２２ａのメモリＢＩＳＴコントロールロジック１３１へのフィードバックは、同時にテストされるメモリ１１０−１，１１０−２へ供給される複数のアクセス信号１２２ａの内のいずれか一つをフィードバックさせるようにしてもよい。

第３実施形態：
図３には、本発明の第３実施形態における半導体集積回路装置１０３の構成が示されている。該半導体集積回路装置１０３は、上述の半導体集積回路装置１０１の構成に比べてさらにクロックセレクタ１４２を備えている。その他の構成については、半導体集積回路装置１０１と変わる部分はなく、ここでの説明は省略する。
クロックセレクタ１４２には、互いに異なる複数のクロックが供給される。本実施形態では、通常動作モードにおけるシステムクロックと、ＢＩＳＴモードにおけるテストクロックとの２つが供給されるが、２つに限定されず３以上のクロックが供給されてもよい。このようなクロックセレクタ１４２は、上述のモード切替に応じて上記制御信号セレクタ１４０と同期して上記複数のクロックからいずれか一つを選択して上記フリップフロップ１２２のクロック端子へ送出する。本実施形態では、上述のように、通常動作モードにおけるシステムクロック１４２ａと、テストモードにおけるテストクロック１４２ｂとがクロックセレクタ１４２へ供給され、クロックセレクタ１４２は、モード切替信号１４１により、通常動作モードではシステムクロック１４２ａを選択してフリップフロップ１２２へ送出し、テストモードではテストクロック１４２ｂを選択してフリップフロップ１２２へ送出する。

このようにクロックセレクタ１４２を備えることで、メモリＢＩＳＴの動作速度を可変とすることができるため、システム要求に応じてシステムロジック１２０Ｂの実動作速度と同じ速度（ａｔ−ｓｐｅｅｄ）でのテストも可能となり、又、実動作速度よりも遅いテスト用のクロックにてテストすることにより解析に利用することも可能となる。

本発明は、半導体メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置に適用可能である。

本発明の第１実施形態における半導体集積回路装置の構成を示すブロック図である。 本発明の第２実施形態における半導体集積回路装置の構成を示すブロック図である。 本発明の第３実施形態における半導体集積回路装置の構成を示すブロック図である。 従来のＢＩＳＴ回路を内蔵した半導体集積回路装置の構成を示すブロック図である。

符号の説明

１０１〜１０３…半導体集積回路装置、１１０…メモリ部、
１２０…システムロジック部、１２２…フリップフロップ、
１３０…テストロジック部、１３２…コンパレータ、１４０…制御信号セレクタ、
１４２…クロックセレクタ。

Claims (6)

1. 半導体メモリ部と、通常動作モードにおいて上記半導体メモリ部にアクセスするメモリアクセスコントロールロジックを有するシステムロジック部と、上記半導体メモリ部のテストモードにおいて上記半導体メモリ部にアクセスするテストロジック部とを内蔵した半導体集積回路装置において、
   上記システムロジック部からのシステム制御信号と上記テストロジック部からのテスト制御信号とのいずれか一方をモード切替に従い選択して送出する制御信号セレクタと、
   上記システムロジック部の最終段に配置され上記半導体メモリ部とのインターフェースとなり、上記制御信号セレクタから上記システム制御信号又は上記テスト制御信号のいずれか一方が供給され上記半導体メモリ部へアクセス信号を送出する、上記システムロジック部の上記通常動作モード及び上記テストブロック部の上記テストモードで共用されるフリップフロップと、を備え、
   上記フリップフロップの出力は、上記テストロジック部及び上記メモリアクセスコントロールロジックへフィードバックされる、
   ことを特徴とする半導体集積回路装置。
2. 上記テストロジック部は、上記アクセス信号による上記半導体メモリのデータ出力値と該データ出力値に対応する期待値との比較を、上記フリップフロップによる上記半導体メモリへのパイプライン化されたアクセスに対応したタイミングにて行うコンパレータを有する、請求項１記載の半導体集積回路装置。
3. 複数の上記半導体メモリ部を備え、これに対応してそれぞれ複数の上記制御信号セレクタ及び上記フリップフロップを備える、請求項１又は２記載の半導体集積回路装置。
4. それぞれの上記フリップフロップから、対応するそれぞれの上記半導体メモリ部へ上記アクセス信号がアクセスするとき、複数の上記フリップフロップのいずれか一つは、上記アクセス信号を上記テストロジック部にフィードバックする、請求項３記載の半導体集積回路装置。
5. 通常動作モードにおけるシステムクロックと、テストモードにおけるテストクロックとが入力されるクロックセレクタを有し、該クロックセレクタは、モード切替信号により、通常動作モードではシステムクロックを選択して上記フリップフロップへ、テストモードではテストクロックを選択して上記フリップフロップへ、制御信号セレクタと同期して送出する、請求項１又は２記載の半導体集積回路装置。
6. 半導体メモリ部と、通常動作モードにおいて上記半導体メモリ部にアクセスするメモリアクセスコントロールロジックを有するシステムロジック部と、上記半導体メモリ部のテストモードにおいて上記半導体メモリ部にアクセスするテストロジック部とを内蔵した半導体集積回路装置において、
   上記システムロジック部からのシステム制御信号と上記テストロジック部からのテスト制御信号とのいずれか一方をモード切替に従い選択して送出する制御信号セレクタと、
   上記システムロジック部の最終段に配置され上記半導体メモリ部とのインターフェースとなり、上記制御信号セレクタの後段に配置され、さらに上記制御信号セレクタから上記システム制御信号又は上記テスト制御信号のいずれか一方が供給され上記半導体メモリ部へアクセス信号を送出する、上記システムロジック部及び上記テストロジック部で共用されるフリップフロップと、を備え、
   上記フリップフロップの出力は、上記テストロジック部及び上記メモリアクセスコントロールロジックへフィードバックされる、
   ことを特徴とする半導体集積回路装置。

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