KR100397903B1

KR100397903B1 - 반도체 집적 회로, 반도체 집적 회로의 메모리 리페어방법 및 그 방법을 컴퓨터로 실행시키는 프로그램을기록한 컴퓨터 판독 가능한 기록 매체

Info

Publication number: KR100397903B1
Application number: KR10-2001-0011345A
Authority: KR
Inventors: 야마모토세이지; 고토고지; 오카모토야스시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-06-30
Filing date: 2001-03-06
Publication date: 2003-09-13
Also published as: DE10110934A1; CN1332459A; TW523754B; CN1193376C; US6246618B1; KR20020003076A; JP2002014875A

Abstract

본 발명은 양품율을 향상시키는 반도체 집적 회로를 얻는 것이다.

복수의 RAM(l0∼12)과, 보충용 RAM(13)와, 복수의 RAM(l0∼12)의 불량 검출을 테스트하는 테스트/리페어 제어 로직(2, 3)과, 테스트/리페어 제어 로직(2, 3)에 의한 테스트 결과에 따른 리페어 제어 신호에 근거해서, 복수의 RAM(l0∼12) 중에 불량이 검출된 RAM에 대응시켜 보충용 RAM(13)을 보충하는 선택기(20∼23, 30∼32)를 구비하고 있다.

Description

반도체 집적 회로, 반도체 집적 회로의 메모리 리페어 방법 및 그 방법을 컴퓨터로 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체{SEMICONDUCTOR INTEGRATED CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT MEMORY REPAIR METHOD AND A COMPUTER PRODUCT}

본 발명은 복수의 메모리를 구비한 반도체 집적 회로, 반도체 집적 회로의 메모리 리페어 방법 및 그 방법을 컴퓨터로 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체에 관한 것으로, 특히, 양품율을 향상시키는 반도체 집적 회로, 반도체 집적 회로의 메모리 리페어 방법 및 그 방법을 컴퓨터로 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체에 관한 것이다.

최근, 반도체 집적 회로의 고집적화, 대규모화가 진행되어, 다수의 메모리를 탑재하는 반도체 집적 회로가 제공되어 있다. 도 18은 종래의 반도체 집적 회로의 구성을 도시하는 도면이다. 종래의 반도체 집적 회로(LSI)(200)는 복수의 메모리 (RAM)(201)와, 테스트 로직 및 디자인 블럭(202)을 구비하고 있다. 테스트 로직은 복수의 RAM(201)의 불량 검출을 테스트하는 회로이며, 디자인 블럭은 복수의 RAM(201)을 사용하여 LSI(200)의 기능을 달성하는 회로이다.

그러나, 상기 종래의 기술에 의하면, 탑재한 메모리를 리페어하지 않기 때문에, 어느 하나의 메모리가 불량인 경우, 반도체 집적 회로 전체가 불량으로 되어, 양품율이 저하한다고 하는 문제점이 있었다. 특히, 반도체 집적 회로에 탑재하는 메모리가 많으면 많을수록, 반도체 집적 회로 중 어느 하나의 메모리가 불량일 확률이 높아져, 양품율의 저하가 커진다.

본 발명은, 상기한 것을 감안하여 이루어진 것으로서, 양품율을 향상시키는 반도체 집적 회로, 반도체 집적 회로의 메모리 리페어 방법을 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 2는 실시예 l에 따른 테스트/리페어 제어 로직에 있어서 스캔 제어기가 동작하는 경우의 반도체 집적 회로의 구성을 도시하는 도면,

도 3은 실시예 1에 따른 테스트/리페어 제어 로직에 있어서 BIST 블럭이 동작하는 경우의 반도체 집적 회로의 구성을 도시하는 도면,

도 4는 실시예 1에 따른 스캔 제어의 동작 흐름을 나타내는 흐름도,

도 5는 실시예 1에 따른 BIST 블럭의 동작의 흐름을 나타내는 흐름도,

도 6은 실시예 1에 따른 테스트/리페어 제어 로직의 동작 흐름을 나타내는 흐름도,

도 7은 본 발명의 실시예 2에 따른 BIST 블럭의 불량을 검출하는 테스트를 실행하는 경우의 반도체 집적 회로의 구성을 도시하는 도면,

도 8은 실시예 2에 따른 BIST 블럭의 동작 흐름을 나타내는 흐름도,

도 9는 본 발명의 실시예 3에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 10은 실시예 3에 따른 BIST 블럭의 동작 흐름을 나타내는 흐름도,

도 11은 본 발명의 실시예 4에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 12는 실시예 4에 따른 리페어 코드 레지스터의 동작 흐름을 나타내는 흐름도,

도 13은 본 발명의 실시예 5에 따른 반도체 집적 회로의 구성을 도시하는 도면인,

도 14는 본 발명의 실시예 6에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 l5는 본 발명의 실시예 7에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 16은 본 발명의 실시예 8에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 17은 본 발명의 실시예 9에 따른 반도체 집적 회로의 구성을 도시하는 도면,

도 18은 종래의 반도체 집적 회로의 구성을 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1, 90, 100, 110, 120, l30, 140, 150, 160 : 반도체 집적 회로(LSI)

2, 3, 92 : 메모리 테스트 회로(테스트/리페어 제어 로직)

4 : 회로 블럭(디자인 블럭) 10∼12 : 메모리(RAM)

13, 13a, 13b, 13c : 구제용 메모리(RAM)

20∼23 : 메모리 입력측 선택기 30∼32 : 메모리 출력측 선택기

40∼43 : 메모리 테스트 회로측 출력 버퍼

50∼52 : 회로 블럭측 버퍼 60∼68 : 단자

70 : 스캔 레지스터 71 : 선택기

80 : 패턴 발생기용 카운터(PG 카운터)

81 : 메모리 테스트용 입력 패턴/기대값 패턴 생성 회로(PG_SPRAM)

82 : 리드 인에이블 신호 발생 회로(EN)

83 : 리셋 단자 부착 플립플롭(FF)

84 : 리페어 코드 생성 회로(코드 발생기)

85 : EX-OR 회로 86 : OR 회로

161 : 메모리 테스트 회로 테스트용 플립플롭(FF)

9l : PLL 회로 101 : 리페어 코드 레지스터

111∼114 : 선택기 내장 메모리

121, 141, 151 : 테스트/리페어 제어 로직 및 디자인 블럭을 배치한 영역

152. 153 : 메모리 그룹 154 : 공유 RAM 그룹

전술한 과제를 해결하고, 목적을 달성하기 위해서, 본 발명에 따른 반도체 집적 회로에 있어서는, 복수의 메모리와, 보충용 메모리와, 상기 복수의 메모리의 불량 검출을 테스트하는 제 1 테스트 수단과, 상기 제 1 테스트 수단에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 상기 복수의 메모리 중 불량이 검출된 메모리에 대응시켜 상기 보충용 메모리를 보충하는 보충 제어 수단을 구비하는 것을 특징으로 한다.

본 발명에 따르면, 제 1 테스트 수단이 복수의 메모리의 불량을 검출하는 테스트를 실행하고, 보충 제어 수단이 제 1 테스트 수단에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 복수의 메모리 중에 불량이 검출된 메모리에 대응시켜 보충용 메모리를 보충한다. 이에 따라, 어느 하나의 메모리가 불량이더라도 반도체 집적 회로 전체로서는 정상으로 기능할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 복수의 메모리가 일련의 시프트 순서를 설정하고, 상기 보충용 메모리가 상기 시프트 순서의 최후 단에 설정되며, 상기 보충 제어 수단이 상기 불량이 검출된 메모리의 다음 단으로부터 상기 보충용 메모리까지의 메모리에 대해, 상기 불량이 검출된 메모리를 보충시키는 시프트를 실행하는 것을 특징으로 한다.

본 발명에 따르면, 보충 제어 수단이, 불량이 검출된 메모리의 다음 단으로부터 보충용 메모리까지의 메모리에 대해, 불량이 검출된 메모리를 보충시키는 시프트를 실행한다. 이에 따라, 각 메모리간의 스큐를 저감할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 보충 제어 수단에 의한 시프트 순서에 대응하여 연속적으로 상기 각 메모리를 배치한 것을 특징으로 한다.

본 발명에 따르면, 보충 제어 수단에 의한 시프트에 대응하여 연속적으로 각 메모리를 배치한다. 이에 따라, 각 메모리간의 스큐를 저감할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 제 1 테스트 수단이 상기 복수의 메모리의 자기 진단을 동시에 테스트시키는 제어를 행하는 자기 진단 제어 수단을 구비한 것을 특징으로 한다.

본 발명에 따르면, 자기 진단 제어 수단이 복수의 메모리의 자기 진단을 동시에 테스트시키는 제어를 행한다. 이에 따라, 반도체 집적 회로 자신이 복수의 메모리를 동시에 테스트할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 제 1 테스트 수단의 불량 검출을 테스트하는 제 2 테스트 수단을 더 구비하는 것을 특징으로 한다.

본 발명에 따르면, 제 2 테스트 수단이 제 1 테스트 수단의 불량 검출을 테스트한다. 이에 따라, 제 1 테스트 수단에 의한 테스트의 신뢰성을 향상시킬 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 제 1 테스트 수단에 의한 테스트용 클럭 신호를 소정의 주파수로 승산하는 승산 수단을 더 구비하며, 상기 제 1 테스트 수단이 상기 승산 수단이 승산한 클럭 신호를 이용하여 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하는 것을 특징으로 한다.

본 발명에 따르면, 승산 수단이, 제 1 테스트 수단에 의한 테스트용 클럭 신호를 소정의 주파수로 승산하고, 제 1 테스트 수단이, 승산 수단이 승산한 클럭 신호를 이용하여 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행한다. 이에 따라, 더욱 상세한 테스트를 실행할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 제 1 테스트 수단의 테스트 결과에 근거해서 상기 보충 제어 신호를 자동 생성하는 보충 제어 신호 생성 수단을 더 구비하는 것을 특징으로 한다.

본 발명에 따르면, 보충 제어 신호 생성 수단이 제 1 테스트 수단의 테스트 결과에 근거해서 보충 제어 신호를 자동 생성한다. 이에 따라, 반도체 집적 회로 내부에서 보충 제어 신호를 자동 생성할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 복수의 메모리가 복수 종류로 이루어지고, 상기 제 1 테스트 수단은 상기 복수 종류의 메모리에 대해 공통으로 마련한 것을 특징으로 한다.

본 발명에 따르면, 복수 종류의 메모리에 대해 공통으로 제 1 테스트 수단을 마련한다. 이에 따라, 회로 면적의 증대를 방지할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 보충 제어 수단을 상기 복수의 메모리 상에 분산 배치한 것을 특징으로 한다.

본 발명에 따르면, 보충 제어 수단을 복수의 메모리 상에 분산 배치한다. 이에 따라, 각 메모리간의 스큐를 저감하고, 또한 메모리 액세스 속도를 향상시키는 설계나, 테스트용 신호보다도 우선하여 실제 동작용 신호 지연을 저감하는 설계를 용이하게 실행할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 복수의 메모리를 사용하는 메모리 사용 회로를 더 구비하고, 상기 메모리 사용 회로에 가까운 측에 상기 보충용 메모리를 배치한 것을 특징으로 한다.

본 발명에 따르면, 메모리 사용 회로에 가까운 측에 보충용 메모리를 배치한다. 이에 따라, 메모리를 치환한 경우에도 여유가 생기는 방향으로 타이밍이 어긋난다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 복수의 메모리를 복수의 메모리 그룹에 분할 배치하고, 상기 각 메모리 그룹마다 상기 보충용 메모리를 마련한 것을 특징으로 한다.

본 발명에 따르면, 분할 배치한 각 메모리 그룹마다 보충용 메모리를 마련한다. 이에 따라, 복수의 메모리를 복수의 메모리 그룹에 분할 배치한 경우에도, 각 메모리 그룹에 있어서 메모리 리페어를 행할 수 있다.

본 발명에 따른 반도체 집적 회로에 있어서는, 상기 복수의 메모리를 복수의 메모리 그룹에 분할 배치하고, 상기 복수의 메모리 그룹 공유의 상기 보충용 메모리를 마련한 것을 특징으로 한다.

본 발명에 따르면, 분할 배치한 복수의 메모리 그룹 공유의 보충용 메모리를 마련한다. 이에 따라, 회로 면적의 증대를 방지할 수 있다.

본 발명에 따른 반도체 집적 회로의 메모리 리페어 방법에 있어서는, 복수의 메모리 및 보충용 메모리를 구비한 반도체 집적 회로의 메모리 리페어 방법에 있어서, 상기 복수의 메모리의 불량 검출을 테스트하는 제 1 테스트 공정과, 상기 제 1 테스트 공정에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 상기 복수의 메모리 중에 불량이 검출된 메모리에 대응시켜 상기 보충용 메모리를 보충하는 보충 제어 공정을 포함하는 것을 특징으로 한다.

본 발명에 따르면, 제 1 테스트 공정에서, 복수의 메모리의 불량을 검출하는 테스트를 실행하고, 보충 제어 공정에서, 제 1 테스트 공정에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 복수의 메모리 중에 불량이 검출된 메모리에 대응시켜 보충용 메모리를 보충한다. 이에 따라, 어느 하나의 메모리가 불량이더라도 반도체 집적 회로 전체로서 정상으로 기능시킬 수 있다.

본 발명에 따른 반도체 집적 회로의 메모리 리페어 방법에 있어서는, 상기 복수의 메모리가, 일련의 시프트 순서가 설정되고, 상기 보충용 메모리가 상기 시프트 순서의 최후 단에 설정되며, 상기 보충 제어 공정에서, 상기 불량이 검출된 메모리의 다음 단으로부터 상기 보충용 메모리까지의 메모리에 대해, 상기 불량이 검출된 메모리를 보충시키는 시프트를 실행하는 것을 특징으로 한다.

본 발명에 따르면, 보충 제어 공정에서, 불량이 검출된 메모리의 다음 단으로부터 보충용 메모리까지의 메모리에 대해, 불량이 검출된 메모리를 보충시키는 시프트를 실행한다. 이에 따라, 각 메모리간의 스큐를 저감할 수 있다.

본 발명에 따른 반도체 집적 회로의 메모리 리페어 방법에 있어서는, 상기 제 1 테스트 공정에서, 상기 복수의 메모리의 자기 진단을 동시에 테스트시키는 제어를 행하는 것을 특징으로 한다.

본 발명에 따르면, 제 1 테스트 공정에서, 복수의 메모리의 자기 진단을 동시에 테스트시키는 제어를 행한다. 이에 따라, 반도체 집적 회로 자신의 복수의 메모리를 동시에 테스트할 수 있다.

본 발명에 따른 반도체 집적 회로의 메모리 리페어 방법에 있어서는, 상기 제 1 테스트 공정의 테스트를 정상으로 실행할 수 있는지 여부를 판정하는 테스트를 실행하는 제 2 테스트 공정을 포함하는 것을 특징으로 한다.

본 발명에 따르면, 제 2 테스트 공정에서, 제 1 테스트 공정의 테스트를 정상으로 실행할 수 있는지 여부를 판정하는 테스트를 실행한다. 이에 따라, 제 1 테스트 공정에 있어서의 테스트의 신뢰성을 향상시킬 수 있다.

본 발명에 따른 반도체 집적 회로의 메모리 리페어 방법에 있어서는, 상기 제 1 테스트 공정에서, 상기 테스트용 클럭 신호를 소정의 주파수로 승산하여, 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하는 것을 특징으로 한다.

본 발명에 따르면, 제 1 테스트 공정에서, 테스트용 클럭 신호를 소정의 주파수로 승산하여, 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행한다. 이에 따라, 더욱 상세한 테스트를 실행할 수 있다.

본 발명에 따른 컴퓨터 판독 가능한 기록 매체에 있어서는, 전술한 발명에 따른 방법을 컴퓨터로 실행시키는 프로그램을 기록한 것으로, 그 프로그램이 컴퓨터 판독 가능해지고, 이에 따라, 전술한 발명에 따른 방법의 동작을 컴퓨터에 의해서 실현하는 것이 가능해진다.

여기서,「컴퓨터 판독 가능한 기록 매체」란, 플로피 디스크 등의 자기 디스크, ROM, EPROM, EEPROM, 플래쉬 ROM 등의 반도체 메모리(카트리지, PC 카드 등에 내장되어 있는 것을 포함함), CD-ROM, DVD 등의 광 디스크, MO 등의 광 자기 디스크 등의「가변의 물리 매체」나, 각종 컴퓨터 시스템에 내장되는 ROM, RAM, 하드디스크 등의「고정용 물리 매체」를 포함하는 것이다.

또한,「컴퓨터 판독 가능한 기록 매체」에는, LAN, WAN, 인터넷 등의 네트워크를 거쳐서 프로그램을 송신하는 경우의 통신 회선과 같이, 프로그램을 짧은 기간 유지하는 통신 매체를 포함해도 좋다. 또한,「프로그램」이란, 데이터 처리 방법을 기술한 것으로서, 기술하는 언어나 기술 방법은 특히 한정되지 않고, 소스 코드, 2진 코드, 실행 형식 등의 형식을 불문한다. 또,「프로그램」은 반드시 단일로 구성되는 것에 한정되지 않고, 복수의 모듈이나 라이브러리로서 분산 구성되는 것이나, 0S 등의 별개의 프로그램과 협력하여 그 기능을 달성하는 것을 포함한다.

(발명의 실시예)

이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 또, 본 실시예에 의해, 본 발명이 한정되는 것이 아니다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 구성을 도시하는 도면이다. 실시예 1의 반도체 집적 회로(규모는 특히 한정되지 않는다. 예를 들면 LSI)(1)는 복수의 메모리(예를 들면, RAM)(10, 11∼12)와, 구제용(또는 치환용) 메모리(예를 들면, RAM)(13)와, RAM(l0∼13)으로의 신호(데이터 및 제어 신호)를 전환하는 메모리 입력측 선택기(20, 2l∼22, 23)와, RAM(l0∼13)으로부터의 RAM 데이터 출력 신호를 전환하는 메모리 출력측 선택기(30, 31∼32)와, RAM(l0∼13)의 스캔 테스트를 실행하는 스캔 제어 및 RAM(l0∼13)의 BIST(Built In Self Test)를 실행하는 BIST 블럭을 갖는 메모리 테스트 회로(테스트/리페어 제어 로직)(2)를 구비하고 있다.

또한, LSI(1)은 모드 신호, 리페어 제어 신호에 따라 선택기(20∼23, 30∼32)를 제어하는 메모리 테스트 회로(테스트/리페어 제어 로직)(3)와, 실제 동작시에 RAM(l0∼13)을 사용하여 LSI(1)의 기능을 달성하는 회로 블럭(디자인 블럭)(4)과, RAM(l0∼13)으로부터의 RAM 데이터 출력 신호를 테스트/리페어 제어 로직(2)으로 출력하는 메모리 테스트 회로측 출력 버퍼(40, 41∼42, 43)와, RAM(l0∼13)으로부터의 RAM 데이터 출력 신호를 디자인 블럭(4)으로 출력하는 회로 블럭측 버퍼(50, 51∼52)를 구비하고 있다.

RAM(10∼13)의 종류는 DRAM, SRAM 등으로서 특히 한정되지 않고, 단일의 종류이더라도 좋고, 다른 복수의 종류가 혼재하고 있더라도 좋다. 또한, 구제용 RAM(13)은 하나이더라도 좋고, 복수이더라도 좋다. 메모리 입력측 선택기(20∼23)는 테스트/리페어 제어 로직(3)으로부터의 선택기 선택 신호에 따라, 테스트/리페어 제어 로직(2)으로부터의 제어 신호(테스트용 신호로서 데이터 및 제어 신호를 포함함) 또는 디자인 블럭(4)으로부터의 신호(데이터 및 제어 신호)를 RAM(l0∼13)에 출력한다. 즉, 테스트용 신호와 실제 동작용 신호를 전환한다.

또한, 메모리 입력측 선택기(20∼23)는 각 RAM(l0∼13)에 대응하여 일렬로 배열된 회로 구성으로 되어 있고, 테스트/리페어 제어 로직(3)으로부터의 선택기 선택 신호에 따라, 선택기 자신이 통상 취득하여 출력해야 할 디자인 블럭(4)으로부터의 신호 대신에, 이웃하는 메모리 입력측 선택기가 통상 취득하여 출력해야 할 디자인 블럭(4)으로부터의 신호를 취득하여 출력한다. 메모리 출력측 선택기(30∼32)는 각 RAM(l0∼12)에 대응하여 일렬로 배열된 회로 구성으로 되어 있고, 테스트/리페어 제어 로직(3)으로부터의 선택기 선택 신호에 따라, 선택기 자신이 통상 취득하여 출력해야 할 RAM로부터의 신호 대신에, 이웃하는 메모리 입력측 선택기가 통상 취득하여 출력해야 할 RAM으로부터의 신호를 취득하여 출력한다.

즉, 선택기(20∼23, 30∼32)의 전환에 의해, RAM(l0∼13)(의 접속 관계)을 시프트시켜 치환할 수 있다. 도면에서는 RAM 한개 분량의 시프트가 가능한 예를 나타내고 있지만, 선택기의 입력을 늘려 RAM 복수개 분량의 시프트를 할 수 있도록 하더라도 좋다. 또한, RAM(10∼13)을 시프트시키지 않고서 RAM(l0∼12)과 구제용 RAM(13)을 직접 치환하도록 접속하더라도 좋다. 그러나, RAM(l0∼13)을 시프트시켜 전환하도록 접속함으로써 배선을 간략화할 수 있다.

테스트/리페어 제어 로직(2)은 리셋 입력 단자(60)를 거쳐서 다이렉트 리셋 신호를 취득하고, 클럭 입력 단자(61)를 거쳐서 BIST용 또는 스캔 테스트용 클럭 신호를 취득하며, 모드 입력 단자(62)를 거쳐서 모드 신호(통상 모드, BIST 모드 또는 스캔 테스트하는 RAM을 선택하는 신호)를 취득하고, 스캔 인 입력 단자(63)를 거쳐서 스캔 데이터 입력 신호를 취득하며, 스캔 모드 입력 단자(64)를 거쳐서 스캔 모드 신호(스캔 모드를 설정하는 신호)를 취득하고, 메모리 클럭 입력 단자(65)를 거쳐서 메모리 테스트용 클럭 신호를 취득하며, 이들 신호에 근거해서 제어 신호를 생성해서 메모리 입력측 선택기(20∼23)로 출력한다.

또한, 테스트/리페어 제어 로직(2)은 메모리 테스트 회로측 출력 버퍼(40∼43)로부터의 데이터를 취득하고, 스캔 테스트의 경우에는 스캔 아웃 출력 단자(66)를 거쳐서 스캔 데이터 출력 신호를 출력하며, BIST의 경우에는 리페어 코드 출력 단자(68)를 거쳐서 리페어 코드 신호를 출력한다.

테스트/리페어 제어 로직(3)은 모드 신호를 취득하고, 리페어 제어 입력 단자(67)를 거쳐서 리페어 제어 신호를 취득하고, 선택기(20∼23, 30∼32)에 선택기 선택 신호를 출력한다. 여기서, 선택기 선택 신호는 각 선택기(20∼23, 30∼32)가 어느 입력을 선택하여 출력할 지를 제어하는 신호이며, 리페어 제어 신호는 불량인 RAM 대신에 구제용 RAM(13)를 보충하는 처리를 제어하는 신호이다.

테스트/리페어 제어 로직(3)은 모드 신호가 테스트를 실행하는 모드, 즉 스캔 모드 또는 BIST 모드를 나타내는 것인 경우, 메모리 입력측 선택기(20∼23)에 있어서 테스트/리페어 제어 로직(3)으로부터의 제어 신호를 선택하고, 메모리 입력측 선택기(30∼32)에 있어서 통상의 입력을 선택하도록 제어하는 선택기 선택 신호를 출력한다.

또한, 테스트/리페어 제어 로직(3)은 모드 신호가 통상 동작을 행하는 통상 모드를 나타내는 것인 경우, 리페어 제어 신호에 근거해서, 불량 RAM을 분리하고, 그 RAM으로부터 구제용 RAM(13)까지의 1 또는 복수의 RAM을 시프트시켜 치환하도록 제어하는 선택기 선택 신호를 출력한다. 메모리 테스트 회로측 출력 버퍼(40∼43)는 RAM(l0∼13)으로부터의 RAM 데이터 출력 신호를 테스트/리페어 제어 로직(2)으로 출력한다. 회로 블럭측 버퍼(50∼52)는 RAM(l0∼13)으로부터의 RAM 데이터 출력 신호를 디자인 블럭(4)으로 출력한다.

스캔 모드가 설정되면, 테스트/리페어 제어 로직(2)에 있어서 스캔 제어가 동작하여, RAM을 단체로 테스트하는 스캔 테스트를 실행할 수 있다. 도 2는 실시예 1에 따른 테스트/리페어 제어 로직(2)에 있어서 스캔 제어가 동작하는 경우의 LSI(1)의 구성(등가 회로)을 도시하는 도면이다. 이 경우, LSI(1)에 있어서는, 스캔 제어 내의 스캔 레지스터(70)가 다이렉트 리셋 신호, 스캔 모드 신호, 클럭 신호 및 스캔 데이터 입력 신호를 취득하여, 스캔 테스트용 제어 신호를 RAM(10∼13)으로 출력한다.

또한, RAM(10∼13)에는 메모리 테스트용 클럭 신호가 공급된다. 스캔 제어 내의 선택기(71)는 모드 신호 및 RAM(10∼13)으로부터의 RAM 데이터 출력 신호를 취득하고, 모드 신호에 의해서 지정된 RAM으로부터의 신호를 선택하여 스캔 레지스터(70)로 출력한다. 스캔 레지스터(70)는 이 신호를 스캔 데이터 출력 신호로서 스캔 아웃 출력 단자(66)를 거쳐서 외부로 출력한다.

BIST 모드가 설정되면, 테스트/리페어 제어 로직(2)에 있어서 BIST 블럭이 동작하여, RAM(10∼13)을 동시에 테스트하는 BIST가 행해진다. 도 3은 실시예 1에 따른 테스트/리페어 제어 로직(2)에 있어서 BIST 블럭이 동작하는 경우의 LSI(1)의 구성(등가 회로)을 도시하는 도면이다. 이 경우, LSI(1)에 있어서는, BIST 블럭 내의 패턴 발생기용 카운터(PG 카운터)(80)가 다이렉트 리셋 신호, 모드 신호 및 메모리 테스트용 클럭 신호를 취득하고, 다음 단의 메모리 테스트용 입력 패턴/기대값 패턴 생성 회로(PG_SPRAM)(81)의 동작용 클럭인 카운트 N 출력 신호를 출력한다.

BIST 블럭 내의 PG_SPRAM(81)는 PG 카운터(80)로부터의 카운트 N 출력 신호를 취득하고, 칩 선택 출력 신호(CSC 출력 신호), 라이트 인에이블 출력 신호(WEC 출력 신호), 어드레스 출력 신호, 테스트 패턴 출력 신호 및 기대값 출력 신호를 생성하여 출력한다. 각 RAM(10∼13)은 PG_SPRAM(81)으로부터의 CSC 출력 신호, WEC 출력 신호, 어드레스 출력 신호 및 테스트 패턴 출력 신호를 취득하고, 또한 메모리 테스트용 클럭 신호를 취득하여, RAM 데이터 출력 신호를 출력한다.

BIST 블럭 내의 배타적 논리합 회로(EX-OR)(85)는 PG_SPRAM(81)으로부터의 기대값 출력 신호 및 각 RAM(10∼13)으로부터의 RAM 데이터 출력 신호를 취득하고 배타적 논리합의 연산을 행하여, 연산 결과를 출력한다. 여기서, 기대값 출력 신호는 각 RAM(10∼13)이 정상으로 동작하는 경우에 출력되는 각 RAM(l0∼13)의 RAM 데이터 출력 신호에 일치하는 것이다. RAM 데이터 출력 신호와 기대값 출력 신호가 일치하는 경우, EX-OR85의 연산 결과는 로우 레벨로 된다. 즉, EX-OR(85)의 연산 결과가 로우 레벨인 경우에는 그 RAM이 정상인 것으로 판단할 수 있다.

한편, RAM 데이터 출력 신호와 기대값 출력 신호가 일치하지 않는 경우, EX-OR(85)의 연산 결과는 하이 레벨로 된다. 즉, EX-OR(85)의 연산 결과가 하이 레벨인 경우는 그 RAM이 불량인 것으로 판단할 수 있다. BIST 블럭 내의 논리합 회로(OR)(86)는 EX-OR(85)의 연산 결과 및 다음 단의 리셋 단자 부착 플립플롭(FF)(83)의 DO 출력 신호를 취득해서 논리합의 연산을 행하여, 연산 결과를 출력한다.

BIST 블럭 내의 리드 인에이블 신호 발생 회로(EN)(82)는 PG-SPRAM(81)으로부터의 CSC 출력 신호 및 WEC 출력 신호를 취득하고, 또한 메모리 테스트용 클럭 신호를 취득하며, 각 RAM(10∼13)으로부터의 RAM 데이터 출력 신호와 PG_SPRAM(8l)로부터의 기대값 출력 신호를 비교하기 위한 리드 인에이블 신호를 생성하여 출력한다. BIST 블럭 내의 FF(83)는 EN(82)으로부터의 리드 인에이블 신호 및 OR(86)로부터의 연산 결과를 취득하며, 또한 다이렉트 리셋 신호를 취득하고, 각 RAM(10∼13)의 RAM 데이터 출력 신호와 PG_SPRAM(81)로부터의 기대값 출력 신호의 비교 결과를 나타내는 DO 신호를 출력한다.

BIST 블럭 내의 코드 발생기(84)는 FF(83)으로부터의 DO 출력 신호를 취득하고, 리페어 코드 신호를 생성하여 출력한다. 이 리페어 코드 신호는 메모리 테스트 완료 신호, 코드 신호 및 메모리 지정 정보 신호를 포함한다. 메모리 테스트 완료 신호는 BIST 테스트가 완료한 것을 통지한다. 코드 신호는 메모리 구제 불필요(RAM(10∼13)가 모두 정상이고 구제가 불필요한 것을 나타내는 코드), 메모리 구제 가능(RAM(10∼12) 중 어느 하나에 불량이 검출되어, 그 RAM의 구제가 가능한 것을 나타내는 코드), 메모리 구제 불가능(RAM(10∼12)의 어느 하나에 불량이 검출되어, 그 RAM의 구제가 불가능한 것을 나타내는 코드) 또는 메모리 구제용 메모리만 불량(구제용 RAM(13)에만 불량이 검출된 것을 나타내는 코드)의 어느 하나를 나타낸다. 메모리 지정 정보 신호는 어떤 RAM에 불량이 검출되었는지를 나타낸다.

그런데, 여기까지, LSI(1)의 구성에 대해 설명하였지만, 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)는 기능 개념적인 것이고, 반드시 물리적으로 도시한 바와 같이 구성되어 있지 않더라도 좋다. 예를 들면, 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)가 구비하는 처리 기능 중 전부 또는 일부를 도시하지 않는 CPU(Central Processing Unit) 및 이 CPU에 의해 해석 실행되는 프로그램에 의해 실현할 수 있다.

즉, 도시하지 않는 ROM에는, OS(0perating System) 등과 협력하여 CPU에 명령을 인가하여, CPU에 각종 처리를 행하게 하는 컴퓨터 프로그램이 저장되어 있다. 그리고, CPU는 이 프로그램에 따라서 각종 처리를 행한다. 또한, 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)가 구비하는 처리 기능 중 전부 또는 일부를 와이어드 로직에 의한 하드웨어로서 실현하는 것도 가능하다. 또한, 후술하는 실시예 2∼실시예 9에 따른 LSI의 각 구성 요소에 관해서도 마찬가지로, CPU 및 프로그램에 의해서 구현화하더라도 좋고, 하드웨어로서 실현하더라도 좋다.

또, 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)는 본 발명의 제 1 테스트 수단에 대응하고, 테스트/리페어 제어 로직(3) 및 선택기(20∼23, 30∼32)는 본 발명의 보충 제어 수단에 대응한다.

이상의 구성에 있어서, 실시예 1의 동작에 대해 도 4 내지 도 6의 흐름도를 참조하여 설명한다. 도 4는 실시예 1에 따른 테스트/리페어 제어 로직(2)의 스캔 제어의 동작 흐름을 나타내는 흐름도이다. 스캔 제어는 외부의 테스트용 신호 발생 장치로부터의 테스트용 신호(스캔 데이터 입력 신호 등)를 취득하고(S1), 그 스캔 테스트용 제어 신호를 각 RAM(10∼13)에 출력한다(S2). 그리고, 각 RAM(10∼13)으로부터의 출력 신호(메모리 출력 신호)를 취득하고(S3), 어느 하나의 RAM으로부터의 메모리 출력 신호를 외부의 테스트 장치로 출력한다(S4).

이 동작은 각 RAM에 대해 순차적으로 행해진다. 외부의 테스트 장치는 LSI(1)로부터의 메모리 출력 신호를 취득하여, 그 RAM이 불량인지 여부를 판정한다. 리페어 제어 신호를 생성하여 LSI(1)에 출력하는 외부의 리페어 제어 신호 발생 장치는 테스트 장치의 판정 결과에 따른 리페어 제어 신호를 생성하는 데이터를 기억한다. 예를 들면, 리페어 제어 신호 발생 장치가 퓨즈 등의 기억 장치를 갖는 경우에는, 그 퓨즈의 절단을 행하여 리페어 제어 신호를 생성하는 데이터를 기억한다.

도 5는 실시예 1에 따른 테스트/리페어 제어 로직(2)의 BIST 블럭의 동작 흐름을 나타내는 흐름도이다. BIST 블럭은 BIST용의 제어 신호(테스트 패턴 출력 신호 등)를 생성하고(S11), 그 BIST용의 제어 신호를 각 RAM(10∼13)에 출력한다(S12). 그리고, 각 RAM(10∼13)으로부터의 출력 신호(메모리 출력 신호)를 취득하고(S13), 각 RAM(10∼13)이 불량인지 여부를 판정한다(Sl4). 계속해서, 그 판정 결과에 근거해서 리페어 코드 신호를 생성하고(S15), 그 리페어 코드 신호를 외부로 출력한다(S16).

이 동작은 각 RAM에 대해 동시에 행해진다. 외부의 리페어 제어 신호 발생 장치는 LSI(1)로부터의 리페어 코드 신호에 따른 리페어 제어 신호를 생성하는 데이터를 기억한다. 예를 들면, 리페어 제어 신호 발생 장치가 퓨즈 등의 기억 장치를 갖는 경우에는, 그 퓨즈의 절단을 행하여 리페어 제어 신호를 생성하는 데이터를 기억한다. 리페어 코드 신호와 리페어 제어 신호는 동일한 것이더라도 좋다.

도 6은 실시예 1에 따른 테스트/리페어 제어 로직(3)의 동작 흐름을 나타내는 흐름도이다. 테스트/리페어 제어 로직(3)은 외부의 리페어 제어 신호 생성 장치로부터의 리페어 제어 신호를 취득하고(S21), 불량의 RAM이 없는 경우(단계 S22 부정)에는, 구제용 RAM(13)을 디자인 블럭(4)으로부터 분리한 통상의 접속을 행하는 선택기 선택 신호를 각 선택기(20∼23, 30∼32)로 출력한다(S25). 한편, 불량의 RAM이 있는 경우(단계 S22 긍정)에는, 불량의 RAM을 디자인 블럭(4)으로부터 분리하여, 그 RAM으로부터 구제용 RAM(13)까지의 RAM을 시프트시켜 치환하는 선택기 선택 신호를 각 선택기(20∼23, 30∼32)로 출력한다(S23, S24).

이어서, 구체적인 예를 들어 각 선택기(20∼23, 30∼32)의 동작에 대해 설명한다. 예를 들면, RAM(11)이 불량인 경우, 시프트열에서 불량의 RAM(11)에 이르기까지의 RAM에 대응하는 메모리 입력측 선택기(20)는 선택기 자신이 통상 취득해야 할 신호를 선택한다(입력 X0을 선택함). 메모리 입력측 선택기(21)는 어느 쪽의 입력을 선택하더라도 좋다. 메모리 입력측 선택기(21) 이후의 메모리 입력측 선택기는 시프트열에서 하나 전의 메모리 입력측 선택기가 통상 취득해야 할 신호를 선택한다(입력 X1을 선택함).

시프트열에서 불량의 RAM(11)에 이르기까지의 RAM에 대응하는 메모리 출력측 선택기(30)는 선택기 자신이 통상 취득해야 할 신호를 선택한다(입력 X0을 선택함). 메모리 출력측 선택기(30) 이후의 메모리 출력측 선택기는 시프트열에서 하나 전의 메모리 출력측 선택기가 통상 취득해야 할 신호를 선택한다(입력 X1을 선택함). 이에 따라, 통상 RAM(10)에 대응하는 디자인 블럭(4)의 입력 IN0, 출력 OUT0에는, 통상과 같이 RAM(10)이 대응하고, 통상 RAM(11)에 대응하는 디자인 블럭(4)의 입력 IN1, 출력 OUT1에는, 시프트열의 다음 RAM이 대응하며, 이후, RAM의 대응이 하나씩 어긋나고, 마지막으로 통상 RAM(12)에 대응하는 디자인 블럭(4)의 입력 INn, 출력 OUTn에는, 시프트열의 마지막에 마련된 구제용 RAM(13)이 대응하는 것으로 된다.

전술한 바와 같이, 실시예 1에 따르면, 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)가 각 RAM(10∼13)의 불량을 검출하는 테스트를 실행하고, 테스트/리페어 제어 로직(3) 및 선택기(20∼23, 30∼32)가 그 테스트 결과에 따른 리페어 제어 신호에 근거해서, 불량이 검출된 RAM 대신에 치환용 RAM(13)를 보충한다. 이에 따라, 어느 하나의 RAM이 불량이더라도 LSI(1) 전체로서는 정상으로 기능할 수 있기 때문에, 양품율을 향상시킬 수 있다.

또한, 실시예 1에 따르면, 테스트/리페어 제어 로직(3) 및 선택기(20∼23, 30∼32)가 불량이 검출된 RAM을 분리하고, 그 RAM으로부터 치환용 RAM(13)에 이르기까지의 1 또는 복수의 메모리를 시프트시켜 치환하기 때문에, 각 RAM간의 스큐를 저감할 수 있다. 또한, 테스트/리페어 제어 로직(2)의 BIST 블럭이 BIST에 의해서 복수의 RAM(10∼13)을 동시에 테스트한다. 이에 따라, LSI(1) 자체가 복수의 메모리를 동시에 테스트할 수 있기 때문에, 테스트를 용이하고 또한 신속하게 실행할 수 있다. 또한, 실시예 1에 따르면, 복수 종류의 RAM에 대해 공통으로 테스트/리페어 제어 로직(2, 3) 및 선택기(20∼23, 30∼32)를 마련하기 때문에, 회로 면적의 증대를 방지할 수 있다.

(실시예 2)

본 발명의 실시예 2는, 실시예 1에 있어서, RAM(10∼13)의 테스트가 정상으로 행해지는지 여부를 판정하는 테스트를 실행하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1과 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 7은 본 발명의 실시예 2에 따른 BIST 블럭의 불량을 검출하는 테스트를 실행하는 경우의 LSI 구성(등가 회로)를 도시하는 도면이다. 또, 도 3과 동일한 부분에 관해서는 동일 부호를 부여하여 그 설명을 생략한다.

실시예 2의 LSI(160)는 실시예 1의 LSI(1)의 구성에 부가하여, BIST를 실행하기 전에 또는 BIST와 동시에, PG_SPRAM(81)으로부터의 제어 신호를 취득하여 EX-OR(85)로 출력하는 메모리 테스트 회로 테스트용 플립플롭(FF)(161)을 구비하고 있다. 또한, 예를 들면, RAM(10∼13)의 RAM 데이터 출력 신호 또는 FF(161)의 출력 신호 중 어느 하나를 선택하여 EX-OR(85)로 출력하는, 도시하지 않는 선택기를 마련한다.

실시예 2의 BIST 블럭은 메모리 테스트 회로 테스트용 플립플롭(FF)(161)을 의사적으로 메모리로 간주하여, 기입/판독을 행함으로써, 자신이 정상으로 동작하는지 여부를 판정한다. 이 테스트에서 의사 메모리(FF(161))가 불량인 것으로 판정하는 경우에는, 자신이 정상으로 동작하고 있지 않은 것으로 판정한다. 또, BIST 블럭은 본 발명의 제 2 테스트 수단에 대응한다.

이상의 구성에 있어서, 실시예 2의 동작에 대해 도 8의 흐름도를 참조하여 설명한다. 도 8은 실시예 2에 따른 BIST 블럭의 동작 흐름을 나타내는 흐름도이다. 또, 도 5와 동일 부분에 관해서는 동일 부호를 부여하여 그 설명을 생략한다. BIST 블럭은, 예를 들면, BIST을 실행하기 전에, 자신이 정상으로 동작하는지 여부를 판정하는 테스트를 실행한다(S26). 그리고, 정상인 것으로 판정한 경우(단계 S27 긍정)에는 단계 Sl1로 진행한다. 한편, 불량인 것으로 판정한 경우에는 처리를 종료한다.

전술한 바와 같이, 실시예 2에 따르면, BlST 블럭이 자신의 불량 검출을 테스트하기 때문에, BIST 블럭에 의한 RAM(10∼13)의 테스트 신뢰성을 향상시킬 수 있다.

(실시예 3)

본 발명의 실시예 3은, 실시예 1 또는 실시예 2에 있어서, PLL 회로를 이용하여 테스트용 클럭 신호를 승산하고, 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1, 실시예 2와 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 9는 본 발명의 실시예 3에 따른 LSI의 구성을 도시하는 도면이다. 또, 도 1과 동일한 부분에 관해서는 동일 부호를 부여하며 그 설명을 생략한다.

실시예 3의 LSI(90)는 실시예 1의 LSI(1)의 구성에 부가하여, 클럭 입력 단자(61)를 거쳐서 클럭 신호를 취득하고, 메모리 클럭 입력 단자(65)를 거쳐서 메모리 테스트용 클럭 신호를 취득하며, 이들 신호를 승산하여 출력하는 PLL 회로(91)를 구비하고 있다. 또한, LSI(90)는 실시예 1의 테스트/리페어 제어 로직(2) 대신 PLL 회로(91)를 제어하고, PLL 회로(91)를 거쳐서 클럭 신호 및 메모리 테스트용 클럭 신호를 취득하는 테스트/리페어 제어 로직(92)을 구비하고 있다.

PLL 회로(9l)는 테스트/리페어 제어 로직(92)으로부터의 제어에 따라, 클럭 신호 및 메모리 테스트용 클럭 신호를 승산하여 출력한다. 테스트/리페어 제어 로직(92)은 실제 동작의 주파수로 승산하도록 PLL 회로(91)를 제어하고, 승산된 클럭 신호 및 메모리 테스트용 클럭 신호를 입력하여 실제 동작의 테스트를 행하거나, PLL 회로(91)의 출력 신호의 주파수를 변화시켜, 그 신호를 입력해서 RAM(10∼13)의 스피드 동작 마진을 테스트하거나 한다. 테스트/리페어 제어 로직(92) 이외의 동작, 구성에 관해서는 실시예 1의 테스트/리페어 제어 로직(2)과 마찬가지이다. 또, PLL 회로(91)는 본 발명의 승산 수단에 대응한다.

이상의 구성에 있어서, 실시예 3의 동작에 대해 도 10의 흐름도를 참조하여 설명한다. 도 10은 실시예 3에 따른 테스트/리페어 제어 로직(92)의 BIST 블럭의 동작 흐름을 나타내는 흐름도이다. 또, 도 8과 동일한 부분에 관해서는 동일 부호를 부여하며 그 설명을 생략한다. BIST 블럭은, BIST을 실행하는 경우, 클럭 신호 및 메모리 테스트용 클럭 신호를 소정의 주파수로 승산하도록 PLL 회로(9l)를 제어하여(S31), 단계 S26로 진행한다.

전술한 바와 같이, 실시예 3에 따르면, PLL 회로(91)가 클럭 신호 및 메모리 테스트용 클럭 신호를 소정의 주파수로 승산하고, 테스트/리페어 제어 로직(92)이, PLL 회로(91)가 승산한 클럭 신호 및 메모리 테스트용 클럭 신호를 이용해서 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하기 때문에, 더욱 상세한 테스트를 실행할 수 있다.

(실시예 4)

본 발명의 실시예 4는 실시예 1 내지 실시예 3에 있어서, 리페어 제어 신호를 생성하는 데이터를 LSI 내부에 기억하고, LSI 내부에서 리페어 제어 신호를 생성하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 3과 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 11은 본 발명의 실시예 4에 따른 LSI의 구성을 도시하는 도면이다. 또, 도 9와 동일한 부분에 관해서는 동일 부호를 부여하며 그 설명을 생략한다.

실시예 4의 LSI(100)는 실시예 3의 LSI(90)의 구성에 부가하여, 리페어 코드 신호를 생성하는 리페어 코드 레지스터(101)를 구비하고 있다. 리페어 코드 레지스터(101)는 테스트/리페어 제어 로직(92)으로부터의 리페어 코드 신호를 입력하고, 이 리페어 코드 신호에 따른 리페어 제어 신호를 생성하는 데이터를 기억하며, 이 데이터에 근거해서 리페어 코드 신호를 생성하여, 테스트/리페어 제어 로직(2)으로 출력한다. 이에 따라, LSI(100)의 외부에 리페어 코드 신호 발생 장치를 마련할 필요가 없어진다. 또, 리페어 코드 레지스터(101)는 본 발명의 보충 제어 신호 생성 수단에 대응한다.

이상의 구성에 있어서, 실시예 4의 동작에 대해 도 12의 흐름도를 참조하여 설명한다. 도 12는 실시예 4에 따른 리페어 코드 레지스터(101)의 동작 흐름을 나타내는 흐름도이다. 리페어 코드 레지스터(101)는 BIST 시에 있어서, 테스트/리페어 제어 로직(92)으로부터의 리페어 코드 신호를 취득하며(S4l), 리페어 제어 신호를 생성하여 기억한다(S42, S43). 그리고, 실제 동작 시에 있어서, 기억해 둔 리페어 제어 신호를 테스트/리페어 제어 로직(3)에 출력한다(S44).

전술한 바와 같이, 실시예 4에 따르면, 리페어 코드 레지스터(101)가 테스트/리페어 제어 로직(92)으로부터의 리페어 코드 신호에 근거해서 리페어 제어 신호를 생성하기 때문에, LSI(100) 내부에서 리페어 제어 신호를 생성할 수 있다.

(실시예 5)

본 발명의 실시예 5는 실시예 1 내지 실시예 4에 있어서, RAM(10∼13)과 일체적으로 선택기(20∼23, 30∼32)를 마련한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 4와 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 13은 본 발명의 실시예 5에 따른 LSI의 구성을 도시하는 도면이다. 또, 도 11과 동일한 부분에 관해서는 동일 부호를 부여하여 그 설명을 생략한다.

실시예 5의 LSI(110)는 실시예 4의 LSI(100)에 있어서, 메모리에 대응하는 선택기 및 버퍼를 그 메모리에 갖게 한 것이다. 도면에 있어서, 참조 부호 111, 112, l13 및 114는 각각 선택기가 내장된 메모리(영역)를 나타내고 있다. 이와 같이, 선택기 내장 메모리(111)에서는, RAM(10)과 일체적으로 선택기(20, 30) 및 버퍼(40, 50)가 마련되고, 선택기 내장 메모리(112)에서는, RAM(11)과 일체적으로 선택기(21, 31) 및 버퍼(41, 51)가 마련되며, 이하 마찬가지로, 선택기 내장 메모리(113)에서는, RAM(12)과 일체적으로 선택기(22, 32) 및 버퍼(42, 52)가 마련된다. 또한, 선택기 내장 메모리(114)에서는, 구제용 RAM(13)과 일체적으로 선택기(23) 및 버퍼(43)가 마련된다.

전술한 바와 같이, 실시예 5에 따르면, 선택기(20∼23, 30∼32)를 각각 선택기 내장 메모리(111∼114)에 갖게 하기 때문에, 각 메모리간의 스큐를 저감하고, 또한 메모리 액세스 속도를 향상시키는 설계나, 테스트용 신호보다도 우선하여 실제 동작용 신호 지연을 저감하는 설계를 용이하게 실행할 수 있다.

(실시예 6)

본 발명의 실시예 6은 실시예 1 내지 실시예 5에 있어서, RAM(10∼13) 중에 구제용 RAM(13)를 물리적으로 디자인 블럭(4)에 가까운 측에 배치하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 5와 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 14는 본 발명의 실시예 6에 따른 LSI의 구성을 도시하는 도면이다.

실시예 6의 LSI(120)에서는, 테스트/리페어 제어 로직 및 디자인 블럭을 배치한 영역(121)의 가까운 측에 구제용 RAM(13)를 배치한다. 구제용 RAM(13)를 디자인 블럭의 근방에 배치하기 때문에, 구제용 RAM(13)이 보충된 경우, 여유가 생기는 방향으로 타이밍이 어긋나게 된다.

전술한 바와 같이, 실시예 6에 따르면, 테스트/리페어 제어 로직 및 디자인 블럭을 배치한 영역(121)에 가까운 측에 구제용 RAM(13)를 배치한다. 이에 따라, RAM을 치환한 경우에도 여유가 생기는 방향으로 타이밍이 어긋나기 때문에, 치환 후에도 치환 전과 마찬가지의 타이밍에서 LSI(120)를 정상으로 기능시킬 수 있다.

(실시예 7)

본 발명의 실시예 7은 실시예 1 내지 실시예 6에 있어서, 선택기(20∼23, 30∼32)에 의한 시프트열에 대응하고, 물리적으로 연속하여 체인 형상으로 각 RAM(10∼13)을 배치하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 6과 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 15는 본 발명의 실시예 7에 따른 LSI의 구성을 도시하는 도면이다. 또, 도 14와 동일한 부분에 관해서는 동일 부호를 부여하며 그 설명을 생략한다.

실시예 7의 LSI(130)에서는, 구제용 RAM(13)를 최후미에, 선택기(20∼23, 30∼32)에 의한 시프트열에 대응하고 물리적으로 연속하여 체인 형상으로 각 RAM(10∼13)을 배치한다. 선택기(20∼23, 30∼32)에 의한 시프트열에 대응하고 물리적으로 연속하여 체인 형상으로 각 RAM(10∼13)을 배치하기 때문에, 치환한 경우의 타이밍 어긋남이 적어진다.

전술한 바와 같이, 실시예 7에 따르면, 선택기(20∼23, 30∼32)에 의한 시프트열에 대응하고 물리적으로 연속하여 체인 형상으로 각 RAM(10∼13)을 배치하기 때문에, 각 RAM간의 스큐(skew)를 저감할 수 있다.

(실시예 8)

본 발명의 실시예 8은 실시예 1 내지 실시예 7에 있어서, 탑재하는 RAM을 복수의 RAM 그룹으로 분할 배치하고, 각 RAM 그룹마다 구제용 RAM을 마련하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 7과 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 16은 본 발명의 실시예 8에 따른 LSI의 구성을 도시하는 도면이다.

실시예 8의 LSI(140)에서는, 탑재하는 RAM을 복수의 RAM 그룹(142∼143)으로 분할 배치하고, 각 RAM 그룹(142∼143)에 구제용 RAM(13a∼13b)를 각각 마련한다. 또한, 복수의 RAM 그룹(142∼143)의 RAM에 대해 테스트나 치환을 실행하는 테스트/리페어 제어 로직과, 복수의 RAM 그룹(142∼143)의 RAM을 사용하여 LSI(140)의 기능을 달성하는 디자인 블럭을 배치한 영역(141)을 마련한다. 구제용 RAM(13a∼13b)은 각 RAM 그룹(142∼143)에 있어서, 불량 RAM 대신에 보충된다.

전술한 바와 같이, 실시예 8에 따르면, 분할 배치한 각 RAM 그룹(142∼143)마다 구제용 RAM(13a∼13b)를 마련하기 때문에, 탑재하는 RAM을 복수의 RAM 그룹(142∼l43)으로 분할 배치하는 경우에도, 각 RAM 그룹(142∼143)에 있어서 메모리 리페어를 행할 수 있다.

(실시예 9)

본 발명의 실시예 9는 실시예 1 내지 실시예 7에 있어서, 탑재하는 RAM을 복수의 RAM 그룹으로 분할 배치하고, 각 RAM 그룹에서 공유의 구제용 RAM을 마련하도록 한 것이다. 기본적인 구성 및 동작은 실시예 1 내지 실시예 7과 마찬가지이며, 여기서는 상이한 부분에 대해서만 설명한다. 도 17은 본 발명의 실시예 9에 따른 LSI의 구성을 도시하는 도면이다.

실시예 9의 LSI(150)에서는, 탑재하는 RAM을 복수의 RAM 그룹(152∼153)으로 분할 배치하고, 각 RAM 그룹(152∼153)에서 공유의 공유 RAM 그룹(154)을 마련한다. 공유 RAM 그룹(154)은 각 RAM 그룹(152∼153)에서 공유의 구제용 RAM(13c)를 포함한다. 또한, 복수의 RAM 그룹(152∼153) 및 공유 RAM 그룹(154)의 RAM에 대해 테스트나 치환을 실행하는 테스트/리페어 제어 로직과, 복수의 RAM 그룹(152∼153) 및 공유 RAM 그룹(154)의 RAM을 사용하여 LSI(150)의 기능을 달성하는 디자인 블럭을 배치한 영역(151)을 마련한다. 구제용 RAM(13c)는 각 RAM 그룹(152∼153)의 불량 RAM 대신에 보충된다.

전술한 바와 같이, 실시예 9에 따르면, 분할 배치한 각 RAM 그룹(152∼153) 공유의 구제용 RAM(13c)를 마련하기 때문에, 탑재하는 RAM을 복수의 RAM 그룹(142∼143)으로 분할 배치하는 경우에도, 회로 규모의 증대를 방지할 수 있다.

또, 전술한 실시예 1 내지 실시예 9에 따른 메모리 리페어 방법을 실현하는 컴퓨터 프로그램을 플로피 디스크 등의 자기 디스크, ROM, EPROM, EEPROM, 플래쉬 ROM 등의 반도체 메모리(카트리지, PC 카드 등에 내장되어 있는 것을 포함함), CD-ROM, DVD 등의 광 디스크, M0 등의 광 자기 디스크 등의 가변 기록 매체에 저장하고, 이 기록 매체에 기록된 프로그램을 반도체 집적 회로에 내장되는 ROM, RAM 등의 고정용 기록 매체에 인스톨하는 것에 의해, 그 반도체 집적 회로에 전술한 메모리 리페어의 기능을 구비시키는 것도 할 수 있다.

이상 설명한 대로, 본 발명에 따르면, 제 1 테스트 수단이 복수의 메모리의 불량을 검출하는 테스트를 실행하고, 보충 제어 수단이 제 1 테스트 수단에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 복수의 메모리 중에 불량이 검출된 메모리에 대응시켜 보충용 메모리를 보충한다. 이에 따라, 어느 메모리가 불량이더라도 반도체 집적 회로 전체로서는 정상으로 기능할 수 있기 때문에, 양품율을 향상시킬 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 보충 제어 수단이, 불량이 검출된 메모리의 다음 단으로부터 보충용 메모리까지의 메모리에 대해, 불량이 검출된 메모리를 보충시키는 시프트를 실행하기 때문에, 각 메모리간의 스큐를 저감할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 보충 제어 수단에 의한 시프트에 대응하여 연속적으로 각 메모리를 배치하기 때문에, 각 메모리간의 스큐를 저감할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 자기 진단 제어 수단이 복수의 메모리의 자기 진단을 동시에 테스트시키는 제어를 행한다. 이에 따라, 반도체 집적 회로 자체가 복수의 메모리를 동시에 테스트할 수 있기 때문에, 테스트를 용이하고 신속하게 실행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 제 2 테스트 수단이 제 1 테스트 수단의 불량 검출을 테스트하기 때문에, 제 1 테스트 수단에 의한 테스트의 신뢰성을 향상시킬 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 승산 수단이 제 1 테스트 수단에 의한 테스트용 클럭 신호를 소정의 주파수로 승산하고, 제 1 테스트 수단이, 승산 수단이 승산한 클럭 신호를 이용하여 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하기 때문에, 더욱 상세한 테스트를 실행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 보충 제어 신호 발생 수단이 제 1 테스트 수단의 테스트 결과에 근거해서 보충 제어 신호를 자동 생성하기 때문에, 반도체 집적 회로 내부에서 보충 제어 신호를 자동 생성할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 복수 종류의 메모리에 대해 공통으로 제 1 테스트 수단을 마련하기 때문에, 회로 면적의 증대를 방지할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 보충 제어 수단을 복수의 메모리상에 분산 배치하기 때문에, 각 메모리간의 스큐를 저감하고, 또한 메모리 액세스 속도를 향상시키는 설계나, 테스트용 신호보다도 우선하여 실제 동작용 신호의 지연을 저감하는 설계를 용이하게 행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 메모리 사용 회로에 가까운 측에 보충용 메모리를 배치한다. 이에 따라, 메모리를 치환한 경우에도 여유가 있는 방향으로 타이밍이 어긋나기 때문에, 치환 후에도 치환 전과 마찬가지의 타이밍에서 반도체 집적 회로를 정상으로 기능시킬 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 분할 배치한 복수의 메모리 군마다 보충용 메모리를 마련하기 때문에, 복수의 메모리를 복수의 메모리 군마다 복수 배치한 경우에도 각 메모리 군에 있어서 메모리 리페어를 행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 분할 배치한 복수의 메모리 그룹 공유의 보충용 메모리를 마련하기 때문에, 회로 면적의 증대를 방지할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 제 1 테스트 공정에서, 복수의 메모리 불량을 검출하는 테스트를 실행하고, 보충 제어 공정에서, 제 1 테스트 공정에 의한 테스트 결과에 따른 보충 제어 신호에 근거해서, 복수의 메모리 중에서 불량이 검출된 메모리에 대응시켜 보충용 메모리를 보충한다. 이에 따라, 어느 메모리가 불량이더라도 반도체 집적 회로 전체로서 정상으로 기능시킬 수 있기 때문에, 양품률을 향상시킬 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 보충 제어 공정에서, 불량이 검출된 메모리의 다음 단으로부터 보충용 메모리까지의 메모리에 대해, 불량이 검출된 메모리를 보충시키는 시프트를 실행하기 때문에, 각 메모리간의 스큐를 저감할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 제 1 테스트 공정에서, 복수 메모리의 자기 진단을 동시에 테스트시키는 제어를 행한다. 이에 따라, 반도체 집적 회로 자체가 복수의 메모리를 동시에 테스트할 수 있기 때문에, 테스트를 용이하고 또한 신속하게 실행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 제 2 테스트 공정에서, 제 1 테스트 공정의 테스트를 정상으로 실행할 수 있는지 여부를 판정하는 테스트를 실행하기 때문에, 제 1 테스트 공정에 있어서의 테스트의 신뢰성을 향상시킬 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 제 1 테스트 공정에서, 테스트용 클럭 신호를 소정의 주파수로 승산하고, 실제 동작 및/또는 스피드 동작 마진의 테스트를 실행하기 때문에, 더욱 상세한 테스트를 실행할 수 있다고 하는 효과를 얻는다.

본 발명에 따르면, 전술한 발명에 따른 방법을 컴퓨터로 실행시키는 프로그램을 기록한 것으로서, 그 프로그램이 컴퓨터 판독 가능해지고, 이에 따라, 전술한 발명에 따른 방법의 동작을 컴퓨터에 의해서 실현하는 것이 가능해진다고 하는 효과를 얻는다.

Claims

복수의 메모리와,

보충용 메모리와,

상기 복수의 메모리의 불량 검출을 테스트하고, 그 테스트 결과에 따른 신호를 출력하는 테스트 수단과,

상기 신호에 근거해서, 상기 복수의 메모리 중에서 불량이 검출된 메모리를 상기 보충용 메모리로 치환하는 보충 제어 수단

을 구비하는 것을 특징으로 하는 반도체 집적 회로.
복수의 메모리 및 보충용 메모리를 구비한 반도체 집적 회로의 메모리 리페어 방법에 있어서,

상기 복수의 메모리의 불량 검출을 테스트하고, 그 테스트 결과에 따른 신호를 출력하는 테스트 공정과,

상기 신호에 근거해서, 상기 복수의 메모리 중에서 불량이 검출된 메모리를 상기 보충용 메모리로 치환하는 보충 제어 공정을 포함하는 것을 특징으로 하는

반도체 집적 회로의 메모리 리페어 방법.
청구항 2에 기재된 방법을 컴퓨터로 실행시키는 프로그램을 기록한 것을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.