TW523754B - Semiconductor integrated circuit, semiconductor integrated circuit memory repair method and a computer product - Google Patents

Semiconductor integrated circuit, semiconductor integrated circuit memory repair method and a computer product Download PDF

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Yasushi Okamoto
Seiji Yamamoto
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Description

523754 五、發明說明（1) I · 【發明所屬技術領域】 該發明係關於包括複數記憶體之半導體積體電路、半 |導體積體電路之記憶體修補方法以及記錄在電腦中執行方 j I法之程式的電腦可讀取記憶媒體，特別是，關於使提高良 I 率之半導體積體電路、车導體積體電路之記憶體修補方法 j I | 1以及記錄在電腦中執行方法之程式的電腦可讀取記憶媒 j
j體。 I i ! I l 【習知技術】 i 近年來，隨著半導體積體電路之高機體化，大規模化 m 因而隨之進展，而以提供可搭載多數之記憶體之半導體積 丨 | « 體電路。圖ί8係顯不習知之午導體積體電路之構成之圖。 |
習知之半導體積體電路（LSO 200係包括：複數記憶體 I ! (RAM) 201 ;及測試•邏輯、設計。方塊202。測試办邏輯 ΐ ? ί
I係可測試複數RAM 201之不良檢測之電路，而設計6方塊 I
係使甩複數RAM 201而達成LSI 200之功能之電路。 I ί ! 【發明所欲解決之課題】 然而，若依據上述之習知技術，則因為不修補搭載之 I記憶體，所以於有任何之記憶體不良之場合時5半導體積 馨 體電路整體成為不良，而會有所謂良率降低之問題點。特ί 別是，搭載半導體積體電路之記憶體愈多，則半導體積體| 電路之任何記憶體為不良之機率增高，而良率更為降低。! ! 該發明係有鑑於上述而做出，並以得到使良率提高之
2111-3541-PF.ptd 第4頁 523754 五、發明說明（2) --一 --- 丰V體積體電路、及半導髅積辨電路之記憶體修補方法為 目的0 ’、一 【為了 為 導體積 體；第 補充控 之補充 之記憶 若 憶體之 試裝置 應檢測 任何記 地功能 有 記憶體 設定在 於從前 為止之 充之移 若 之記憶 解決課 了解決 體電路 一測試 制裝置 控制信 體來補 依據該 不良之 所測試 出不良 憶體為 題之手 上述之 之特徵 裝置5 ，基於 號，在 充前述 發明， 測試， 結果之 之記憶 不良而 段】 言果題 . 係包技 測减前 根據由 前述複 補充罔 則第〜 而補充 補充控 體來補 可以做 而達成目的，有關 :複數記憶體；補 逑複數記憶體之不 前述第一測斌裝置 數記憶體裏使對應 記憶體。 測試裝置為 控制裝置為 制信號，在 充補充用記 為半導體積 該發明之半 充用記憶 良檢濶；及 所測試結果 檢測出不良 執行可檢測複數記 基於根據由第一測 複數記 憶體 體電路 憶體裏使對 因此，即使 整體而正常 關其次之發明之半導 係設定一連串之移位 前述移位順序之最後 述檢測出不良之記憶 記憶體，來執行使前 位。 依據該發明，則補充 體之次段至補充用記 體積體電路之特徵係前述複數 :序，：前述補充用記憶體係 c充控制裝置係關述檢測出π良之，，二己隐體 艮之e己憶體得以補 控制裝置為關於從檢 憶體為止之々A触 』出不良 之记憶體，來執行使 523754 五、發明說明（3) 檢測出不良之記憶體得以補充之移位。因此，可降低各記 憶體間之歪曲率。 >有關其次之發明之半導體積體電路之特徵係對應於依 據别述補充控制裝置之移位順序而連續地予以配置各記憶 若依據該發明，則對應於依據補充控制裝置 連續地予以配置各記憶體。@此，可降低各記憶體二 西率。 | ^〜二 有關其次之發明之半導體積體電路之特 測試裝置包括：自己吟齡狄叫π罢 =，哥徵h則述弟一 且。符目己0斷控制裝置，以執行可回P主你今、+、 複數憶體之自己診斷得以測試之控制。 寺吏刖1 右依據其次之發明，則自己診斷控制 時使複數記憶體之自己診斷得以測試之";置二執行可同 時測j半導體積體電路自身複數記憶體。，4此’可同 f關其次之發明之半導體積體 括：第二測試裝置，測試前述第 徵係更進而包 若依據其次之發明，則第二 2之不良檢測。 裝置之不良檢測。目此5可使依據第試第-刹試 試信賴性得以提高。 4或裝置之測試測 有關其次之發明之半導體積體電路 括：倍頻裝置，將依據前述第一測試裝寺徵係更進而包 信號予以倍頻至既定之頻率，而前述^二之鲫試用之時脈 前述倍頻裝置所倍頻出之時脈信號來:^試裝置係使兩 速動作邊際之測試。 貫動作及/戒快
2111-3541-PF.pid 第6頁 523754 五、發明說明（4) 若依據 i置之測試周 試裝置為使 及/或缺速 之測試。 有關其 括：補充控 試結果來自 若依據 第一測試裝】 其次之發明，則 之時脈信號予以 周倍頻裝置所〜倍 動作邊際之測試 倍頻裝置為將依據第一挪气 倍頻至既定之頻率，而笺二 頻出之時脈信號來執行脊’ 。因此，可更進一步c V、曰 裝 測 次之發明 制信號產 動產生補 其次之發 之測試 體積體電 次之發明 複數種類 之記憶體 此，在半導 有關其 記憶體係由 述複數種類 若依據其次之發 以共通設置第一測試 大0 之半導 生裝置 充控制 明，則 結果來 路内部 之半導 所構成 予以共 明，則 裝置。 體積體電 5基於前 補充控制 自動產生 來自動產 體積體電 ，前述第 1¾設置 ° 對於前述 因此5可 路之特徵係更進而包 述第一測試裝置之測 信號產生裝置為基於 補充控制信號。因 生補充控制信號。 路之特徵係前述複數 一測試裝置係對於前 複數種類之記憶體予 防止電路面積之增 有關其次之發明之半導體積體電路之特徵係前述補充 控制裝置係分散配置於前述複數記憶體上。 右依據其次之發明，則將補充控制裝置予以分散配置 =前述複數=憶體上。因此，可降低各記憶體間之歪西一 + 而且’ nj容易執行使提高記憶體存取速率提高之設 。十及比測试罔之信號為優先而降低實動作兩之信號之延 遲之設計。 !·
-J 2111-3541.PF.ptd 第7頁 523754 五、發明說明（5) 有關其次之發明之半道 括··記憶體使用電路，灸^體積體電路之特徵係更進而包 補充用記憶體配置在近於^、、則連複數記憶體，而將前述 若依據其次之發明5則处"己憶體使用電路之側。 述記憶體使用電路之倒e=兄用記憶體配置在近於前 產生時序偏差於尚有餘格=$二於置換記憶體之場合時也 有關其次之發明之半^轉二。 數記憶體予以分割配置於潘ί積體電路之特徵係將前述複 用記憶體於前述每一記憶^群5。己憶體群，而設置前述補充 右依據其次之發明，則吃士 配置之每一記憶體群。因此?二二二，憶體設置於所分割 置於複數記憶體群之場合眭，在丄::二記憶f :以分割配 修補。 、在各§己憶體群來執行記憶體 有關其次之發明之半導體積體電路之特徵係將前述複 數記憶體予以分割配置於複數記憶體群，而設置前述複數 °己货體群共有之則數補充用記憶體。 、右依據其-人之發明，則设置以分割配置之複數記憶體 群共有之補充羯記憶體。因此，可防止電路面積之增大。 有關其次之發明之半導體積體電路之記憶體修補方法 之特徵係包括··第一測試工程，測試前述複數記憶體之不 良檢測；及補充控制工程，基於根據由前述第一測試裝置 所測試結果之補充控制信號，在前述複數記憶體裏使對應 檢測出不良之記憶體來補充前述補充用記憶體。 若依據其次之發明’則在第一測試工程以測試前逑複
2ll^354l.PF>ptd
523754 五、發明說明（6) 數記憶體之不 良檢測；及在補充控制工程以基於根據由第 測試工程所測試結杲之補充控制信號，在複數記憶體襄 不良之記憶體來補充補充羯記憶體。因此， 體為不良而可以做為半導體積體電路整體而 使對應 即使任 正常地 有 之特徵 述補充 補充控 前述補 良之記 若 出不良 執行使 低各記 有 之特徵 憶體之 若 使複數 測試半 有 之特徵 行前述 檢測出 何記憶 功能。 關其次 係前述 兩記憶 制工程 充用記 憶體得 依據其 之記憶 檢測出 憶體間 關其次 係在前 自己診 依據其 記憶體 導體積 關其次 係包括 之發明 複數記 體為設 為關於 憶體為 以補充 次之發 體之次 不良之 之歪曲 之發明 述第一 斷得以 次之發 之自己 體電路 之發明 :第二 試工程 之半 憶體 定在 從前 止之 之移 明5 段至 記憶率。 之半 測議 測試 明， 診斷 自身 之半 測試 之測 導體積體電路之記憶 為設定一連串之移位 前述移位順序之最後 述檢測出不良之記憶 記憶體，來執行使前 位。 則在補充控制工程以 補充羯記憶體為止之 體得以補充之移位。 導體積體電路之記憶 工程為執行可同時使 之控制。 則在第一測試工程以 得以測試之控制。因 複數記憶體。 導體積體電路之記憶 工程，執行判斷是否 試° 體修補方法 順序，而前 段5而前述 體之次段至 述檢測出不 關於從檢測 記憶體5來 因此，可降 體修補方法 前述複數記 執行可同時 此，可同時 體修補方法 可正常地執 第一測
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五、發明說明（7) I 若依據其次之發明，則在第二翊試工赛以測試第一測I 試裝置之不良檢測。因此5可使依據第/測試裝置之測試 I 測試信賴性得以提高。 i 有關其次之發明之半導體積體電路之記憶體修補方法I 之特徵係在前述第一測試工程中，為將前述測試用之時脈 I <吕號予以倍頻至既定之頻率，來執行實勳作及/或快速勳 | 作邊際之測試。 i
I 若依據其次之發明，則在第一測試工程以將測試用之 j 時脈信號予以倍頻至既定之頻率，而執行實動作及/或快 j 速動作邊際之測試。因此5可更進一步執行詳細之測試。 籲 有關其次之發明，以記錄在電腦中使執行有關前述之 | 發明之方法的程式，因此’可藉由電腦來實現有關前述之j 發明的方法之動作。 | 在此之所謂「電腦可讀取記錄媒體」係包括：磁磷搡1 等磁片、ROM、EPROM、EEPROM、快閃記憶體rqm等之半導 體記憶體（包括可内藏在卡！、PC卡等）、CD〜R0M、DVP等 之光碟、M0等之光碟磁片等之「可搬之物理媒體」、及< 内藏於各種電腦系統之Rom、ram、磁碟等之「固定用之物 理媒體」。 "， ^ ! 再者，於「電腦可读& — ^ WAN、網際網路等之_ 、鎵媒體」係有如通過LAN、 般，也可含有可短時間A送σ孔私式之場合時之通訊線絡承 「程式」係記述資料處呆持程式之通訊媒體。而且，所納 言語和記述方法，而二理方法’並不特別限定於所記述之
2111-3541-PF.ptd 第10頁 卜問其為原始碼、二進位碼、或執打 ⑵754 ⑵754
形式等之形式。還有，「 成者，也包括：以做為複數f =制於以單-所構 及與0s等之別個程式_起-作^組和貢料庫以分散構成者、 I作用來達成其功能者。 【發明之實施形態】 以下，參考圖式來詳細 有，依據該實施形態，該發 實施形態一 說明該發明之實施形態。還 明並不只是限於此。
壤二係Λ示該發明之實施形態-之半導體積體電路之 =成〜圖。貫施形態一之半導體積體電路（規模並不特別 破限制。例如為LSI) 1，係包括·適齡 β
你匕栝·稷數圮體（例如為RAM 〇〜12 ·’救濟用（或置換用）之記憶體（例如為ram)i3 ； 可切換至RAM 10〜13之信號（資料和控制信號）之記憶體輸 入側選擇器20、21〜23 ;可切換來自RAM 1〇〜13 iRAM資料 輪出信號之記憶體輸出側選擇器3〇、31〜32 ;及記憶體測 試電路（測試/修補•控制•邏輯）2，具有以執行可掃描 測試RAM 10〜13之掃描•控制&RAM 1〇〜13iBIST(Built In Self Test)之BIST 方塊。 而且，LS 11係包括：記憶體測試電路（測試/修補· 控制•邏輯）3，根據模態信號、修補控制信號來控制選擇 态20〜23、30〜32 ;電路方塊（設計•方塊）4，於實動作時 使用RAM 10〜13來達成LS 11之功能；測試電路側輪出緩衝 器40、41〜42、43，將來自RAM 10〜13之RAM資料輪出信號 予以輸出於測試/修補•控制•邏輯2 ;及電路方塊側^
523754 五、發明說明（9) 衝器50、5卜52，將來自RAM 1〇〜13之々 ，仏山 丄古仏 之RAM資料輸出信號予 以輸出於設計•方塊4。
特別是’ R Α Μ 1 q〜1 3之種類並不拙 .Β σ 絲 貝儿+破限制在DRAM、SRAM # ’：使是单二ff也可，也可混在不同之複數種類。而 Η文濟用之？ 3係也可匐個’也可為複數。記憶體 輸入側選擇器2〇~23係根據來自測試/修補•控制•碟輯3 之選擇器選擇信號，將來自測試/修補•控制•邏^之 控制信號（為測試用信號並包括資料及控制信號）或來自設 計•方塊4之信號（資料及控制信號）輸出1〇〜13。 即，切換測試用之信號和實動作用之信號。 叩且，記憔體輪入側選擇器20〜23係根據RAM 1〇〜13來 形成排成一列之電路構成，而根據來自測試/修補•控 制·避輯3之選擇器選擇信號，予以取代成從自身選擇哭 所通常取得並町輸出之設計•方塊4來之信號，並取得從 相鄰之記憶體输入側選擇器所通常取得益可輸出之設計· 方塊4來之信號卞以輸出。記憶體輸入側選擇器3 〇〜3 2係根 據RAM i 〇〜1 2來形成排成一列之電路構成，而根據來自測 試/修補•控制•邏輯3之選擇器選擇信號，予以取代成 從自身選擇器所通常取得並可輸出之RAM來之信號，並取 得從相鄰之記憶體輸入側選擇器所通常取得並可輸出之 RAM來之信號予以輸出。 即，藉由選擇器20〜23、30〜32之切換，可使ram 1 0〜1 3 (之連接關係）移位並予以置換。在圖中雖係顯示可 移位一個RAM分之例，但也可增加選擇器之輸入而可移位
第12頁 523754 五、發明說明（10)
複數RAM。而且，以不使RAM 1 0〜1 3移位而也可以首接署換 =〜12和救濟用…來…接，並可Z 敢β = ί修補：控制·邏輯2係通過重置輸入端子6〇而 于 重置^號，並通過時脈輸入端子6丨 ，編“式用之時脈信,虎，而通過模態輸入端== 常模態、BiST模態或做掃描測試之 货（机宗产 核L輸入纟而子6 4以取彳于掃描•模態 號C 5又疋知描•模態之信號），並通過記憶體•時Bf於‘λ t 子6 5來取得記_和、I 寸Μ輸入 行口己U體測武用時脈信號，並基於 生控制信號而輸出 寺^ #υ來產 、例出於纪憶體輸入側選擇器2 〇〜2 3。 而且’測試/修補β控制· 广 測試電路側輸出缕 、、、 ’、1于來自記憶體 莉j ®緩衝Is 4 0〜4 3之資料，於播抖：日，丨社、 時係通過掃描.。丨丨τ ^ 、 ; 田’」武之場合 % 〇UT輸出端子66而輸出掃描•資M ^ h 號，而於B I ST之媪人n士於1^ ^貝枓輸出信 後、去 每^守係通過修補•碼輸出端早R 1认 修補•碼信號。 1 w 115鳊千6 8而輪出 像、老測试/修補•控制•邏輯3係取得模能传铲、， 修補•控制輪入端子67 亍梹心佗戒，亚通過 擇俨？卢浐屮於κ ^子67而取件修補控制信號，將選摆哭、眩 擇乜唬輸出於選擇器2〇〜23、3〇 k擇态選 號係控制各選擇哭2 n 匕，1擇器選擇信 出之化梦，裔2〇〜23、30〜32以選擇何者輸入來加以；: 濟用之RAM13之處理之信號。Κ θ不良之RAM而補充救 測試/修補•狄在丨 ^ ’ 璉輯“系於顯示模態為執行測試
21il-3541-PF-ptd 第13頁 523754 五、發明說明（11) 之模態、即掃描·模態或B I ST模態之場合時，輸出用以控 制在記憶體輸入側選擇器20〜23中選擇來自測試/修補* 控制•邏輯3之控制信號厂並在記憶體輸入側選擇器3 0〜3 2 中選擇通常之輸入之選擇器選擇信號。 而且，測試/修補•控制•邏輯3係於顯示模態為執 行通常動作之通常模態之場合時，輸出用以控制以基於修 補控制信號，而切離不良，並使從其RAM至救濟用之 RAM 13為止之1個或複數ram移位而予以置換之選擇器選擇 信號。記憶體測試電路側輸出緩衝器4 〇〜4 3係將來自ram 1 0〜1 3之RAM資料輸出信號輸出至測試/修補•控制•邏輯 2。電路方塊側緩衝器5〇~52係將來自RM 1〇13 輸出信號輸出至設計•方塊4。 關貝村 短9 一設定掃描·模態’則在測試，修補·控制·邏 輯2中掃描•控制器動作’而 ， 控制•邏輯2中掃於只施形恶一之測試/修補· (等效電路)之圖。V二=動/之場合時之LSI1之構成 器内之掃描·暫存哭7 : : LSI 1中，係掃描·控制 信號、時脈信號、d直接重置信㉟、掃描·控制 而且，於RAM 10〜仫祉危。 掃描•控制器内之選摆哭；;/总〜記憶體測試用時脈信號。
1 〇〜1 3之RAM資料輸出作ζ 取得來自模態信號及RAM 副之信號而輸出於^描暫亚^擇7 n來自i模態信號所指定之 习丨子斋7 0。％描·暫存器7 〇係 523754 將該信號做為掃描•資料輸出信號而通過掃描· OUT輸出 端子6 6來輪出於外部。 要〜疋B I S T模態，則在測試/修補•控制•邏輯 ^中^^時派動作，而同時測試RAM 10〜13之BIST為被執 行。ί 3係顯示在有關於實施形態一之測試/修補•控 ^ ·邏輯2中BIST時脈動作之場合時之LSI工之構成（等效 電路)%之圖。該場合時，在LS]； 1中，係BIST時脈内之圖案 f f裔用計數器（pG計數器）80為取得直接重置信號、模態 ^唬、及纪憶體測試用時脈信號，並將次段之記憶體測試 用輸入圖案/期望值圖案產生電路（PG 一 SPRAM)81之動作用 時脈之計數器N輸出信號予以輸出。 ^ B1ST方塊内之PG — SPRAM 81係取得來自PG計數器80之 ^數态N，出信號，而產生晶片•選擇輸出信號（csc輸出 信，）、字線·致能輸出信號（WEC輸出）、位址輸出信號' 測a式·圖案輸出信號、及期望值輸出信號並予以輸出。各 RAM^H〜13係取得來自pGspRAM 81之csc輸出信號' wec輸 土位址輪出信號、及測試•圖案輸出信號，並且取 得。己體測試用時脈信號，而輸出資料輸出信號。 BIST方塊内之排他的論理和電路（Εχ _〇R)85係取得來 二RAM 81之期望值輸出信號、及來自ram 1〇〜;[3之 RjM^t料輸出信號而執行排他的論理和之運算，並輸出運 =釔果。在此，期望值輸出信號係與於各R AM丨〇〜丨3為正 吊地動作之場合時所輸出各RAM 10〜13之RAM資料輸出信號 相一致。於RAM資料輸出信號與期望值輸出信號為一致之
523754 五、發明說明（13) ' '~一 場合時，EX — OR 85之運算結果係成為低位準。即，Εχ〜 OR 85之運异結果為低位準之場合係可判斷其RAM為正常。 一方面，於RAM貧料緣出信號與期望值輸出信號為一 致之場合時，EX〜〇R 85之運算結果係成為高位準。即， EX ~〇R 85之運异結果為高位準之場合係可判斷其RAM為不 良。BIST方塊内之邏輯和電路（0R)86係取得Εχ—〇R 85之 運异結果及次段之附重置端子正反器（FF) 83之〇〇輸出信 號而執行邏輯和之運算，並輸出運算結果。 BIST方塊内之讀取致能信號產生電路82係取得 來自PG一SPRAM 81之CSC輸出信號及WEC輸出信號，並取得 記憶體測試用時脈信號，而產生可比較來自各1^AM丨〇〜工3 之RAM.f料輸出h號與來自pg 一 S PRAM 81之期望值輸出信穿 之讀取致能信號予以輸出。BIST方塊内之FF 83係取得°來~ 自EN 82之讀取致能信號及來自0R 86之運算結果，並取得 直接重置信號’而輸出各RAM 10〜13之RAM資料輸出信號^ 來自PG —SPRAM 81之期望值輸出信號之比較結杲所顯示"之、 DO信號。 BIST方塊内之碼產生器84係取得來自FF 83iD〇輸出 信號，而產生修補•碼信號予以輸出。該修補•碼信β號係 包括· €憶體測试完畢信號；碼信號；及記憶體指定資訊 信號。記憶體測試完畢信號係通知β I ST測試為完畢。碼斧 號係可檢測出不需記憶體救濟（rAM 1〇〜13全部為正常而^ 示不需救濟之碼）、記憶體救濟可能（1^龍1〇〜12之任$一個&' 可檢測出不良，並顯示其RAM之救濟為可能之碼）、記愤體
523754 五、發明說明（14) 救濟不可能（RAM 1 〇〜1 2之任一個可檢測出不良，並顯示其 R A Μ之救濟為不可能之碼）或只顯示記憶體救濟用記憶體為 不良（顯示只於救濟用RAM 1 3檢測出不良之碼）中之任一 個。記憶體指定資訊信號係顯示於那一 R A Μ中檢測出不 良。 再者，至此為止，雖說明關於LS 11之構成，但測試 /修補·控制•邏輯2、3及選擇器2 0〜2 3、3 0〜3 2卻係功能 概念性之解說，而也可未必以物理性地如圖示般加以構 成。例如、也可藉由將測試/修補•控制•邏輯2、3及選 擇器2 0〜2 3、3 0〜3 2所含有之處理功能裏之全部或一部份以 在未圖示之CPU(Central Processing Unit)及在該 CPU 所 解釋執行之程式來予以實現。 即’於未圖示之ROM係與qs (Opera t i ng Sy s t em)等一 起動作而下命令給CPU，並儲存使執行於CPU之各種處理之 症式。因而’ CPU係根據該程式來執行各種處理。而且， 也可藉由將測試/修補•控制•邏輯2、3及選擇器 2 0〜2 3、3 0〜3 2所含有之處理功能裏之全部或一部份以做為 線路邏輯之硬體加以實現成為可能。而且，即使在有關後 述之實施形態二〜實施形態九之LSi之各構成要素也為同樣 地’也可藉由CPU及程式予以具體化，也可以硬體加以實 現。 還有’測試/修補•控制•邏輯2、3及選擇器 20〜23、30〜32係對應於該發明之第一測試裝置，而測試/ 修補•控制•邏輯3及選擇器2 〇〜2 3、3 〇〜3 2係對應於該發
2111-3541-PF-ptd 第17頁 523754 五、發明說明（15) 明之補充控制裝置。 在以上之構成，係有關實施形態一 ▲ 圖6之流程圖來加以說明。-圖4係；：參考圖4〜 邏輯2之掃描•控制之動作流程之二圖^補·Λ制· 取付來自外部之測試用信號產生裝田·控制係 描•資料輸入信號等）（S1)，而將 rL用之信號（掃 號輸出糊1〇〜13(S2)。因而，取用之控制信 出信號（記憶體輸出信號）（S3)， AM 10〜13之輸 憶體輸出信號輸出於外部之測試裂ϋ自任—個RAM之記 該動作係關於各RAM依順序加以 置係取得來自LSI i之記憶體輸出仃而:二之測試裝 為不良。產生修補控制信號而輸出其Ram是否 控制信號產i裝置係根據測試裝h 11之外部之修補 修補控制信號之資料。例如、於 ]…果來記憶產生 有熔絲等之記憶裝置之場合時，=控=信號產生裝置具 憶產生修補控制信號之資料。 仃/、炼絲之切斷而記 圖5係顯示有關實施形態一之 輯2之順方塊之動作流程之 以邏 MST用之控制信號（測試•圖案輸^ ^^塊係產生 其，用之控制信號輸出於μ 二專川)，並將 得來咖1〇〜13之輪出信號( 取 判斷各RAM 10〜13是在；盔τ自翰出&唬）（S13)，而 斷結果來產生修補·碼% 。繼續地，以基於其判 號輸出於外部（s 1 6 )。、〜 而將其修補·控制信 523754 〜--- 五、發明說明（1β) 該動作係關於各RAM為同時热〜冰划^ 號產生裝置係根據 $仃。外。卩之修補控制信 生修補控制信號。例如、Λ之控^信號而記憶產 絲等之記憶裝置之二時，、；：控制信號產生裳置具有炼 生修補控制信號之資料。修$ 、仃其熔絲之切斷並記憶產 可為相同。 、"^ ? •碼信號與修補控制信號也 輯3之8^ Ϊ Γ有關#施形態―之測試/修補•控制•邏 二自外部之修補控制信號產生 將救濟：之無二=ΐ場Π(步驟S22否定)係以執行 、 1 3攸5又什方塊4予以切離之通常之連接 一 為選擇信號輸出於各選擇器20〜23、30〜32(S25)。 於具有不良之_之場合時(步驟S22肯定)係以執 方良之RAM從設計•方塊4予以切離，並使從其RAM至 1 >用之RAM 1 3為止之RAM移位而置換之選擇器選擇俨號 輸出於各選擇器2〇〜23、30〜32(S23、S24)。 口儿 其次，舉出具體的例子來說明關於各選擇器2 〇〜2 3〇〜32之動作。例如、於RAM丨丨為不良之場合時，在移位 =中對應至不良之RAM Η為止之RAM之記憶體輪入側選擇 的2 0係每擇自身選擇器通常所可取得之信號（選擇輸入 X0)。記憶體輸入側選擇器21係也可選擇任何輪入。記憶 體=入側選擇器21以下之記憶體輸入側選擇器係在移位〜列 中選擇前一個記憶體輸入側選擇器常所可取得之俨 擇輸入XI)。 0 ^ &
523754 五、發明說明（17) 在移位列中對應至不良之RAM 11為止之RAM之記憶體
輸入側選擇器3 0係選擇自身選擇器通常所可取得之信號 (選擇輸入X0 )。記憶體輸入側選擇器3〇以下之記憶體輸入 側選擇器係在移位列中選擇前一個記憶體輸入側選擇器常 所可取得之信號（選擇輸入X1)。因此，於對應於RAM 10之 設計•方塊4之輸入I NO、輸出〇υτ〇係有如通常般對應RAM 1 0 ’而於通常對應於RAM 11之設計•方塊4之輸入INI、輸 出0UT1係對應移位列之次一個『疆，以下，RAM之對應以一 個接下一個，最後，於對應於RAM 12之設計•方塊4之輸 入I Νη、輸出OUTn係成為對應移位列之最後所設置之救濟 用之RAM 13。 有如前述般，若依據實施形態一，則測試/修補•控 制。邏輯2、3及選擇器2 〇〜2 3、3 0〜3 2為可執行檢測各 RAM 1 0〜1 3之不良之測試，測試/修補•控制•邏輯3及選 擇器2 0〜2 3、3 0〜3 2為基於依據其測試結果之修補控制信 號’以代替檢測出不良之RAM來補充置換用iRAM 1 3。因 此’即使任何RAM為不良，因為以做為LS丨丨整體而正常地 功能，所以也可使良率提高。 。而且’若依據實施形態一，則測試/修補•控制•邏 輯3及選擇器20〜23、30〜32為切離檢測出不良之RAM，因為 可使彳火其RAM至置換用之RAM 13為止之1個或複數記憶體移 位予乂置換所以可低各RAM間之歪曲率（skew)。而 且’測試/修補•控制•邏輯2之BIST方塊為& BIST同時
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五、發明說明（18) 複數，憶體，所以可以容易且迅速地執行測試。而且，若 依據實施形態一，則因為對於複數種類之RAM以共通地設 置測試/修補•控制•邏輯2、3及選擇器2〇〜23、3〇〜32， 所以可防止電路面積之增大。 實施形態二 。玄务明之貝施形悲一係在實施形態一中，以執行可判 斷RAM 1 0〜1 3之測試是否可正常地執行之測試。基本的構成 及動作係與實施形態一為同樣地附上，在此僅就不同之部 分加以說明。圖7係顯示執行可檢測出有關該發明之實施 形態二之BIST方塊之不良之測試之場合時之LSI之構成（等 效電路）之圖。還有，關於與圖3為相同之部分係給予相同 之符號而省略其說明。 實施形態二之LS ί 1 6 0係加上實施形態一之構成，於 執行BIST之前或與BIST為同時，取得來自pg — sPRAM 81之 控制信號而含有可輸出於EX —OR 85之記憶體測試電路測 试用正反器（F F ) 1 6 1。而且，例如、以設置可選擇 RAM10〜13之RAM資料輸出信號或FF 161之任一個輸出信號 而輸出於EX—OR 85之未圖示之選擇器。 實施形態二之BIST方塊圖係可將記憶體測試電路測試 用正反器（FF) 1 61以擬似性地看成為記憶體，並藉由執行 寫入/讀出，判斷自己是否可正常地動作。於以該測試來 判斷擬似記憶體（F F 1 61 )為不良之場合時，判斷自己為不 可正常地動作。還有，B I ST方塊係對應於該發明之第二測 試裝置。
523754 五、發明說明（19) 在以上之構成，關协舍μ 於錢施形態二之動作以參考圖8之 =王=來加以況明。圖8係_示有關實施形態二之β丨st方 ϋ動作流程ί ί程圖。還有，關於與圖5為相同之部分 予相同之付〜而省略其說明。ΒI st方如、 行⑻之前，執行可判斷自己是否可正常動作之測試執 。函而，於判斷為正常之場合時（步驟S27中之肯定） ^ ^ . 方面，於判斷為不良之場合時，則
完暴處理。 J 有如刖述般右依據實施形態二，則因為B丨ST方塊 可測試出自己之不良拾，1,1，k 与 nAl 丄 才双則 所以可提高依據BIST方塊之 RAM 1 0〜1 3之測試之信賴性。 實施形態三 5亥無日/1之K %形態三係在實 能一與 处一 中，以使用PLL電路來倍頻測用二^ 一或貝也^怨二 實動作及/或快速動作邊際=\之方A塊信號，而可執行 rt 一— 卜地丨不之測试。基本的構成及動作係 與貫她形悲一、貝施形態二為同 同之部分。圖9係顯示有關該菸曰“：上在此僅°兄明不 ^㈤ ί „ 啕關4發明之實施形態三之LSI之構 成之圖。退有，關於與圖1為相同 號而省略其說明。 巧相门之部分係給予相同之符 實施形態三之LSI 90係加v给从 .^ ^ rr ^ ，、上兵知形態一之LSI 1之構 i 端子61而取得時脈信號，並通過記憶 而取得記憶體測試用時脈信號，而含 有可倍頻该予以輸出之PLL電路91。而且，⑻9〇 係包括：測試/修補•控制•邏輯92，為代替實施形態一 523754 五、發明說明（20) 之測試/修補•控制•邏輯2， PLL電路9 1來取得時脈作工制PLL電路9 1，並通過 似電剩根據；；：以：試；時脈信號。 控制，來倍頻時脈信號及 p 控制.邏輯92之 出。測試/修補.控制.·邏式用時脈信號予以輸 來控制PLL電路91，而輪入被仵可倍頻實動作之頻率 試用:寺脈信號而-面執行實動;二8:f信號及記憶體測 91之輸出信號頻率變化，並蝓入复忒一面使PLL電路 快速動作邊際。有關於構成'試^號而測試RAM10〜13之 之其他動作係與實施形態一之測^ 修補•控制•邏輯92 為同樣。還有，PLL電路μ俜對修補•控制•邏輯2 在以上之構成，參考圖！ 〇之 1之仏頻I置。 態三之動作。圖丨〇係顯示有關每=^二來况明關於實施形 控制•邏輯92之BIST方塊之‘二、、Γ ‘恶二之測試/修補· 於與圖8為相同之部分係給 机之流程圖。還有，關 BIST方塊係於執行BiST之場人/之付^而省略其說明。 憶體測試用時脈信號成為既；：頻；及記 91CS31)，並前進至步驟S26。 工制PLL t路 如前述般，若依據PLL電路9 記憶體測試用時脈信號成為既定、。口頻時脈信號及 補•控制•邏輯92可使用PLL電路91所件因為j則試/修 記憶體測試用時脈信號來執行實動作0日可脈信號及 之測試，所以可執行更詳細之測試。 3、速動作邊際 實施形態四
523754 五、發明說明（21) 該發明之實施形態四係在實施形態一〜實施形態三 中，將產生修補控制信號之資料記憶於LS [内部， 内ί可產^生修補控制信號 '基本上之構成及動作係與杂# 形悲=〜貫施形態三為同樣地附上，在此僅說明不同之貝e 习。，1 1係顯示有關該發明之實施形態四之LS I之構志二 圖。遂有，關於與圖9為相同之部分係附上相符缺 省略其說明。 j <付就而 實施形態四之LSI 1〇〇係加於實施形態三之⑽ 石I 、冬而包括：修補•碼·暫存器1 01，可產生修補· ，。修補•碼·暫存器1 01係輸入來自測試/修補•抑 :丨產ί ，修補·碼信號’並依據該修補·碼信號工來圮 i 2補控制信[而基於該資料來產生修補·碼： :: 兩出於測試/修補•控制•邏輯2。因此，於Ls τ 1 ο0之外部不兩气m A ^ L6i 碼.暫存哭10二置修補·碼信號裝置。還有，修補. 置。 4 m u 1係對應於該發明之補充控制信號產生裝 形態構1中：參考圖l2i流程圖來說明關於實施 暫存哭1 m々 圖12係顯不有關貫施形態四之修補•碼· 在bS時，取動彳Λ流程之流程圖。修補•碼·暫存器101係 碼芦號（S41 Γ 來自測試/修補•控制•邏輯92之修補· S43°)、 ’而^修補控制信號予以記憶(S42、 以輸出於測試ίΐ動作時’將預先記憶之修補控制信號予 < /修補•控制•邏輯3(S44) 〇 \ a ^、 』迷’若依據實施形態四，則因為修補•碼•暫
523754 五、發明說明（22) 所以可在LSI 100之内部產 存器1 0 1為基於修補控制信號 生修補控制信號。 實施形態五 °亥發明之貝％形恶五係在貫施形態一〜實施形態四 中，與RAM 10〜13為以一體地設置選擇器20〜23、3〇32。 基本上之構成及動作係與實施形態一〜實施形態四為同樣 地，上，在此僅說明不同之部分。圖1 3係顯示有關該發明 之實施形態五之LSI之構成之圖。還有，關於與圖丨丨為相 同之部分係附上相同之符號而省略其說明。 貫施形態五之LSI 110係在實施形態四之LSI 1〇〇中， 使於其記憶體具有對應於記憶體之選擇器及緩衝器。在圖 =，111、11 2、11 3、及11 4係分別顯示組入選擇器之記憶 心（領域）。如此而來’在組入選擇器之記憶體丨丨1中，係 與RAM 10為一體地設置選擇器2〇、3〇及緩衝器4〇、5〇，而 在組入選擇器之記憶體11 2中，係與RAM 11為一體地設置 &擇态21、31及緩衝器41、51，以下為同樣地，在組入選 擇杰之記憶體11 3中，係與RAM 1 2為一體地設置選擇器 22、32及緩衝器42、52。而且，在組入選擇器之記憶體 114中’係與救濟用RAM 13為一體地設置選擇器23及緩衝 器43。 ^ 有如前述，若依據實施形態五，則因為分別使於組入 選擇器之記憶體111〜114具有選擇器20〜23、30〜32，所以 了降低各記憶體間之歪曲率，而且，可容易執行使提高記 體存取速率之設計、及比測試用之信號為優先來降低實 523754 五、發明說明（23) 動作用之信號延遲之設計。 實施形態六 該發明之實施形態六禚在實施形態一〜實施形態五 中，將在RAM 10〜13裏以物理性地設置救濟用之RAM 13於 設計•方塊4之近側。基本上之構成及動作係與實施形態 一〜實施形態五為同樣地附上，在此僅說明不同之部分。 圖1 4係顯示有關該發明之實施形態六之LS I之構成之圖。 在實施形態六之LS I 1 2 0係於配置測試/修補•控 制•邏輯及設計•方塊之領域1 2 1之附近來配置救濟用之 RAM 1 3。因為將救濟用之{^am 1 3配置於設計•方塊之近 旁’所以於可補充救濟用之RAM 1 3之場合時，於尚有餘裕 之方向產生時序偏差。 有如前述般，若依據實施形態六，則於配置測試/修 補•控制•邏輯及設計•方塊之領域1 2 1之附近來配置救 濟用之RAM 1 3。因此，因為於置換RAM之場合時也產生時 序偏差於尚有餘裕之方向，所以以置換後也與置換前為同 樣之時序而可使LSI 120之功能得以正常。 實施形態七 該發明之實施形態七係在實施形態一〜實施形態六 =士，對應於依據選擇器20〜23、30〜32之移位列而α物理 L作ΪΪ續來配置各ΚΑΜ 1〇〜13成鏈狀。基本上之構成及 保與實施形態一〜實施形態六為同樣地附上，在此僅 不同之部分。圖1 5係顯示有關該發明之實施形態七之 之構成之圖。還有，關於與圖14為相同之部分係“附上
第26頁 523754 五、發明說明（24) 一 相同之符號而省略其說明。 在實施形態七之LSI 130，係將救濟用RAM 13配置於 最後尾’並以對應於依據選擇器20〜23、3〇〜32之移位列而 以物理性地相連續來配置各RAM丨〇〜丨3成鏈狀。因為以對 應於依據選擇器2 〇〜2 3、3 0〜3 2之移位列而以物理性地相連 續來配置各RAM 10〜13成鏈狀，所以於置換之場合之時序 偏差得以減少。 有如前述般，若依據實施形態七，則因為對應於依據 選擇為2 0〜2 3、3 0〜3 2之移位列而以物理性地相連續來配置 各RAM 10〜13成鏈狀，所以可降低各RAM間之歪曲率。 實施形態八 該發明之實施形態八係在實施形態一〜實施形態七 中，將所搭載之RAM予以分割配置成複數RAM群，則可設置 救濟用之RAM於每一 RAM群。基本上之構成及動作係與實施 形態一〜實施形態七為同樣地附上，在此僅說明不同之部 分。圖1 6係顯示有關該發明之實施形態八之LS I之構成之 圖。 在實施形態八之LSI 140，係將所搭載之RAM予以分割 配置成複數RAM群142〜143，而分別設置救濟用之 RAM13a〜RAM13b於各RAM群142〜143。而且，設置：測試/ 修補•控制•邏輯，為對於複數RAM群142〜143之RAM可執 行測試和置換；設計•方塊，為使用數個RAM群1 4 2〜1 4 3之 RAM來達成LSI 140之功能。救濟用之RAM 13a〜RAM 13b係在 各RAM群142〜143中，以代替不良之RAM加以補充。
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五、發明說明（25) 有如前述般，若依據實施形態八，則因為設置救濟用 之RAMl3a〜RAM13b於分割配置後之每一 RAM群142〜143，所 =於將所搭载之RAM予以分—割配置成複數RAM群142〜143之 場合時’也可在各RAM群142〜143中來執行記憶體修補。 實施形態九 貫施形態一〜實施形態七為同樣地附上 該發明之實施形態九係在實施形態一〜實施形態七 中’將所搭載之RAM予以分割配置成複數ram群，則可設置 共有之救濟兩之RAM於各RAM群。基本上之構成及動作係與 ，在此僅說明不同 成之圖。 之部分。圖1 7係顯示有關該發明之實施形態九之LS][之構 一有如前述般’若依據實施形態九，則因為設置共有之 救濟用之RAM13C於分割配置後之各RAM群152〜153，，所以 於將所搭載之RAM予以分割配置成複數RAM群142〜143之場 合時，也可防止電路規模之增大。 、還有，將有關前述之實施形態一〜實施形態九之修補 方法予以實現之電腦程式儲存在磁碟機
等之固定用之記憶媒體，也 僙在其半導體積體電路上。 523754 五、發明說明（26) 【發明之效果】 有如以上所 置為執行可檢測 置為基於根據由 號’在複數記憶 充用記憶體。因 為半導體積體電 使良率提高之效 若依據其次 測出不良之記憶 來執行使檢測出 成所謂可降低各 若依據其次 之移位而連續地 低各記憶體間之 若依據其次 時使複數記憶體 可同時測試半導 所謂可容易且迅 若依據其次 測試裴置之不良 裝置之測試測試 若依據其次 试裝置之測試用 做之說明 複數記憶 第一測試 體裏使對 此，因為 路整體而 果。 之發明， 體之次段 不良之記 記憶體間 之發明， 予以配置 歪曲率之 之發明， 之自己診 體積體電 速地執行 之發明， 檢測，所 信賴性得 之發明， 之時脈信 則因為 至補充 憶體得 之歪曲 則因為 各記憶 效果。 則自己 斷得以 路自身 測試。 則因為 以可達 以提高 則因為 號予以
Μ 21 1 1-3541-Pf . 第29頁 ，若依據該發明，則第—測試裝 體之不良之測試，而補充控制裝 裝置所測試結果之補充控制作 應檢測出不良之記憶體來補^補 即使任何記憶體為不良而可以做 正常地功能，所以可達成所謂可 補充控制裝置為關於從檢 用記憶體為止之記憶體， 以補充之移位，所以可達 率之效果。 對應於依據補充控制装置 體，所以可達成所謂可降 診斷控制裝置為執行可同 測試之控制。因此，因為 複數記憶體，所以可達成 第二測試裝置為測試第一 成所謂可使依據第一測試 之效果。 倍頻裝置為將依據第一測 倍頻至既定之頻率，而第 523754 五 '發明說明（27) 一測試裝置為使用倍頻裝置所倍頻出之時脈信號來執行實 動作及/或快逮動作邊際之測試，所以可達成所謂可隹 一步執行詳細之測試之效桌。 ^ 若依據其次之發明，則因為補充控制信號產 基於第一測試裝置之測試結果來自動產生補充幹二^為 所以可達成在半導體積體電路内部來自動產夺〇 j、唬， 號之效果。 —補充控制信 若依據其次之發明，則因為對 ;予以共通設置第一測試裝置，所以可達成所;類之記憶 路面積之增大之效果。 逆风所謂可防止電 若依據其次之發明，貝I!因為將 配置於前述複數記憶體上，所卫制衣置予以分散 體間之歪曲率，而i，可容易執謂可降低各記憶 提尚之設計、及比測試用之信泸二冋圯憶體存取速率 信號之延遲之設計之效果。a 〃、、良先而降低實動作用之 若依據其次之發明， ^己憶體使用電路。因此，因為憶體予以配置在近 ^生時序偏差於尚有餘裕之方向' 美記憶體之場合時也 換：ί同樣之時序而；使Γί可達成所謂以置換 付以正常之效果。 使+導體積體電路之功能 若依據其次之發明， 、 分割配置之每一記柃獅、因為將補充用~此 “割：置於複數記憶體群之ϊί所謂於將複數記憶 木執仃記憶體修補之效果。群之，’在各記憶體群
2111-3541- 齅早、、 體群，所以可、t a用5己饫體設置於所 523754
五、發明說明（28) 右依據其次之發明，則因 憶體群共有之補充用記憶體， 面積之增大之效果。 為設置以分割配置之複數 所以可達成所謂可防止電略 若依據具
2111-3541-??. 第31 1 數記憶體之不良檢測；及在 一測試工程所測試結果之補 使對應檢測出不良之記情、體 因為即使任何記憶體為不良 體而正常地功能，所以可達 右依據其次之發明，則 檢測出不良之記憶體之次段 體，來執行使檢測出不良之 可達成所謂可降低各記憶體 若依據其次之發明，則 使複數記憶體之自己診斷得 同時測試半導體積體電路自 謂可容易且迅速地執行測試 右依據其次之發明，則 一測試裝置之不良檢測，所 武裝置之測試測試信賴性得 若依據其次之發明，則 用之時脈信號予以倍頻至既 或快速動作邊際之測試，所 詳細之測試之效果。 補充控制工程以基於根據由备 充控制信號’在複數記憶趲 來補充補充用記憶體。因此，' 而可以做為半導體積體電略务 成所謂可使良率提高之效果: 因為在補充控制工程以關柃 至補充用記憶體為止之記憶" ，憶體得以補充之移位，所e 〶之歪曲率之效果。 』 在第一測試工程以執行可 以測試之柃生,ϊ 门， 心匕制。因此，因為 身複數記憶體，所以可達成坪 口為在第二測試工程以測試第 以可，成所謂可使依據第一浪 以提高之致果。 ^為在第〜測試工程以將測奮 尺之頻率 以可達成;而執行實動作及/ 及所謂可更進一步執才
523754 五、發明說明（29)
依據其次之欲 a、， 之發明的 其程式， 之發明的 +…/ 發明，則用以記錄可使有關丽述 方法仔以執行於卞 _ ^ n L 二、电腦之程式，而成為電腦可讀取 + 1冬心战所謂可藉ώ電腦來實現有關前述 方法之動作之致果。 【圖式簡單說明】 圖1係顯示有關該發明之實施形態一之半導體 路之構成之圖。 肢包 圖2係顯示在有關實施形態一之測試/修補·控制· 邏輯中之掃描•控制在動作之場合時之半導體積體電路之 構成之圖。 圖3係顯示在有關實施形態一之測試/修補·控制· 邏輯中之ΒIST方塊在動作之場合時之半導體積體電路之構 成之圖。 圖4係顯示有關實施形態一之掃描•控制之動作流程 之流程圖。 圖5係顯示有關實施形態一之Β I S Τ方塊之動作流程之 流程圖。 圖6係顯示有關實施形態一之測試/修補•控制•邏 輯之動作流程之流程圖。 圖7係顯示於執行以檢測有關該發明之貫施形態二之 BIST方塊之不良之場合時之半導體積體電路之構成之圖。 圖8係顯示有關實施形態二之Β I S T方塊之動作流程之 流程圖。
2111-3541-PF-ptd 第32頁 523754 五、發明說明（30) 圖9係顯示有關該發明之實施形態三之半導體積體電 路之構成之圖。 圖1 0係顯示有關實施形態三之B I ST方塊之動作流程之 流程圖。 圖1 1係顯示有關該發明之實施形態四之半導體積體電 路之構成之圖。 圖1 2係顯示有關實施形態四之修補•碼•暫存器之動 作流程之流程圖。 圖1 3係顯示有關該發明之實施形態五之半導體積體電 路之構成之圖。 圖1 4係顯示有關該發明之實施形態六之半導體積體電 路之構成之圖。 圖1 5係顯示有關該發明之實施形態七之半導體積體電 路之構成之圖。 圖1 6係顯示有關該發明之實施形態八之半導體積體電 路之構成之圖。 圖1 7係顯示有關該發明之實施形態九之半導體積體電 路之構成之圖。 圖1 8係顯示習知之半導體積體電路之構成之圖。 【符號說明】 1 、 90 、 100 、 110 、 120 、 130 、 140 、 150 、 160 半導 體積體電路（LSI) 2、3、9 2 記憶體測試電路（測試/修補*控制•邏
2111-3541-?F-ptd 第33頁 523754
Λ 10 〜12 13 、 13a 20〜23 30 〜32 40 〜43 5 0 〜5 2 60 〜68 70 71 80 81 電路方塊（設計•方塊） 記憶體（RAi)
Ub、13c救濟用記憶體（RAM) 記憶體輸入側選擇器 記憶體輸入側選擇器 ^己fe、體測试電路側輪出緩衝器 電路方塊側緩衝器 端子 掃描·暫存器 選擇器 圖案產生器用計數器（PC計數器） 記憶體測試用輸入圖案/期望值圖案產生 電路（pg〜spram) ^ ^ 讀取致能化號產生電路（E N) 附重置端子正反器（FF ) 85 86 161 91 101 111 〜114 84 修補•碼產生電路（碼產生器） EX — OR電路 OR電路 記憶體測試電路測試用正反器（F F ) PLL電路 修補•碼·暫存器 選擇器組入記憶體 1 2 1、1 4 1、11 5 1配置有測試/修補•控制•邏輯
21 1 1-354 1，.ptd 第34頁 523754
2111-3541-PF-ptd 第35頁

Claims (1)

  1. 523754 _案號89122876_q I年G月11曰 修正本_ 六、申請專利範圍 1. 一種半導體積體電路，其特徵在於包括：f丨bW 複數記憶體，係設定一連串之移位順序； 補充用記憶體，係設定在前述移位順序之最後段； 第一測試裝置，測試前述複數記憶體之不良檢測；及 補充控制裝置，基於根據由前述第一測試裝置所測試 結果之補充控制信號，在前述複數記憶體裏使對應檢測出 不良之記憶體來補充前述補充用記憶體 其中，前述補充控制裝置係關於從前述檢測出不良之 I； 記憶體之次段至前述補充用記憶體為止之記憶體，來執行 ' 使前述檢測出不良之記憶體得以補充之移位。 2. 如申請專利範圍第1項所述之半導體積體電路，其 中，前述各記憶體係對應於依據前述補充控制裝置之移位 川員序而連續地予以配置。 f· 3.如申請專利範圍第1項所述之半導體積體電路，其 j. 中，前述第一測試裝置係包括：自己診斷控制裝置，執行 5' 可同時使前述複數記憶體之自己診斷得以測試之控制。 r 4. 如申請專利範圍第1項所述之半導體積體電路，其 中，更包括：第二測試裝置.，測試前述第一測試裝置之不 良檢測。 5. 如申請專利範圍第1項所述之半導體積體電路，其 中，更包括：倍頻裝置，將依據前述第一測試裝置之測試 用之時脈信號予以倍頻至既定之頻率； 前述第一測試裝置係使用前述倍頻裝置所倍頻出之時 脈信號來執行實動作及/或快速動作邊際之測試。
    2111-3541-PFl.ptc 第36頁 523754 六、申請專利範圍 Afe 89122876
    6.如申請專利範圍第丨項所述之 中’更包括：補充控制信號產生裝/，導體積/、電路’其 裝置之測試結果來自動產生補充控制信J於則迷弟-測試 '如申請專利範圍第丨項所述 °。 裝置係對於洽、+、％机# τ構成，刖述苐一測試 、刚述稷數種類之記憶體予以丘補π w 中，前：：Γ利；圍第1項所述之半導體:二 9· -;重半ΐ : ϊ ΐ :分散配置於前述複數記憶體上。 搜干V篮知體電路之記憶體修補方法， ϋ 其特徵在於包括： 將Ϊ數圮憶體設定一連串之移位順序； ，Ζ述，充用記憶體設定在前述移位順序之最後段； t二測試工程，測試前述複數記憶體之不良檢測；及 社旲U ΐ:f，基於根據由前述第一測試装置所測試 : 彳充控制仏號，在前 數記憶體裏使 不良之記憶體來補充前述補充用記憶體； 應 印愔Ϊ:二Ϊ述：充控制工程係關於從前述檢挪出不良之 ^二、f 1 2至刖述補充用記憶體為止之記憶趙，來執行 使則述松測出不良之記憶體得以補充之移位。 1 0 ·如申請專利範園 -jr i!L ^ ^ ^ 憶體修補方法，置中圍/9項所述體電路之記 ^ ^ ^ ^ ^ 八 在前述第〆測5式轾係執行可同時 使則述複數記憶體之自己診斷得以測試之控制。 憶體^補如方申^專JL利Φ車& _第9項所述之Ϊ導體積冑電路之記 〜" 彳，/、中，包括：第二測試工程，執行判斷是
    2111-3541-PFl.ptc 第37貢 523754 _案號89122876_年月日 修正 _ 六、申請專利範圍 否可正常地執行前述第一測試工程之測試。 1 2.如申請專利範圍第9項所述之半導體積體電路之記 憶體修補方法，其中，在前述第一測試工程中，係將前述 測試用之時脈信號予以倍頻至既定之頻率，來執行實動作 及/或快速動作邊際之測試。 1 3. —種電腦可讀取記憶媒體，記錄在電腦中執行如 申請專利範圍第9、1 0、1 1或1 2項所述之方法的程式。
    2111-3541-PFl.ptc 第38頁
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