KR20100004983A - 시험 장치 - Google Patents

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

메모리 뱅크마다 또한 블록 마다 불량 셀의 수를 기억하는 불량 카운트 메모리와, 메모리 뱅크마다 시험 대상 블록 내에서 검출된 불량 셀의 수를 기억하는 불량 카운트 레지스터와, 각 메모리 뱅크로부터 시험 대상 블록 내의 일부 페이지씩을 순차적으로 독출하는 메모리 독출부와, 메모리 독출부에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지 내의 불량 셀을 검출하는 검출부와, 불량 셀이 검출된 페이지를 포함한 메모리 뱅크에 대응하는 불량 카운트 레지스터의 값을 검출된 불량 셀의 수만큼 증가시키는 불량 카운트부와, 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크에 대응해 불량 카운트 레지스터에 기억된 불량 셀의 수를 불량 카운트 메모리 중에서의 해당 메모리 뱅크의 해당 시험 대상 블록에 대응하는 기억 영역에 기입하는 기입부를 포함하는 시험 장치를 제공한다.
Figure P1020097017761
시험 장치, 메모리 뱅크, 불량 셀, 리페어 처리

Description

시험 장치{TESTER}
본 발명은 시험 장치에 관한 것이다. 특히 본 발명은, 복수의 메모리 뱅크를 가지는 피시험 메모리를 시험하는 시험 장치에 관한 것이다.
근래, 플래시 메모리의 보급이 진행되고 있다. 플래시 메모리 등의 반도체 메모리는 1비트 단위의 데이터를 기억하는 다수의 메모리 셀을 포함한 메모리 셀 어레이를 가진다. 모든 메모리 셀을 양품으로 하는 것은 제조상 곤란한 것이어서 메모리 셀 어레이에는, 일부에 불량의 메모리 셀(불량 셀)이 포함된다. 여기에서, 반도체 메모리는 불량 셀과 치환하는 것을 목적으로 한 여분 메모리 셀(여분 셀)이 미리 설치되어 수율의 향상을 도모할 수 있다.
불량 셀을 여분 셀에 치환하는 처리는 메모리 리페어(또는 리던던시)로 불리며, 반도체 메모리의 시험 과정에서 수행된다. 메모리 리페어에서, 우선, 시험 장치는, 불량 셀이 메모리 셀 어레이 중의 어디에 포함되어 있는지를 검출한다. 다음으로, 시험 장치는 검출한 불량 셀을 어떻게 여분 셀과 치환할지를 정하는 구제해를 산출한다. 그리고, 시험 장치는, 산출한 구제해를 반도체 메모리에 피드백한다.
또한, 복수의 메모리 셀 어레이를 가지는 복수 뱅크 형태의 플래시 메모리가 알려져 있다. 복수 뱅크 형태의 플래시 메모리는 각각의 메모리 셀 어레이에 대응 한 복수의 입출력 버퍼를 가지며, 복수의 메모리 셀 어레이에 대해서 병행하여 독출 또는 기입이 가능해지고 있다. 따라서, 복수 뱅크 형태의 플래시 메모리는 복수 뱅크 분의 데이터(즉, 복수 페이지 분의 데이터)를 병행해 기입 및 독출을 할 수 있다. 즉, 복수 뱅크 형태의 플래시 메모리는 데이터 전송량을 크게 할 수 있으므로 독출 및 기입를 고속화할 수가 있다.
[발명이 해결하려자 하는 과제]
그렇지만, 시험 장치는 복수 뱅크 형태의 플래시 메모리의 시험에 있어서, 복수 뱅크 형태의 이점인 복수 페이지 분의 병렬 독출 및 기입을 이용하면서 뱅크 마다 그리고 블록마다 고속으로 불량 셀의 수를 검출하는 것은 곤란했다.
여기기서, 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립 항에 기재의 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 의하면, 복수의 메모리 뱅크를 가지는 피시험 메모리를 시험하는 시험 장치에 있어서, 메모리 뱅크마다 그리고 블록마다 불량 셀의 수를 기억하는 불량 카운트 메모리와, 메모리 뱅크마다 시험 대상 블록 내에서 검출된 불량 셀의 수를 기억하는 불량 카운트 레지스터와, 각 메모리 뱅크로부터 시험 대상 블록 내의 일부 페이지씩을 순차적으로 독출하는 메모리 독출부와, 메모리 독출부에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지내의 불량 셀을 검출하는 검출부와, 불량 셀이 검출된 페이지를 포함한 메모리 뱅크에 대응하는 불량 카운트 레지스터의 값을 검출된 불량 셀의 수만큼 증가시키는 불량 카운트부와, 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크에 대응해 불량 카운트 레지스터에 기억된 불량 셀의 수를 불량 카운트 메모리 중에서의 해당 메모리 뱅크의 해당 시험 대상 블록에 대응하는 기억 영역에 기입하는 기입부를 포함하는 시험 장치를 제공한다.
본 발명의 제2 형태에 의하면, 복수의 메모리 뱅크를 가지는 피시험 메모리를 시험하는 시험 장치에 있어서, 메모리 뱅크마다 그리고 블록마다, 불량 셀의 수를 기억하는 불량 카운트 메모리와, 각 메모리 뱅크로부터 일부 페이지씩을 순차적으로 독출하는 메모리 독출부와, 메모리 독출부에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지내의 불량 셀을 검출하는 검출부와, 페이지마다 순차적으로 검출된 불량 셀의 수를 계수하는 불량 카운트부와, 페이지마다 순차적으로 해당 페이지에 대응하는 메모리 뱅크 및 블록에 대해서 불량 카운트 메모리에 기억된 불량 셀의 수를 불량 카운트부에 의해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신하는 갱신부를 포함하는 시험 장치를 제공한다.
더하여, 상기의 발명의 개요는 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 실시 형태와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)과 함께 도시한다.
도 2는 피시험 메모리(500)의 구성의 일례를 나타낸다.
도 3은 피시험 메모리(500)의 메모리 뱅크(502)의 논리 구성의 일례 및 패턴 발생기(18)의 논리 구성을 나타낸다.
도 4는 본 발명의 실시 형태와 관련되는 시험 장치(10)의 독출 시험의 동작 플로우를 나타낸다.
도 5는 도 4에 나타낸 플로우를 실행했을 경우에 있어서의 본 실시 형태와 관련되는 시험 장치(10)의 데이터 독출 순서를 나타낸다.
도 6은 본 발명의 실시 형태의 제1 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)과 함께 도시한다.
도 7은 피시험 메모리(500)의 메모리 뱅크(502)의 논리 구성의 일례 및 제1 변형예와 관련되는 패턴 발생기(18)의 논리 구성을 나타낸다.
도 8은 본 발명의 실시 형태의 제2 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)과 함께 도시한다.
도 9는 본 발명의 실시 형태의 제3 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)과 함께 도시한다.
[부호의 설명]
10 시험 장치
12 불량 카운트 메모리
14 메모리 독출부
16 불량 셀 수 검출 회로
18 패턴 발생기
20 불량 카운트 레지스터
22 검출부
24 불량 카운트부
28 기입부
30 불량 셀 레지스터
32 비교기
34 비트 가산기
36 멀티플렉서
38 증가부
48 어드레스 변환부
50 실렉터
60 갱신부
64 갱신 처리부
500 피시험 메모리
502 메모리 뱅크
512 IO 단자
514 제어 단자
516 RY/BY 단자
522 스테이터스 레지스터
524 어드레스 레지스터
526 커맨드 레지스터
528 입출력 컨트롤 회로
530 동작 로직 컨트롤러
532 제어 회로
540 메모리 셀 어레이
542 칼럼 어드레스 디코더
544 로우 어드레스 디코더
546 데이터 레지스터
548 증폭기
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 포함되는 발명을 한정하는 것이 아니고, 또한 실시 형태 중에 설명되는 특징의 조합 모두가 발명의 해결 수단에 필수적인 것으로는 한정되지 않는다.
도 1은 본 실시 형태와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)와 함께 도시한다. 시험 장치(10)는 복수의 메모리 뱅크(502)를 가지는 피시험 메모리(500)를 시험한다. 피시험 메모리(500)는, 일례로서, 복수의 메모리 뱅크(502)를 가지는, 예를 들어, NAND 형의 플래시 메모리이어도 된다. 더욱 상세하게는, 시험 장치(10)는 피시험 메모리(500)에 포함되는 불량 셀의 수를 메모리 뱅크(502)마다 그리고 블록마다 검출한다. 검출된 블록마다의 불량 셀의 수는, 일례로서, 각 메모리 뱅크(502)에 대한 메모리 리페어를 위한 구제해의 산출 처리에 이용된다.
시험 장치(10)는 불량 카운트 메모리(12)와, 메모리 독출부(14)와, 불량 셀 수 검출 회로(16)와, 패턴 발생기(18)를 구비한다. 불량 카운트 메모리(12)는 메모리 뱅크(502)마다 또한 블록마다 피시험 메모리(500)에 포함되는 불량 셀의 수를 기억한다.
메모리 독출부(14)는 각 메모리 뱅크(502)로부터 시험 대상 블록 내의 일부 페이지씩을 순차적으로 독출한다. 메모리 독출부(14)는, 일례로서, 각 메모리 뱅크(502)의 시험 대상 블록 내에 기억된 데이터를 1 페이지씩 순차적으로 독출하여도 된다. 패턴 발생기(18)는 메모리 독출부(14)에 의해 독출된 데이터의 기대값, 피시험 메모리(500) 내의 시험 대상 블록의 어드레스 및 불량 셀 수 검출 회로(16)에 대한 제어 신호를 출력한다.
불량 셀 수 검출 회로(16)는 메모리 독출부(14)에 의해 독출된 시험 대상 블록의 데이터에 기초하여 해당 시험 대상 블록 내에 포함되는 불량 셀의 수를 검출하고 검출 결과를 불량 카운트 메모리(12)에 기입한다. 불량 셀 수 검출 회로(16)는 불량 카운트 레지스터(20)와, 검출부(22)와, 불량 카운트부(24)와, 기입부(28)를 가진다.
불량 카운트 레지스터(20)는 메모리 뱅크(502)마다 시험 대상 블록 내에서 검출된 불량 셀의 수를 기억한다. 불량 카운트 레지스터(20)는, 일례로서, 복수의 메모리 뱅크(502)에 일대일로 대응하는 복수의 불량 셀 레지스터(30)를 포함해도 된다. 복수의 불량 셀 레지스터(30)는 대응하는 메모리 뱅크(502) 내의 시험 대상 블록으로 검출된 불량 셀의 수를 기억한다. 복수의 불량 셀 레지스터(30)는, 예를 들어, 패턴 발생기(18)로부터의 제어 신호 등에 기초하여 시험 대상 블록 내의 불량 셀의 검출에 앞서(예를 들어, 시험 대상 블록의 1번째의 페이지의 독출 전에), 기억하는 불량 셀의 수를 초기값(예를 들어, 0)으로 리셋트해도 된다.
검출부(22)는 메모리 독출부(14)에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지 내의 불량 셀을 검출한다. 검출부(22)는, 일례로서, 비교기(32)와 비트 가산기(34)를 포함해도 된다. 비교기(32)는 메모리 독출부(14)에 의해 각 페이지로부터 독출된 독출 데이터와 패턴 발생기(18)에 의해 발생된 기대값을 비트 단위로 비교 한다. 비트 가산기(34)는 독출 데이터와 기대값이 일치하지 않았던 비트(즉, 불량의 비트)를 IO 방향으로 가산한다. 그리고, 비트 가산기(34)는 가산 결과를 해당 페이지 내의 불량 셀의 수로서 출력한다.
불량 카운트부(24)는 불량 셀이 검출된 페이지를 포함한 메모리 뱅크(502)에 대응하는 불량 카운트 레지스터(20)의 값을 검출된 불량 셀의 수만큼 증가시킨다. 불량 카운트부(24)는, 일례로서, 멀티플렉서(36)와 복수의 메모리 뱅크(502)에 일대일로 대응한 복수의 증가부(38)을 포함해도 된다. 멀티플렉서(36)는, 예를 들 어, 패턴 발생기(18)로부터의 제어 신호 등에 기초하여 불량 셀이 검출된 페이지를 포함한 메모리 뱅크(502)에 대응하는 증가부(38)을 선택한다. 그리고, 멀티플렉서(36)는 검출부(22)에 의한 페이지 내의 불량 셀의 검출 결과를 선택한 증가부(38)에 출력한다. 멀티플렉서(36)에 의해 선택된 증가부(38)는 대응하는 불량 셀 레지스터(30)에 기억된 값을 검출부(22)에 의해 검출된 해당 페이지 내의 불량 셀의 수만큼 증가시킨다.
기입부(28)는 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크(502)에 대응해 불량 카운트 레지스터(20)에 기억된 불량 셀의 수를 불량 카운트 메모리(12) 중에서의 해당 메모리 뱅크(502)의 해당 시험 대상 블록에 대응하는 기억 영역에 기입한다. 기입부(28)는, 일례로서, 어드레스 변환부(48)와 실렉터(50)를 포함해도 된다.
어드레스 변환부(48)는 불량 카운트 메모리(12) 중에서의 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크(502)의 해당 시험 대상 블록에 대응 하는 기억영역을 지정하는 어드레스를 출력한다. 어드레스 변환부(48)는, 일례로서, 패턴 발생기(18)에 의해 출력된 피시험 메모리(500) 중의 시험 대상 블록의 어드레스를 불량 카운트 메모리(12) 중에서의 대응하는 어드레스로 변환해도 된다. 실렉터(50)는 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크(502)에 대응하는 불량 셀 레지스터(30)을 선택한다. 그리고, 실렉터(50)는 선택한 불량 셀 레지스터(30)에 기억된 불량 셀의 수를, 어드레스 변환부(48)에 의해 지정된 불량 카운트 메모리(12) 중에서의 기억 영역에 기입한다.
도 2는 피시험 메모리(500)의 구성의 일례를 나타낸다. 피시험 메모리(500)는, 일례로서, 복수의 메모리 뱅크(502)와, 스테이터스 레지스터(522)와, 어드레스 레지스터(524)와, 커맨드 레지스터(526)와, 입출력 컨트롤 회로(528)와, 동작 로직 컨트롤러(530)와, 제어 회로(532)를 구비한다.
복수의 메모리 뱅크(502)의 각각은 메모리 셀 어레이(540)와, 칼럼 어드레스 디코더(542)와, 로우 어드레스 디코더(544)와, 데이터 레지스터(546)와, 증폭기(548)를 가진다. 메모리 셀 어레이(540)는 데이터를 1비트 단위로 기억하는 메모리 셀의 집합이다. 칼럼 어드레스 디코더(542)는 어드레스 레지스터(524)에 격납된 어드레스에 기초하여 메모리 셀 어레이(540)의 칼럼 방향의 어드레스를 지정 한다. 로우 어드레스 디코더(544)는 어드레스 레지스터(524)에 격납된 어드레스에 기초하여 메모리 셀 어레이(540)의 로우 방향의 어드레스를 지정한다. 데이터 레지스터(546)는 메모리 셀 어레이(540)에 대해서 기입해야 할 기입 데이터 및 메모리 셀 어레이(540)로부터 독출된 독출 데이터를 IO 단자(512)에 의한 입출력 데이터 단위(예를 들어, 8비트)로 일시적으로 격납한다.
증폭기(548)는 기입 명령이 주어졌을 경우, 데이터 레지스터(546)에 격납된 기입 데이터를 메모리 셀 어레이(540) 내의 칼럼 어드레스 디코더(542) 및 로우 어드레스 디코더(544)에 의해 지정된 메모리 셀에 기입한다. 또한, 증폭기(548)는 독출 명령이 주어졌을 경우, 메모리 셀 어레이(540) 내의 칼럼 어드레스 디코더(542) 및 로우 어드레스 디코더(544)에 의해 지정된 메모리 셀로부터 데이터를 독출하여, 독출 데이터로서 데이터 레지스터(546)에 격납한다.
스테이터스 레지스터(522)는 해당 피시험 메모리(500)의 동작 상태를 나타내는 스테이터스 정보를 격납한다. 어드레스 레지스터(524)는 기입 데이터의 기입처를 나타내는 어드레스 및 독출 데이터의 독출원을 나타내는 어드레스를 격납한다. 커맨드 레지스터(526)는 해당피시험 메모리(500)에 대한 동작을 지시하는 동작 커맨드를 격납한다.
입출력 컨트롤 회로(528)는 기입시에 IO 단자(512)를 통해서 외부로부터 입력한 기입 데이터를 메모리 뱅크(502)의 데이터 레지스터(546)에 격납한다. 입출력 컨트롤 회로(528)는 독출시에 메모리 뱅크(502)의 데이터 레지스터(546)로부터 독출된 독출 데이터를 IO 단자(512)를 통해서 외부에 출력한다. 입출력 컨트롤 회로(528)는 IO 단자(512)를 통해서 외부로부터 입력한 어드레스를 어드레스 레지스터(524)에 격납한다. 입출력 컨트롤 회로(528)는 IO 단자(512)를 통해서 외부로부터 입력한 동작 커맨드를 커맨드 레지스터(526)에 격납한다. 입출력 컨트롤 회로(528)는 스테이터스 레지스터(522)에 격납된 스테이터스를 IO 단자(512)를 통해서 외부에 출력한다.
동작 로직 컨트롤러(530)는 제어 단자(514)를 통해서 외부로부터 입력한 각 제어 커맨드를 입출력 컨트롤 회로(528) 및 제어 회로(532)에 공급한다. 제어 회로(532)는 동작 커맨드 및 제어 커맨드에 따라 기입 명령 및 독출 명령 등을 출력함으로써 복수의 메모리 뱅크(502)의 각각의 동작을 제어한다. 또한, 제어 회로(532)는 해당 피시험 메모리(500)가 레디(ready) 상태 또는 비지(busy) 상태를 나타내는 RY/BY 신호를, RY/BY 단자(516)를 통해서 외부에 출력한다.
이상과 같은 피시험 메모리(500)는 독출시에 리드 커맨드 및 어드레스가 외부로부터 IO 단자(512)를 통해서 주어진다. 그리고, 피시험 메모리(500)는 주어진 어드레스에 기억하고 있는 데이터를 페이지 단위로 IO 단자(512)를 통해서 외부에 출력한다. 더하여, 동일한 메모리 뱅크(502) 내의 2개의 페이지에 기록된 데이터를 독출해야 할 리드 커맨드가 주어졌을 경우, 피시험 메모리(500)는 앞의 페이지의 데이터를 출력하고 소정의 독출 마진 시간(예를 들어, 25μ초 정도)을 경과한 후에 다음 페이지의 데이터를 출력한다. 그러나, 피시험 메모리(500)는 다른 메모리 뱅크(502) 내의 2개의 페이지에 기록된 데이터를 독출해야 할 리드 커맨드가 주어졌을 경우, 피시험 메모리(500)는 앞의 페이지의 데이터를 출력하고 소정의 독출 마진 기간을 경과하기 전에 다음 페이지의 데이터를 출력할 수 있다.
또한, 피시험 메모리(500)는 기입시에 라이트 커맨드, 기입 데이터 및 어드레스가 외부로부터 IO 단자(512)를 통해서 주어진다. 그리고, 피시험 메모리(500)는 주어진 어드레스에 대해서 페이지 단위로 기입 데이터를 기입한다. 더하여, 동일한 메모리 뱅크(502)내의 2개의 페이지에 대해서 데이터를 기입해야 할 라이트 커맨드가 주어졌을 경우, 피시험 메모리(500)는 앞의 페이지의 데이터를 입력 해 소정의 기입 마진 기간(예를 들어, 100μ초 정도)을 경과한 후에 다음 페이지의 데이터를 입력한다. 그러나, 피시험 메모리(500)는 다른 메모리 뱅크(502)의 2개의 페이지에 대해서 데이터를 기입해야 할 라이트 커맨드가 주어졌을 경우, 피시험 메모리(500)는 앞의 페이지의 데이터를 입력하고 소정의 기입 마진 기간(예를 들어, 100μ초 정도)을 경과하기 전에, 다음의 페이지의 데이터를 입력할 수 있다.
도 3은 피시험 메모리(500)의 메모리 뱅크(502)의 논리 구성 및 패턴 발생기(18)의 논리 구성의 일례를 나타낸다. 피시험 메모리(500)가 가지는 복수의 메모리 뱅크(502)의 각각은 복수의 페이지를 가지는 복수의 블록을 구비한다.
복수의 블록의 각각은 고유의 블록 번호가 부여될 수 있다. 메모리 뱅크(502)는, 일례로서, 블록 0 ~ 블록 2047의 블록 번호가 부여된 2048개의 블록을 구비하여도 된다. 더하여, 복수의 메모리 뱅크(502)는 동일한 블록 번호가 부여된 복수의 블록을 구비하여도 되고 서로 다른 블록 번호가 부여된 복수의 블록을 구비하여도 된다. 예를 들어, 제1 메모리 뱅크(502-1)는 짝수의 블록 번호가 부여된 복수의 블록을 구비하고, 제2 메모리 뱅크(502-2)는 홀수의 블록 번호가 부여된 복수의 블록을 구비하여도 된다.
페이지는 데이터의 기입 및 독출 단위이다. 복수의 페이지의 각각은 블록 내에서의 위치를 나타내는 페이지 번호가 부여될 수 있다. 복수의 블록의 각각은, 일례로서, 페이지 0 ~ 페이지 63을 부여할 수 있는 64개의 페이지를 가져도 된다.
또한, 페이지는 각각이 복수의 칼럼을 포함한다. 페이지 내에서의 칼럼 수는 모든 페이지에 동일하다. 복수의 칼럼은 각각을 특정하는 칼럼 번호를 부여할 수 있다. 칼럼 번호는 모든 블록의 모든 페이지에 걸쳐 공통된다. 복수의 페이지의 각각은, 일례로서, 칼럼 0 ~ 칼럼 2047을 부여할 수 있는 2048개의 칼럼을 포함해도 된다.
하나의 페이지 내의 하나의 칼럼은 소정 수 비트의 기억 셀을 포함한다. 하나의 칼럼에 포함되는 복수의 기억 셀은 복수의 IO 단자(512)의 각각에 일대일로 대응한다. 하나의 페이지 내의 하나의 칼럼은, 일례로서, 8개의 기억 셀을 포함해도 된다.
더욱이 피시험 메모리(500)의 메모리 뱅크(502)는 복수의 리페어용 블록과 복수의 리페어용 칼럼을 구비한다. 리페어용 블록은 불량 셀을 포함한 블록에 대신해 이용된다. 리페어용 블록은 블록과 실질적으로 동일한 구성으로 이루어져 있어 메모리 리페어에 의해 임의의 하나의 블록과 치환될 수 있다.
리페어용 칼럼은 불량 셀을 포함한 칼럼에 대신해 이용된다. 리페어용 칼럼은 모든 블록의 모든 페이지에 대해 동일 위치의 칼럼에 대응 하는 메모리 셀을 포함한 구성으로 이루어지고 있다. 리페어용 칼럼은 메모리 리페어에 의해 모든 블록의 모든 페이지에 대해 동일 위치의 하나의 칼럼과 일괄해 치환될 수 있다.
불량 카운트 메모리(12)는 피시험 메모리(500)가 가지는 복수의 메모리 뱅크(502)마다 그리고 복수의 블록마다 분할된 복수의 기억 영역이 설치되고 있다. 불량 카운트 메모리(12)의 복수의 기억 영역의 각각은 대응하는 메모리 뱅크(502)의 대응하는 블록에 포함되는 불량 셀의 수를 격납한다. 따라서, 해당 시험 장치(10)가 피시험 메모리(500)의 모든 블록에 대해서 시험이 완료했을 경우, 불량 카운트 메모리(12)는 복수의 메모리 뱅크(502)마다 그리고 블록마다 그리고 불량 셀의 수를 기억한다.
도 4는 본 실시 형태와 관련되는 시험 장치(10)의 독출 시험의 동작 플로우를 나타낸다. 우선, 시험 장치(10)는 복수의 메모리 뱅크(502)의 각각에서 블록을 순차적으로 1개씩 선택한다. 시험 장치(10)는 복수의 메모리 뱅크(502)의 각각에 서 선택한 블록을 시험 대상 블록으로서 이하의 단계 S1002로부터 단계 S1010의 처리를 실행한다(S1001, S1011). 다음으로, 불량 카운트 레지스터(20)는 메모리 뱅크(502)마다 기억하고 있는 불량 셀의 수의 각각을 초기값(예를 들어, 0)으로 리셋트 한다(S1002).
다음으로, 시험 장치(10)는 시험 대상 블록 내의 페이지를 1개씩 순차적으로 선택하고 선택한 페이지에 대해 이하의 단계 S1004로부터 단계 S1008의 처리를 실행한다(S1003, S1009). 시험 장치(10)는, 일례로서, 시험 대상 블록 내의 페이지 0으로부터 오름차순으로 1씩 페이지를 선택해도 된다.
다음으로, 시험 장치(10)는 메모리 뱅크(502)를 1개씩 순차적으로 선택하고, 선택한 메모리 뱅크(502)에 대해 이하의 단계 S1005 및 단계 S1007의 처리를 실행한다(S1004, S1008). 처음에는, 메모리 독출부(14)는 선택된 메모리 뱅크(502)에서의 단계 S1001에서 선택된 시험 대상 블록 내의 단계 S1003에서 선택된 페이지에 기입되어 있는 데이터를 독출한다(S1005). 계속하여, 검출부(22)는 단계 S1005에서 독출한 데이터와 기대값을 비교하고, 비교 결과에 기초하여 해당 페이지 내의 불량 셀을 검출한다(S1006). 계속하여, 불량 카운트부(24)는 불량 카운트 레지스터(20) 내에서의 선택된 메모리 뱅크(502)에 대한 기억 영역의 값을 검출부(22)가 검출한 불량 셀의 수만큼 증가 시킨다(S1007). 시험 장치(10)는 모든 메모리 뱅크(502)에 대하여 단계 S1005로부터 단계 S1007의 처리의 실행을 마친 경우, 처리를 단계 S1009로 이동시킨다(S1008).
시험 장치(10)는 각 메모리 뱅크(502)의 시험 대상 블록 내의 모든 페이지에 대해, 단계 S1004로부터 단계 S1008의 처리의 실행을 마쳤을 경우, 처리를 단계 S1010으로 이동시킨다. 다음으로, 기입부(28)는 불량 카운트 레지스터(20)에 기억 된 복수의 메모리 뱅크(502)의 불량 셀의 수의 각각을 불량 카운트 메모리(12) 중에서의 대응하는 메모리 뱅크(502)의 시험 대상 블록에 대응하는 기억 영역에 기입한다(S1010). 그리고, 시험 장치(10)는 모든 블록에 대하여 이상의 단계 S1002로부터 단계 S1010까지의 처리의 실행을 마치면, 해당 독출 시험을 종료한다(S1011).
도 5는 도 4에 나타낸 플로우를 실행했을 경우에서의 본 실시 형태와 관련되는 시험 장치(10)의 데이터 독출 순서를 나타낸다. 도 4에 나타낸 플로우에 의해 데이터를 독출함으로써 시험 장치(10)는 페이지마다 메모리 뱅크(502)를 바꾸어 데이터를 독출할 수 있다. 예를 들어, 피시험 메모리(500)가 제1 메모리 뱅크(502-1) 및 제2 메모리 뱅크(502-2)를 가지는 경우, 시험 장치(10)는 제1 메모리 뱅크(502-1)의 페이지 0 → 제2 메모리 뱅크(502-2)의 페이지 0 → 제1 메모리 뱅크(502-1)의 페이지 1 → 제2 메모리 뱅크(502-2)의 페이지 1 → … → 제1 메모리 뱅크(502-1)의 페이지 63 → 제2 메모리 뱅크(502-2)의 페이지 63 이라는 순서로 피시험 메모리(500)로부터 데이터를 독출할 수 있다. 이에 의해, 시험 장치(10)에 의하면 복수의 메모리 뱅크(502)로부터 병행해 데이터를 독출할 수 있으므로 불량 셀의 검출 기간을 짧게 할 수가 있다.
더욱이, 시험 장치(10)는 메모리 뱅크(502)마다 시험 대상 블록 내에서 검출된 불량 셀의 수를 기억하는 불량 카운트 레지스터(20)을 구비한다. 예를 들어, 불량 카운트 레지스터(20)는 제1 메모리 뱅크(502-1)에 대응하는 제1 불량 셀 레지 스터(30-1)와 제2 메모리 뱅크(502-2)에 대응하는 제2 불량 셀 레지스터(30-2)를 포함한다. 이에 의해, 시험 장치(10)에 의하면 복수의 메모리 뱅크(502)로부터 병행해 데이터를 독출하여도 복수의 메모리 뱅크(502)로부터 검출된 불량 셀을 별개에 기억할 수 있다. 이상과 같이 시험 장치(10)에 의하면, 복수 뱅크 형태의 피시험 메모리(500)로부터 뱅크마다 그리고 블록마다 고속으로 불량 셀의 수를 검출할 수 있다.
더하여, 시험 장치(10)는 페이지마다 메모리 뱅크(502)를 바꾸어 데이터를 독출하는 것에 대신해, 일부의 페이지마다(복수 페이지마다)에 메모리 뱅크(502)를 바꾸어 데이터를 독출하여도 된다. 무엇보다도, 피시험 메모리(500)가 플래시 메모리인 경우, 시험 장치(10)는 1 페이지마다 메모리 뱅크(502)를 바꾸어 데이터를 독출함으로써 검출 기간을 더욱 짧게 할 수 있다.
도 6은 본 실시 형태의 제1 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)와 함께 도시한다. 도 7은 피시험 메모리(500)의 메모리 뱅크(502)의 논리 구성의 일례 및 제1 변형예와 관련되는 패턴 발생기(18)의 논리 구성을 나타낸다. 본 변형예와 관련되는 시험 장치(10)는 도 1에 나타낸 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예와 관련되는 불량 카운트 메모리(12)는, 도 7에 도시된 바와 같이, 메모리 뱅크(502)에서의 IO 단자(512)마다, 메모리 뱅크(502)마다 또한 블록마다 불량 셀의 수를 기억한다. 또한, 본 변형예와 관련되는 시험 장치(10)는, 도 6에 도시된 바와 같이, 1개의 불량 셀 수 검출 회로(16)에 대신해, 각각이 피시험 메모리(500)의 IO 단자(512)에 대응한 복수의 불량 셀 수 검출 회로(16)를 구비한다. 시험 장치(10)는, 일례로서, 제1 불량 셀 수 검출 회로(16-1) ~ 제8 불량 셀 수 검출 회로(16-8)를 구비하여도 된다.
복수의 불량 셀 수 검출 회로(16)의 각각이 가지는 검출부(22)는 메모리 독출부(14)가 피시험 메모리(500)으로부터 독출한 데이터 가운데 대응하는 IO 단자(512)로부터 출력된 1비트 분의 데이터를 입력한다. 검출부(22)는 대응하는 IO 단자(512)로부터 출력된 1비트 분의 데이터와 대응하는 IO 단자(512)로부터 출력 되어야 하는 기대값을 비교한다. 그리고, 검출부(22)는 비교 결과에 기초하여 각 페이지 내의 불량 셀을 검출한다.
또한, 복수의 불량 셀 수 검출 회로(16)의 각각이 가지는 기입부(28)는 시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크(502)에 대응해 불량 카운트 레지스터(20)에 기억된 불량 셀의 수를 불량 카운트 메모리(12) 중에서의 소정의 기억 영역에 기입한다. 이 경우에, 각 기입부(28)는 대응하는 IO 단자(512)에 대응하는 기억 영역에 그리고 해당 메모리 뱅크(502)의 해당 시험 대상 블록에 대응하는 기억 영역에 기입한다.
이러한 본 변형예와 관련되는 시험 장치(10)에 의하면, 복수의 메모리 뱅크(502)의 각각으로부터 검출된 불량 셀을 IO 단자(512)마다 그리고 블록마다 별개에 검출할 수가 있다. 따라서, 본 변형예와 관련되는 시험 장치(10)에 의해 산출된 블록마다의 불량 셀의 수는, IO 단자마다 리페어용 블록을 가지는 피시험 메모 리(500)에 대한 메모리 리페어에서의 구제해의 산출에 이용할 수가 있다.
도 8은 본 실시 형태의 제2 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)와 함께 도시한다. 본 변형예와 관련되는 시험 장치(10)는 도 1에 나타낸 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예와 관련되는 불량 셀 수 검출 회로(16)는 불량 카운트 레지스터(20) 및 기입부(28)에 대신해 갱신부(60)를 구비한다. 본 변형예와 관련되는 불량 카운트부(24)는 페이지마다 순차적으로 검출부(22)에 의해 검출된 불량 셀의 수를 계수한다.
갱신부(60)는 어드레스 변환부(48)과 갱신 처리부(64)를 포함한다. 갱신 처리부(64)는 페이지마다 순차적으로 해당 페이지에 대응하는 메모리 뱅크(502) 및 블록에 대하서 불량 카운트 메모리(12)에 기억된 불량 셀의 수를 불량 카운트부(24)에 의해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신한다. 이에 의해, 시험 장치(10)에 의하면 불량 카운트 메모리(12) 내에서의 기억 영역을 이용하고 불량 셀의 수를 계수할 수 있다.
더하여, 불량 카운트부(24)는, 일례로서, 불량 셀의 수를 계수하는 대상 페이지에 대응하는 메모리 뱅크(502) 및 블록에 대해서 불량 카운트 메모리(12)에 기억된 불량 셀의 수를 독출하고 독출한 불량 셀의 수를 초기값으로서 불량 셀의 수를 계수해도 된다. 이 경우, 갱신부(60) 내의 갱신 처리부(64)는 대상 페이지에 대해 계수된 불량 셀의 수를 불량 카운트 메모리(12)에 덮어쓴다.
또한, 불량 카운트부(24)는 초기값을 0으로서 대상 페이지의 불량 셀의 수를 계수해도 된다. 이 경우, 갱신부(60)의 갱신 처리부(64)는 대상 페이지에 대응하는 메모리 뱅크(502) 및 블록에 대해서 기억된 불량 셀의 수를 불량 카운트 메모리(12)로부터 독출하고 불량 카운트부(24)에 의해 계수된 불량 셀의 수를 더하여 불량 카운트 메모리(12)에 기입하여 되돌린다.
도 9는 본 실시 형태의 제3 변형예와 관련되는 시험 장치(10)의 구성을 피시험 메모리(500)과 함께 도시한다. 본 변형예와 관련되는 시험 장치(10)은 도 8에 나타낸 동일 부호의 부재와 실질적으로 동일한 구성 및 기능을 채용하므로, 이하 상이점을 제외하고는 설명을 생략한다.
본 변형예와 관련되는 불량 셀 수 검출 회로(16)는 검출부(22)와, 제1 불량 카운트부(24-1)와, 제2 불량 카운트부(24-2)와, 갱신부(60)를 가진다. 제1 불량 카운트부(24-1) 및 제2 불량 카운트부(24-2)는 페이지마다 서로 교대로 검출부(22)에 의해 검출된 불량 셀의 수를 계수한다.
갱신부(60)의 갱신 처리부(64)는 제1 불량 카운트부(24-1)에 의해 이미 불량 셀의 수의 계수를 마친 페이지에 대해, 해당 페이지에 대응하는 메모리 뱅크(502) 및 블록에 대해서 불량 카운트 메모리(12)에 기억된 불량 셀의 수를 제1 불량 카운트부(24-1)에 의해 해당 페이지에 대해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신 하는 갱신 처리를 실시한다. 더욱이, 제2 불량 카운트부(24-2)는 갱신부(60)의 갱신 처리부(64)에 의한 제1 불량 카운트부(24-1)에 의해 계수 된 불량 셀의 수의 갱신 처리와 병행하여 다음 페이지에 대해서 검출된 불량 셀의 수를 계수한다.
또한, 마찬가지로, 갱신부(60)의 갱신 처리부(64)는 제2 불량 카운트부(24-2)에 의해 이미 불량 셀의 수의 계수를 마친 페이지에 대해, 해당 페이지에 대응하는 메모리 뱅크(502) 및 블록에 대해서 불량 카운트 메모리(12)에 기억된 불량 셀의 수를, 제2 불량 카운트부(24-2)에 의해 해당 페이지에 대해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신하는 갱신 처리를 실시한다. 더욱이, 제1 불량 카운트부(24-1)는 갱신부(60)의 갱신 처리부(64)에 의한 제2 불량 카운트부(24-2)에 의해 계수된 불량 셀의 수의 갱신 처리 와 병행하여 다음 페이지에 대해서 검출된 불량 셀의 수를 계수한다.
이러한 본 변형예와 관련되는 불량 셀 수 검출 회로(16)에 의하면, 갱신부(60)에 의한 갱신 처리에 소정 이상의 시간이 비용이나 되는 경우이어도, 피시험 메모리(500)로부터 연속하여 데이터를 독출할 수가 있다. 이에 의해, 본 변형예와 관련되는 시험 장치(10)에 의하면, 복수 뱅크 형태의 피시험 메모리(500)로부터 뱅크마다 그리고 블록마다 고속으로 불량 셀의 수를 검출할 수가 있다.
이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재의 범위에는 한정되지 않는다. 상기 실시의 형태에 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 명백하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이 청구의 범위의 기재로부터 명백하다.

Claims (5)

  1. 복수의 메모리 뱅크를 가지는 피시험 메모리를 시험하는 시험 장치에 있어서,
    메모리 뱅크마다 그리고 블록마다 불량 셀의 수를 기억하는 불량 카운트 메모리;
    메모리 뱅크마다 시험 대상 블록 내에서 검출된 불량 셀의 수를 기억하는 불량 카운트 레지스터;
    각 메모리 뱅크로부터 시험 대상 블록 내의 일부 페이지씩을 순차적으로 독출하는 메모리 독출부;
    상기 메모리 독출부에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지내의 불량 셀을 검출하는 검출부;
    불량 셀이 검출된 페이지를 포함한 메모리 뱅크에 대응하는 상기 불량 카운트 레지스터의 값을 검출된 불량 셀의 수만큼 증가시키는 불량 카운트부; 및
    시험 대상 블록 내의 각 페이지의 불량 검출을 끝낸 메모리 뱅크에 대응해 상기 불량 카운트 레지스터에 기억된 불량 셀의 수를 상기 불량 카운트 메모리 중에서의 해당 메모리 뱅크의 해당 시험 대상 블록에 대응하는 기억 영역에 기입하는 기입부;
    를 포함하는 시험 장치.
  2. 복수의 메모리 뱅크를 가지는 피시험 메모리를 시험하는 시험 장치에 있어서,
    메모리 뱅크마다 그리고 블록마다, 불량 셀의 수를 기억하는 불량 카운트 메모리;
    각 메모리 뱅크로부터 일부 페이지씩을 순차적으로 독출하는 메모리 독출부;
    상기 메모리 독출부에 의해 각 페이지로부터 독출된 데이터를 기대값과 비교한 결과에 기초하여 각 페이지내의 불량 셀을 검출하는 검출부;
    페이지마다 순차적으로 검출된 불량 셀의 수를 계수하는 불량 카운트부; 및
    페이지마다 순차적으로 해당 페이지에 대응하는 메모리 뱅크 및 블록에 대해서 상기 불량 카운트 메모리에 기억된 불량 셀의 수를 상기 불량 카운트부에 의해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신하는 갱신부;
    를 포함하는 시험 장치.
  3. 제2항에 있어서,
    상기 불량 카운트부는, 불량 셀의 수를 계수하는 대상 페이지에 대응하는 메모리 뱅크 및 블록에 대해서 상기 불량 카운트 메모리에 기억된 불량 셀의 수를 독출하여 독출한 불량 셀의 수를 초기값으로서 불량 셀의 수를 계수하고,
    상기 갱신부는, 대상 페이지에 대해 계수된 불량 셀의 수를 상기 불량 카운트 메모리에 덮어쓰는,
    시험 장치.
  4. 제2항에 있어서,
    상기 불량 카운트부는, 초기값을 0으로서 대상 페이지의 불량 셀의 수를 계수하고,
    상기 갱신부는, 대상 페이지에 대응하는 메모리 뱅크 및 블록에 대해서 기억 된 불량 셀의 수를 상기 불량 카운트 메모리로부터 독출하고 상기 불량 카운트부에 의해 계수된 불량 셀의 수를 더하여 상기 불량 카운트 메모리에 기입하여 되돌리는,
    시험 장치.
  5. 제2항에 있어서,
    제1 상기 불량 카운트부 및 제2 상기 불량 카운트부를 포함하고,
    상기 갱신부는, 상기 제1 불량 카운트부에 의해 이미 불량 셀의 수의 계수를 끝낸 페이지에 대해 해당 페이지에 대응하는 메모리 뱅크 및 블록에 대해서 상기 불량 카운트 메모리에 기억된 불량 셀의 수를 상기 제1 불량 카운트부에 의해 해당 페이지에 대해 계수된 불량 셀의 수만큼 증가시킨 값으로 갱신하는 갱신 처리를 실시하고,
    상기 제2 불량 카운트부는, 상기 갱신부에 의한 상기 갱신 처리와 병행하여 다음 페이지에 대해서 검출된 불량 셀의 수를 계수하는,
    시험 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064605B2 (en) 2013-07-08 2015-06-23 SK Hynix Inc. Semiconductor system and method for reparing the same
KR20180093777A (ko) 2017-02-14 2018-08-22 주식회사 투엔 배송 중개서비스를 위한 역경매 기반 배송비 산정 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009063533A1 (ja) * 2007-11-14 2009-05-22 Advantest Corporation 試験装置
KR101312348B1 (ko) * 2009-03-10 2013-09-27 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
TWI401691B (zh) * 2009-03-20 2013-07-11 Phison Electronics Corp 具快閃記憶體測試功能的控制器及其儲存系統與測試方法
JP2013007710A (ja) * 2011-06-27 2013-01-10 Advantest Corp 試験装置および試験方法
CN108121628B (zh) * 2017-12-19 2021-01-05 珠海市君天电子科技有限公司 一种读写速度的测试方法、装置及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0933615A (ja) * 1995-07-19 1997-02-07 Advantest Corp 半導体メモリ試験装置のメモリ不良解析装置
JPH11102598A (ja) * 1997-09-29 1999-04-13 Toshiba Corp メモリ不良救済解析装置
JP2001014890A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 半導体装置および半導体装置のテスト方法
JP4601119B2 (ja) * 2000-05-02 2010-12-22 株式会社アドバンテスト メモリ試験方法・メモリ試験装置
JP2003228997A (ja) * 2002-02-05 2003-08-15 Mitsubishi Electric Corp 半導体記憶装置
JP4119417B2 (ja) 2004-11-15 2008-07-16 株式会社アドバンテスト 試験装置及び試験方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064605B2 (en) 2013-07-08 2015-06-23 SK Hynix Inc. Semiconductor system and method for reparing the same
KR20180093777A (ko) 2017-02-14 2018-08-22 주식회사 투엔 배송 중개서비스를 위한 역경매 기반 배송비 산정 방법

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