CN208240359U - 存储器电路装置 - Google Patents

Abstract

本实用新型提供了一种存储器电路装置。所述存储器电路装置包括：存储单元阵列，包括用于存储数据的存储线和备用存储线；备用解码器控制电路，用于接收检测装置发送的受损存储线地址，并根据所述受损存储线地址开启对应的备用存储线，以使所述备用存储线代替所述受损存储线存储数据；其中，所述受损存储线地址是由检测装置在检测所述存储单元阵列中存储线的工作状态时确定的。本实用新型实施例可以实现：通过备用解码器控制电路可以根据受损存储线地址开启对应的备用存储线，无需通过外部的控制器控制开启备用存储线，这样提高了存储器电路装置的修补效率。

Description

存储器电路装置

技术领域

本实用新型涉及存储器装置，特别涉及一种存储器电路装置。

背景技术

随着电路复杂度的提升，各种形式的存储器装置在制造上无可避免地容易产生不良或受损的存储元件。因此，可以在存储单元阵列中设置检测装置，通过检测装置对存储单元阵列进行检测，当检测出不良或受损的存储元件时，启动备用存储元件来替换受损的存储元件。

如图1所示，为传统技术中的存储器电路装置11及其与检测装置12的连接示意图。其中，检测装置12用于检测存储器电路装置11中是否存在受损存储线。检测过程如下：检测装置12接收对存储器电路装置11进行检测的检测指令，并将该指令存储于图形生成单元121中的控制指令寄存器121a。该测试指令中包含了需要测试的存储单元阵列11的存储地址信息及该地址对应存储的数据。地址寄存器121b存储需要测试的存储地址；数据寄存器存储所述存储地址中应当存储的正确数据。确定单元122接收存储单元阵列11发送的经运算放大器124放大的所述存储地址中实际存储的数据，并将实际存储的数据与数据寄存器121c存储的正确数据相比较。如果确定单元122输出的比较结果显示二者相同，说明该存储地址对应的存储线没有受损。如果输出的比较结果显示二者不一致，则说明该存储地址对应的存储线为受损存储线。确定单元122将该结果经运算放大器125放大后发送至存储单元123。同时，地址寄存器121c 也将该存储地址经运算放大器126放大后发送至存储单元。存储单元123向外部控制器13发送该存储地址对应的存储线损坏的通知，以使得外部控制器13 指定备用存储线来替换受损存储线。然后根据外部控制器13的控制指令，地址寄存器121b将受损存储线的地址发送至存储单元阵列，以使备用存储线根据受损存储线的地址来替换受损存储线，数据寄存器121c受损存储线对应的存储数据经运算放大器126放大后发送至所指定的备用存储线。

但是这种技术方案需要通过将受损情况存储至缓存器中，再通过外部控制器来进行分析，再通过外部控制器的分析结果向存储单元阵列发送控制指令，数据运算和传输过程较多，这样降低了存储器电路装置的修补效率。

实用新型内容

本实用新型提供存储器电路装置，以为解决背景技术中提出的一个或多个技术问题提供一种有益的选择。

作为本实用新型的一个方面，本实用新型实施例提供一种存储器电路装置，包括：

存储单元阵列，包括用于存储数据的存储线和备用存储线；

备用解码器控制电路，用于接收检测装置发送的受损存储线地址，并根据所述受损存储线地址开启对应的备用存储线，以使所述备用存储线代替所述受损存储线存储数据；

其中，所述受损存储线地址是由检测装置在检测所述存储单元阵列中存储线的工作状态时确定的。

结合第一方面，本实用新型实施例在第一方面的第一实施方式中，所述备用解码器控制电路包括：

至少一个备用存储线控制单元，并且每个所述备用存储线控制单元均对应连接一个备用存储线。

结合第一方面的第一实施方式，本实用新型实施例在第一方面的第二实施方式中，所述备用存储线控制单元包括：

寄存单元，用于接收所述检测装置发送的受损存储线的地址，并存储所述受损存储线的地址；

使能单元，用于根据开启信号，向比较单元提供使能信号，以使比较单元根据使能信号进行比较，同时向下一个备用存储线控制单元发送占用信号，以开启下一个备用存储线控制单元；

比较单元，用于接收检测装置发送的待修复受损存储线的地址，将所述待修复受损存储线的地址与所述寄存单元中存储的受损存储线的地址相比较，并且当比较结果为一致时，向对应的所述备用存储线发送开启信号。

结合第一方面的第二实施方式，本实用新型实施例在第一方面的第三实施方式中，所述寄存单元包括：

第一寄存逻辑与电路，具有接收使能信号的第一输入端及接收锁存信号的第二输入端；

寄存选择器，具有接收地址信号的第一输入端及与所述第一寄存逻辑与电路的输出端连接的第二输入端；

第一寄存反相器，包括与所述寄存选择器的输出端连接的输入端；

第一寄存场效应管和第二寄存场效应管，所述第一寄存场效应管的栅极和所述第二寄存场效应管的栅极均连接到所述第一寄存反相器的输出端连接第一寄存场效应管的栅极，所述第一寄存场效应管的源极接收一高电平信号，所述第一寄存场效应管的漏极与所述第二寄存场效应管的漏极连接，所述第二寄存场效应管的源极接地，所述第二寄存场效应管的漏极连接所述第二寄存逻辑与电路的第一输入端；

第二寄存逻辑与电路，所述第二寄存逻辑与电路的第二输入端接收重置信号，所述第二寄存逻辑与电路的输出端连接所述寄存选择器的第三输入端；

第二寄存反相器和第三寄存反相器，所述第二寄存反相器和第三寄存反相器串联连接，所述第二寄存反相器的输入端连接所述第二寄存逻辑与电路的输出端，所述第三寄存反相器的输出端形成为所述寄存单元的输出端，

其中，所述第一寄存场效应管包括P型场效应管，所述第二寄存场效应管包括N型场效应管。

结合第一方面的第二实施方式，本实用新型实施例在第一方面的第四实施方式中，所述使能单元包括：

第一使能选择器，所述第一使能选择器的第一输入端接收锁存信号，第二输入端接收使能信号，输出端连接第一使能反相器的输入端；

第一使能反相器，具有与所述第一使能场效应管和所述第二使能场效应管的栅极连接的输出端；

第一使能场效应管和第二使能场效应管，所述第一使能场效应管和所述第二使能场效应管的栅极均连接到所述第一使能反相器的输出端，所述第一使能场效应管的源极接收一高电平信号，所述第一使能场效应管的漏极连接所述第二使能场效应管的源极，所述第二使能场效应管的漏极接地；

使能逻辑与电路，所述使能逻辑与电路的第一输入端与所述第一使能场效应管的漏极相连接，所述使能逻辑与电路的第二输入端接收重置信号，所述使能逻辑与电路的输出端连接所述第一使能选择器的第三输入端；

第二使能选择器，所述第二使能选择器的第一输入端与所述使能逻辑与电路的输出端连接，所述第二使能选择器的第二输入端接收占用信号，所述第二使能选择器的输出端连接第二使能反相器的输入端；

第二使能反相器和第三使能反相器，所述第二使能反相器和所述第三使能反相器串联连接，所述第三使能反相器的输出端输出所述占用信号；

其中，所述第一使能场效应管包括P型场效应管，所述第二使能场效应管包括N型场效应管。

结合第一方面的第二实施方式，本实用新型实施例在第一方面的第五实施方式中，所述比较单元包括：

至少一个异或逻辑电路，接收地址信号和寄存信号，并对所接收的地址信号和寄存信号进行异或逻辑运算；

比较逻辑与电路，所述逻辑与电路的第一输入端接收一使能信号，所述逻辑与电路的第二输入端接收所述至少一个异或逻辑电路的输出信号；

第一处理反相器和第二处理反相器，所述第一处理反相器和所述第二处理反相器串联连接，所述第一处理反相器的输入端连接所述逻辑与电路的输出端，所述第二处理反相器的输出端输出匹配信号，其中，当所述备用地址线为多个时，所述异或逻辑电路也相应地为多个。

结合第一方面，在本实用新型实施例在第一方面的第六实施方式中，所述检测装置包括：

图形生成单元，用于存储测试所述存储单元阵列的指令数据；

确定单元，用于根据测试指令从所述存储单元阵列的待测试地址读取数据，并比较所读取的数据与应存的正确数据，当所读取的数据与所述应存的正确数据不一致时，确定待测试地址对应的存储线受损；

存储单元，用于存储待测试存储线中应存的正确数据，以及当确定存储线受损时，存储所述受损存储线的地址；

多工器，用于接收所述存储单元阵列的待测试地址，或者将受损存储线的地址发送至备用解码器控制电路。

结合第一方面的第六实施方式，本实用新型实施例在第一方面的第七实施方式中，所述图形生成单元包括：

控制指令寄存器，用于存储测试指令，其中测试指令用于控制测试存储单元阵列的待测试地址；

地址寄存器，用于存储所述待测试地址；

数据寄存器，用于存由所述待测试地址读取的数据。

本实用新型采用上述技术方案，具有如下优点：本技术方案包括存储单元阵列和检测装置，其中，存储单元阵列包括存储线、备用存储线和与所述备用存储线连接的备用解码器控制电路，备用解码器控制电路可以接收检测电路发送的受损存储线地址开启备用存储线，而无需通过外部的控制器控制开启备用存储线，这样减少了修补存储器电路时的数据传输量，提高了存储器电路的修补效率。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为传统技术中的存储器电路装置和检测装置的连接示意图；

图2为本实用新型实施例的存储器电路装置和检测装置的连接示意图，以及其中一个存储单元阵列连有备用解码器控制电路的局部放大示意图；

图3为本实用新型实施例的备用解码器控制电路的示意图；

图4为本实用新型实施例的备用存储线控制单元示意图；

图5为本实用新型实施例的寄存单元的示意图；

图6为本实用新型实施例的使能单元的示意图；

图7为本实用新型实施例的比较单元的示意图；

图8为本实用新型实施例的存储器电路装置和检测装置的另一连接示意图；

图9为本实用新型实施例的存储器测试方法的流程图。

附图标记：

11-传统技术中的存储器电路装置；

12-检测装置；

121-图形生成单元；

121a-控制指令寄存器；

121b-地址寄存器；

121c-数据寄存器；

122-确定单元；

123-存储单元；

124、125、126-运算放大器；

13-外部控制器；

20-存储器电路装置；

21-存储单元阵列；

211-存储线；

212-备用存储线；

213-受损存储线；

22-的备用解码器控制电路；

220-备用存储线控制单元；

221-寄存单元；

222-使能单元；

223-比较单元；

30-检测装置；

31-图形生成单元；

311-控制指令寄存器；

312-地址寄存器；

313-数据寄存器；

32-确定单元；

33-存储单元；

34-多工器；

35、36、37-运算放大器；

A₁-第一寄存逻辑与电路；A₁₁、A₁₂-第一寄存逻辑与电路的第一输入端和第二输入端；A₁₃-第一寄存逻辑与电路的输出端；

C₁-寄存选择器；C₁₁、C₁₂、C₁₄-寄存选择器的第一输入端、第二输入端和第三输入端；C₁₃-寄存选择器的输出端；

T₁-第一寄存反相器；T11、T12-第一寄存反相器的输入端；

Q1-第一寄存场效应管；栅极-Q11；源极-Q12；漏极-Q13；

Q2-第二寄存场效应管；栅极-Q21；漏极-Q22；源极-Q23；

A2-第二寄存逻辑与电路；A21、A22-第二寄存逻辑与电路的第一输入端和第二输入端；A23-第二寄存逻辑与电路的输出端；

T2-第二寄存反相器；T21-第二寄存反相器的输入端；

T₃-第三寄存反相器；T₃₁-第三寄存反相器的输出端；

C₂-第一使能选择器；C₂₁、C₂₂、C₂₃-第一使能选择器的第一输入端、第二输入端和第三输入端；

第一使能反相器(T₄)，T₄₁-第一使能反相器的输入端；T₄₂-第一使能反相器的输出端；

Q₃-第一使能场效应管；栅极Q₃₁-；源极-Q₃₂；漏极-Q₃₃；

Q₄-第二使能场效应管；栅极-Q₄₁；源极-Q₄₂；漏极-Q₄₃；

A₃-使能逻辑与电路；A₃₁、-A₃₂使能逻辑与电路的第一输入端和第二输入； A₃₃-使能逻辑与电路的输出端；

C₃-第二使能选择器；C₃₁、C₃₂-所述第二使能选择器的第一输入端和第二输入端；C₃₃-第二使能选择器的输出端；

T₅-第二使能反相器；T₅₁-第二使能反相器的输入端；

T₆-第三使能反相器；T₆₁-第三使能反相器的输出端；

XOR₁-异或逻辑电路；

比较逻辑与电路(A₄)，A₄₁、A₄₂-比较逻辑与电路的第一输入端和第二输入端；A₄₃-比较逻辑与电路的输出端；

T₇-第一处理反相器；T₇₁-第一处理反相器的输入端；

T₈-第二处理反相器；T₈₁-第二处理反相器的输出端。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

如图2所示，为本实用新型实施例的存储器电路装置20的示意图。本实用新型实施例的存储器电路装置20包括：

存储单元阵列21，包括用于存储数据的存储线211和备用存储线212；

备用解码器控制电路22，用于接收检测装置30发送的受损存储线213地址，并根据所述受损存储线213地址开启对应的备用存储线212，以使所述备用存储线212代替所述受损存储线213存储数据，

其中，所述受损存储线地址是由检测装置30在检测所述存储单元阵列中存储线211的工作状态时确定的。

本实用新型实施例涉及的存储线211包括相交错的行存储线和列存储线，在行存储线与列存储线的交叉点处可通过横坐标和纵坐标来表示唯一的存储地址。同时，存储单元阵列21还包括备用存储线212。备用存储线212的未开启时，并没有被使用；当存储线受到损坏时，可以开启备用存储线来替换受损存储线213存储数据。

进一步地，本实用新型实施例涉及的备用解码器控制电路22包括：

至少一个备用存储线控制单元，并且每个所述备用存储线控制单元220均对应连接一个备用存储线。

如图3所示，一般情况下，由于可能存在多条受损存储线213，因此本实用新型实施例的存储器电路装置提供多个备用存储线控制单元220(图中的 RR[0]、RR[1]、RR[2]……RR[n]为引脚名称，该引脚用于向对应的备用存储线发送开启信号)，其中n为正整数。该多个备用存储线控制单元连接于一总线上。根据受损存储线213的数量，依次开启备用存储线控制单元，例如，存在 3个受损存储线，则依次开启3个备用存储线控制单元。

开启备用存储线控制单元的过程如下：例如，当检测装置30经检测发现存在第一个受损存储线时，检测装置30向第一个备用存储线控制单元(RR[0]对应的备用存储线控制单元)发送该第一个受损存储线的地址，同时开启第一个备用存储线控制单元，即向第一个备用存储线控制单元的VDD引脚发送高电平信号。该高电平信号作为开启信号，使第一个备用存储线控制单元的RR[0] 引脚向对应的备用存储线输出高电平信号，以开启相对应的备用存储线。第一个备用存储线控制单元接收该第一个受损存储线的地址后，存储该受损存储线的地址，以标识第一个备用存储线控制单元将替换该第一个受损存储线进行数据读写。再例如，当存在两个受损存储线时，需要启动两个备用存储线控制单元，及它们对应的两条备用存储线。开启第一个备用存储线控制单元及第一个备用存储线的过程如上所述。值得注意的是，第一个备用存储线控制单元在开启的同时，第一个备用存储线控制单元的占用引脚(used信号引脚)输出高电平信号。该高电平信号即为第二个备用存储线控制单元的开启信号。通知第二个备用存储线控制单元，接收总线发送的第二条受损存储线的地址，并存储。以标识第二个备用存储线控制单元将替换该第二个受损存储线进行数据读写。同理，每个备用存储线控制单元开启时，都会同时输出占用信号。该占用信号即为开启下一个备用存储线控制单元的开启信号。而且每个备用存储线控制单元都对应着唯一的受损存储线，以避免发生混淆。这样，当检测装置30将受损存储线的地址发送至备用存储线单元时，备用存储线控制单元可以依次被开启。

图4至图7为备用存储线控制单元内部的逻辑电路。

如图4所示，所述备用存储线控制单元220包括：

寄存单元221，用于接收所述检测装置发送的受损存储线的地址，并存储所述受损存储线的地址；

使能单元222，用于根据开启信号，向比较单元提供使能信号，以使比较单元根据使能信号进行比较，同时向下一个备用存储线控制单元发送占用信号，以开启下一个备用存储线控制单元；

比较单元223，用于接收检测装置发送的待修复受损存储线的地址，将所述待修复受损存储线的地址与所述寄存单元中存储的受损存储线的地址相比较，并且当比较结果为一致时，向对应的所述备用存储线发送开启信号。

其中，在读写数据的过程中，比较单元将223将数据对应的存储地址与寄存单元221存储的受损存储线的地址相比较。若一致，则读写该数据；若不一致，则由总线将数据传递至下一个备用存储线控制单元，使下一个备用存储线控制单元判断是否应当该写该数据，以此类推。

如图5所示，所述寄存单元221包括：

第一寄存逻辑与电路A₁，所述第一寄存逻辑与电路A₁的第一输入端A₁₁接收使能信号，第二输入端A₁₂接收锁存信号(lth信号)，输出端A₁₃连接寄存选择器C₁的第二输入端C₁₂。寄存选择器C₁的第一输入端C₁₁接收受损存储线的地址信号，所述寄存选择器C₁的输出端C₁₃连接第一寄存反相器T₁的输入端 T₁₁。所述第一寄存反相器T₁的输出端T₁₁连接第一寄存场效应管Q₁的栅极Q₁₁。所述第一寄存场效应管Q1的源极Q12接收一高电平信号，所述第一寄存场效应管Q1的漏极Q13连接第二寄存场效应管Q2的漏极Q22，所述第二寄存场效应管Q2的源极Q23接地，所述第二寄存场效应管Q2的漏极Q22连接所述第一寄存反相器T1的输出端。所述第一寄存场效应管Q1的漏极Q21同时连接第二寄存逻辑与电路A2的第一输入端A21，所述第二寄存逻辑与电路A2的第二输入端A22接收重置信号(reset信号)。所述第二寄存逻辑与电路A2的输出端A23连接所述寄存选择器C1的第三输入端C13，所述第二寄存逻辑与电路A2的输出端A₂₃还连接第一使能反相器T₂的输入端T₂₁，所述第一使能反相器T₂的输出端连接第三寄存反相器T₃的输入端，所述第三寄存反相器T₃的输出端T₃₁形成为所述寄存单元的输出端。其中，所述第一寄存场效应管Q₁为P 型场效应管，所述第二寄存场效应管Q₂为N型场效应管。

如图6所示，所述使能单元222包括：

第一使能选择器C₂，所述第一使能选择器C₂的第一输入端C₂₁接收锁存信号(lth信号)，第二输入端C₂₂接收使能信号(en信号)，所述第一使能选择器 C₂的输出端连接第一使能反相器T₄的输入端T₄₁。所述第一使能反相器T₄的输出端T₄₂连接第一使能场效应管Q₃的栅极Q₃₁，所述第一使能场效应管Q₃的源极Q₃₂接收一高电平信号VDD，所述第一使能场效应管Q₃的漏极Q₃₃连接第二使能场效应管Q₄的源极Q₄₂，所述第二使能场效应管Q₄的漏极Q₄₃接地，所述第二使能场效应管Q₄的栅极Q₄₁连接所述第一使能反相器T₄的输出端。所述第二使能场效应管Q₄的源极还连接使能逻辑与电路A₃的第一输入端A₃₁，所述使能逻辑与电路A₃的第二输入端A₃₂接收重置信号(reset信号)。所述使能逻辑与电路A₃的输出端A₃₃连接所述第一使能选择器C₂的第三输入端C₂₃。所述第二使能选择器C₃的第二输入端C₃₂接收所述锁存信号。所述第二使能选择器 C₃的输出端C₃₃连接第二使能反相器T₅的输入端，所述第二使能反相器T₅的输出端连接第三使能反相器T₆的输入端，所述第三使能反相器T₆的输出端T₆₁连接第二使能选择器C₃的第三输入端，且所述第二使能选择器C₃输出占用信号(used信号)。其中，所述第一使能场效应管Q₃为P型场效应管，所述第二使能场效应管Q₄为N型场效应管。

如图7所示，所述比较单元223包括：

至少一个异或逻辑电路XOR₁，接收地址信号和寄存信号，并对所接收的地址信号和寄存信号进行异或逻辑运算。比较逻辑与电路A₄，所述比较逻辑与电路A₄的第一输入端A₄₁接收一使能信号(en信号)，所述逻辑与电路A₄的第二输入端A₄₂接收至少一个异或逻辑电路XOR₁的输出端，所述比较逻辑与电路 A₄的输出端连接第一处理反相器T₇的输入端T₇₁，所述第一处理反相器T₇的输出端T₇₁连接第二处理反相器T₈的输入端，所述第二处理反相器T₈的输出端 T₈₁输出匹配信号(match信号)。其中，当所述备用地址线为多个时，所述异或逻辑电路也相应地为多个，且所述多个异或逻辑电路的输出端均与所述逻辑与电路A₄的输入端连接。

这里至少一个异或逻辑电路XOR₁接收的地址信号为受损存储线的地址信号，寄存信号为备用存储线替换的受损存储线地址信号。当传送的受损存储线地址信号经过异或、与、两个反逻辑运算，可以确定二者是否相同，如果相同，说明当前传送的数据为替换的受损存储线地址，这时可通过数据总线接收数据，并将数据存储于备用存储线。

进一步地，所述备用存储线控制单元包括行备用存储线控制单元和列备用存储线控制单元。

本实用新型实施例在具体实施时，当检测装置22对存储单元阵列21进行检测时，是对单个地址进行检测，发现某一个存储地址出现异常，如果仅替换掉单个存储地址较为困难，更多的做法是替换掉该存储地址所属的行存储线或者列存储线。

进一步地，如图8所示，所述检测装置30包括：

图形生成单元(pattern generator)31，用于存储测试所述存储单元阵列的指令数据；

确定单元32，用于根据测试指令从所述存储单元阵列的待测试地址读取数据，并比较所读取的数据与应存的正确数据，当所读取的数据与所述应存的正确数据不一致时，确定所述待测试地址对应的存储线受损；

存储单元33，用于存储待测试存储线中应存的正确数据，以及当确定存储线受损时，存储所述受损存储线的地址；

多工器34，用于接收所述存储单元阵列的待测试地址，或者将受损存储线的地址发送至备用解码器控制电路。

其中，所述图形生成单元31包括：

控制指令寄存器311，用于存储测试指令，其中测试指令用于控制测试存储单元阵列的待测试地址；

地址寄存器312，用于存储所述待测试地址；

数据寄存器313，用于存储由所述待测试地址读取的数据。

下面继续结合图8，介绍本实用新型实施例的对存储单元阵列的检测过程。

本实用新型实施例的存储器电路装置包括存储单元阵列21和检测装置30。其中，检测装置30需要对存储单元阵列21进行检测，以确定存储单元阵列21 中是否存在受损存储线，并当存在受损存储线时对受损存储线进行修补。具体检测过程如下：图形生成单元31接收对存储单元阵列21进行检测的检测指令，并将该测试指令存储于控制指令寄存器311。该测试指令中包含了需要测试的存储单元阵列21的存储地址信息及该地址对应存储的数据。需要测试的存储地址可以存储于地址寄存器312，并将存储地址中应当存储的正确数据存储于数据寄存器313。测试过程中，图形生成单元31将测试指令发送至存储单元阵列，存储单元阵列21根据该测试指令的内容，将存储地址中实际存储的数据经运算放大器35放大后发送至确定单元32。同时，数据寄存器313将该存储地址应当存储的正确数据也发送至确定单元32。确定单元32将该存储地址中实际存储的数据与应当存储的正确的数据进行比较。如果比较结果一致，则说明该存储地址没有受损。此时，无需对当前存储地址进行修补操作，可以继续检测下一个存储地址。如果比较结果不一致，则说明该存储地址受到损坏。这时将比较结果经运算放大器36放大后发送至存储单元33，同时地址寄存器也将该存储地址经运算放大器36放大后发送至存储单元33，其中该比较结果的值为0，可以标识该存储地址为异常的存储地址，其对应的存储线为受损存储线。

然后，存储单元33将所存储的存在异常的存储地址发送至存储单元阵列中的备用解码器控制电路22，使备用解码器电路22对受损存储线进行修补(此处的修补可以指包括备用存储线替换受损存储线)。其中，存储单阵列的传输地址数据的接口既可以向地址寄存器312传输当前正在测试的存储地址，又可以传输存储单元33发送的需要修补的地址。为此，可以设置多工器34，使地址寄存器312和存储单元33分别连接于多工器312的两端，以选择传输测试的存储地址数据和修补的存储地址数据。

同时，数据寄存器313将该存储地址应当存储的正确数据通过运算放大器 37放大后发送至存储单元阵列中的备用解码器控制电路22对应的备用存储线，以进行数据读写。

与图1所示的背景技术相比，本实用新型实施例无需将存储单元阵列21的受损存储地址发送至外部控制器，而是通过运算放大器37连接至存储单元阵列 21，从而将受损存储地址发送至存储单元阵列21，存储单元阵列21中的存储单元33接收受损的存储地址并存储，然后备用存储线控制单元31根据存储单元33中的受损存储线的地址开启相应的备用存储线，使存储单元阵列得以修补。整个电路减少了向外部控制器输出，以及接收外部控制器的修复指令的环节，因此提供了存储器修补的效率。

本技术方案包括存储单元阵列和检测装置，其中，存储单元阵列包括存储线、备用存储线和与所述备用存储线连接的备用解码器控制电路，备用解码器控制电路可以接收检测电路发送的受损存储线地址开启备用存储线，而无需通过外部的控制器控制开启备用存储线，这样减少了修补存储器电路时的数据传输量，提高了存储器电路的修补效率。

本实用新型实施例提供了一种存储器测试方法，用于检测如上所述的存储器电路装置中的存储单元阵列。如图9所示，存储器测试方法包括如下步骤：

S901，接收对存储单元阵列进行检测的检测指令。

S902，根据所述检测指令，获取所述存储单元阵列的待检测地址及其对应的实际存储数据。

S903，比较所述实际存储数据与预先存储的正确数据。

S904，若所述实际存储数据与预先存储的正确数据不一致，则将所述待检测地址对应的受损存储线地址发送至备用解码器控制电路，以使所述备用解码器控制电路开启对应备用存储线，替换所述受损存储线。

其中，所述备用解码器控制电路包括至少一个备用存储线控制单元，并且每个所述备用存储线控制单元均对应连接一个备用存储线。

其中，步骤S904包括：A，存储所对应的第一受损存储线地址；B，接收数据总线传输的第二受损存储线地址；C，比较所述第一受损存储线地址和第二受损存储线地址；D，若所述第一受损存储线地址和第二受损存储线地址一致，则将应存入所述第一受损存储线地址的数据存入对应的备用存储线。

本技术方案将存储单元阵列中的存储地址中存储的数据进行测试，如果所述存储地址中存储的数据不正确，则说明该存储地址被损坏，然后将被损坏的存储地址发送至修补电路，以对存储器进行修补，这一测试过程无需外部控制器的参与，即可完成对存储器自身的修补，提高了修补存储器的效率。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种存储器电路装置，其特征在于，所述存储器电路装置包括：

存储单元阵列，包括用于存储数据的存储线和备用存储线；

备用解码器控制电路，用于接收检测装置发送的受损存储线地址，并根据所述受损存储线地址开启对应的备用存储线，以使所述备用存储线代替所述受损存储线存储数据；

其中，所述受损存储线地址是由检测装置在检测所述存储单元阵列中存储线的工作状态时确定的。

2.根据权利要求1所述的存储器电路装置，其特征在于，所述备用解码器控制电路包括：

至少一个备用存储线控制单元，并且每个所述备用存储线控制单元均对应连接一个备用存储线。

3.根据权利要求2所述的存储器电路装置，其特征在于，所述备用存储线控制单元包括：

寄存单元，用于接收所述检测装置发送的受损存储线的地址，并存储所述受损存储线的地址；

使能单元，用于根据开启信号，向比较单元提供使能信号，以使比较单元根据使能信号进行比较，同时向下一个备用存储线控制单元发送占用信号，以开启下一个备用存储线控制单元；

比较单元，用于接收检测装置发送的待修复受损存储线的地址，将所述待修复受损存储线的地址与所述寄存单元中存储的受损存储线的地址相比较，并且当比较结果为一致时，向对应的所述备用存储线发送开启信号。

4.根据权利要求3所述的存储器电路装置，其特征在于，所述寄存单元包括：

第一寄存逻辑与电路，具有接收使能信号的第一输入端及接收锁存信号的第二输入端；

寄存选择器，具有接收地址信号的第一输入端及与所述第一寄存逻辑与电路的输出端连接的第二输入端；

第一寄存反相器，包括与所述寄存选择器的输出端连接的输入端；

第一寄存场效应管和第二寄存场效应管，所述第一寄存场效应管的栅极和所述第二寄存场效应管的栅极均连接到所述第一寄存反相器的输出端，所述第一寄存场效应管的源极接收一高电平信号，所述第一寄存场效应管的漏极与所述第二寄存场效应管的漏极连接，所述第二寄存场效应管的源极接地，所述第二寄存场效应管的漏极连接第二寄存逻辑与电路的第一输入端；

第二寄存逻辑与电路，所述第二寄存逻辑与电路的第二输入端接收重置信号，所述第二寄存逻辑与电路的输出端连接所述寄存选择器的第三输入端；

第二寄存反相器和第三寄存反相器，所述第二寄存反相器和第三寄存反相器串联连接，所述第二寄存反相器的输入端连接所述第二寄存逻辑与电路的输出端，所述第三寄存反相器的输出端形成为所述寄存单元的输出端，

其中，所述第一寄存场效应管包括P型场效应管，所述第二寄存场效应管包括N型场效应管。

5.根据权利要求3所述的存储器电路装置，其特征在于，所述使能单元包括：

第一使能选择器，所述第一使能选择器的第一输入端接收锁存信号，第二输入端接收使能信号，输出端连接第一使能反相器的输入端；

第一使能反相器，具有与第一使能场效应管和第二使能场效应管的栅极连接的输出端；

所述第一使能场效应管和所述第二使能场效应管，所述第一使能场效应管和所述第二使能场效应管的栅极均连接到所述第一使能反相器的输出端，所述第一使能场效应管的源极接收一高电平信号，所述第一使能场效应管的漏极连接所述第二使能场效应管的源极，所述第二使能场效应管的漏极接地；

使能逻辑与电路，所述使能逻辑与电路的第一输入端与所述第一使能场效应管的漏极相连接，所述使能逻辑与电路的第二输入端接收重置信号，所述使能逻辑与电路的输出端连接所述第一使能选择器的第三输入端；

第二使能选择器，所述第二使能选择器的第一输入端与所述使能逻辑与电路的输出端连接，所述第二使能选择器的第二输入端接收占用信号，所述第二使能选择器的输出端连接第二使能反相器的输入端；

第二使能反相器和第三使能反相器，所述第二使能反相器和所述第三使能反相器串联连接，所述第三使能反相器的输出端输出所述占用信号；

其中，所述第一使能场效应管包括P型场效应管，所述第二使能场效应管包括N型场效应管。

6.根据权利要求3所述的存储器电路装置，其特征在于，所述比较单元包括：

至少一个异或逻辑电路，接收地址信号和寄存信号，并对所接收的地址信号和寄存信号进行异或逻辑运算；

比较逻辑与电路，所述逻辑与电路的第一输入端接收一使能信号，所述逻辑与电路的第二输入端接收所述至少一个异或逻辑电路的输出信号；

第一处理反相器和第二处理反相器，所述第一处理反相器和所述第二处理反相器串联连接，所述第一处理反相器的输入端连接所述比较逻辑与电路的输出端，所述第二处理反相器的输出端输出匹配信号，其中，当所述备用地址线为多个时，所述异或逻辑电路也相应地为多个。

7.根据权利要求1所述的存储器电路装置，其特征在于，所述检测装置包括：

图形生成单元，用于存储测试所述存储单元阵列的指令数据；

确定单元，用于根据测试指令从所述存储单元阵列的待测试地址读取数据，并比较所读取的数据与应存的正确数据，当所读取的数据与所述应存的正确数据不一致时，确定待测试地址对应的存储线受损；

存储单元，用于存储待测试存储线中应存的正确数据，以及当确定存储线受损时，存储所述受损存储线的地址；

多工器，用于接收所述存储单元阵列的待测试地址并发送至存储单元，或者接收受损存储线的地址并发送至备用解码器控制电路。

8.根据权利要求7所述的存储器电路装置，其特征在于，所述图形生成单元包括：

控制指令寄存器，用于存储测试指令，其中测试指令用于控制测试存储单元阵列的待测试地址；

地址寄存器，用于存储所述待测试地址；

数据寄存器，用于存储由所述待测试地址读取的数据。