DE10110934A1 - Integrierte Halbleiterschaltung, Speicherreparaturverfahren für eine integrierte Halbleiterschaltung und Computererzeugnis - Google Patents

Abstract

Eine integrierte Halbleiterschaltung weist eine Vielzahl RAM (10, 11, 12), einen Ersatz-RAM (13) sowie Test/Reparatur-Steuerlogik (2, 3), die unter der Vielzahl von RAM einen fehlerhaften RAM detektiert, auf. Wenn ein fehlerhafter RAM detektiert wird, ersetzen Selektoren (20-22, 30-32) einen solchen fehlerhaften RAM durch den Ersatz-RAM (13).

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, die viele Speicher aufweist, ein Speicherreparaturverfahren für eine integrierte Halbleiterschaltung sowie ein Computer­ erzeugnis. Insbesondere betrifft die Erfindung die Verbesse­ rung der Ausbeute der integrierten Halbleiterschaltung, ein Speicherreparaturverfahren für die integrierte Halbleiter­ schaltung sowie ein Computererzeugnis.

Seit einigen Jahren werden integrierte Halbleiterschaltungen hochintegriert und höchstintegriert hergestellt. Außerdem weist eine integrierte Halbleiterschaltung nunmehr eine große Anzahl von Speichern auf. Fig. 18 zeigt den Aufbau einer her­ kömmlichen integrierten Halbleiterschaltung. Diese herkömmli­ che integrierte Halbleiterschaltung bzw. LSI 200 weist viele Speicher 201, wie etwa RAM und einen Testlogik- und Konstruk­ tionsblock 202 auf. Die Testlogik ist ein Schaltkreis, der einen Test durchführt, um unter den RAM 201 fehlerhafte Spei­ cher zu detektieren. Der Konstruktionsblock ist ein Schalt­ kreis, der die RAM 201 dazu nutzt, die Funktionen der hoch­ integrierten Halbleiterschaltung zu erzielen.

Wenn jedoch ein auf der herkömmlichen LSI angebrachter Spei­ cher fehlerhaft wird, kann er nicht repariert werden. Das bedeutet, daß die gesamte integrierte Halbleiterschaltung ausgemustert wird, wenn auch nur ein Speicher fehlerhaft wird. Infolgedessen ist die Ausbeute gering.

Insbesondere ist die Wahrscheinlichkeit, daß einer der Spei­ cher der integrierten Halbleiterschaltung fehlerhaft ist, um so höher, je größer die Anzahl Speicher ist, die in der inte­ grierten Halbleiterschaltung angebracht sind, so daß die Aus­ beute noch geringer wird.

Aufgabe der Erfindung ist die Angabe einer integrierten Halb­ leiterschaltung, bei der die Ausbeute gesteigert werden kann, und eines Verfahrens zum Reparieren von Speichern in der integrierten Halbleiterschaltung.

Die integrierte Halbleiterschaltung gemäß einem Aspekt der Erfindung hat den folgenden Aufbau. Sie weist folgende Kompo­ nenten auf: viele Speicher; einen Ersatzspeicher; eine erste Testeinheit, die einen Test durchführt, um unter den vielen Speichern einen fehlerhaften Speicher zu detektieren; und eine Ersatzsteuerungseinheit, die entsprechend einem unter den vielen Speichern detektierten fehlerhaften Speicher den Ersatzspeicher auf der Basis eines Ersatzsteuerungssignals in Übereinstimmung mit dem Ergebnis des von der ersten Test­ einheit durchgeführten Tests bereitstellt.

Gemäß der obigen Erfindung führt die erste Testeinheit einen Test aus, um unter den vielen Speichern einen fehlerhaften Speicher zu detektieren, und die Ersatzsteuerungseinheit stellt den Ersatzspeicher entsprechend einem unter den vielen Speichern detektierten fehlerhaften Speicher auf der Basis eines Ersatzsteuerungssignals nach Maßgabe des Resultats des von der ersten Testeinheit durchgeführten Tests bereit. Infolgedessen kann die gesamte integrierte Halbleiter­ schaltung richtig funktionieren, auch wenn einer der Speicher fehlerhaft ist.

Weiterhin sind die Speicher in einer Verschiebereihenfolge angeordnet, und der Ersatzspeicher ist in eine letzte Stufe der Verschiebereihenfolge gesetzt. Die Ersatzsteuerungs­ einheit führt eine Verschiebung von einer auf den detektier­ ten fehlerhaften Speicher folgenden Stufe bis zu dem Ersatz­ speicher aus, um dadurch den detektierten fehlerhaften Spei­ cher zu ersetzen. Somit können Verzögerungen, bzw. Laufzeit­ unterschiede zwischen den Speichern verringert werden.

Außerdem sind die Speicher kontinuierlich und in Überein­ stimmung mit der Verschiebereihenfolge der Ersatzsteuerungs­ einheit vorgesehen.

Bei der vorstehenden Erfindung sind die Speicher kontinuier­ lich und in Übereinstimmung mit der Verschiebereihenfolge der Ersatzsteuerungseinheit vorgesehen. Somit können Verzögerun­ gen bzw. Laufzeitunterschiede (Skews) zwischen den Speichern verringert werden.

Die erste Testeinheit weist ferner eine Selbstteststeuerungs­ einheit auf, die die Speicher so steuert, daß sie gleichzei­ tig Selbsttests durchführen.

Bei der obigen Erfindung steuert die Selbstteststeuerungs­ einheit die Speicher derart, daß sie gleichzeitig Selbsttests durchführen. Somit kann die integrierte Halbleiterschaltung die Speicher gleichzeitig selbst testen.

Eine zweite Testeinheit ist außerdem vorgesehen, die einen Test durchführt, um eine fehlerhafte Detektierung in der ersten Testeinheit zu erkennen.

Gemäß der vorstehenden Erfindung führt die zweite Testeinheit einen Test durch, um eine fehlerhafte Detektierung in der ersten Testeinheit zu erkennen. Die Zuverlässigkeit des von der ersten Testeinheit durchgeführten Tests kann dadurch erhöht werden.

Außerdem ist eine Vervielfachungseinheit vorgesehen, die ein Taktsignal für den Test durch die erste Testeinheit auf eine vorbestimmte Frequenz vervielfacht. Die erste Testeinheit testet den aktuellen Betrieb und/oder die Geschwindigkeits­ betriebstoleranz unter Nutzung des Taktsignals, das von der Vervielfachungseinheit vervielfacht wurde.

Bei der vorstehenden Erfindung vervielfacht die Verviel­ fachungseinheit ein Taktsignal für den Test durch die erste Testeinheit auf eine vorbestimmte Frequenz, und die erste Testeinheit testet den aktuellen Betrieb und/oder die Geschwindigkeitsbetriebstoleranz unter Nutzung des von der Vervielfachungseinheit vervielfachten Taktsignals. Somit kann ein detaillierterer Test durchgeführt werden.

Weiterhin ist eine Ersatzsteuersignal-Erzeugungseinheit vor­ gesehen, die auf der Basis eines Testergebnisses der ersten Testeinheit automatisch ein Ersatzsteuersignal erzeugt.

Bei der vorstehenden Erfindung erzeugt die Ersatzsteuer­ signal-Erzeugungseinheit automatisch ein Ersatzsteuersignal auf der Basis eines Testergebnisses der ersten Testeinheit. Somit kann das Ersatzsteuersignal in der integrierten Halb­ leiterschaltung automatisch erzeugt werden.

Weiterhin sind die Speicher von unterschiedlichem Typ, und die erste Testeinheit ist für die unterschiedlichen Speicher­ typen gemeinsam vorgesehen.

Bei der vorstehenden Erfindung ist die erste Testeinheit für verschiedene Speichertypen gemeinsam vorgesehen. Daher kann eine Vergrößerung der Schaltungsfläche vermieden werden.

Außerdem ist die Ersatzsteuerungseinheit über die Speicher verteilt.

Bei der vorstehenden Erfindung ist die Ersatzsteuerungs­ einheit über die Speicher verteilt. Somit können Verzögerun­ gen oder Laufzeitunterschiede zwischen den Speichern verrin­ gert werden. Ferner kann der Aufbau auf einfache Weise so ausgelegt sein, daß die Speicherzugriffsgeschwindigkeit erhöht und die Verzögerung von Signalen für die eigentliche Operation verringert wird, so daß diese Priorität gegenüber Signalen zu Testzwecken erhalten.

Ferner ist eine Speichernutzungsschaltung vorgesehen, die die Speicher nutzt, und der Ersatzspeicher ist an einer Seite nahe der Speichernutzungsschaltung vorgesehen.

Gemäß der vorstehenden Erfindung ist der Ersatzspeicher an einer Seite nahe der Speichernutzungsschaltung vorgesehen. Daher weicht die zeitliche Steuerung in einer optimalen Rich­ tung ab, wenn ein Speicher ersetzt wird.

Die Speicher sind ferner separat in vielen Gruppen angeord­ net, und der Ersatzspeicher ist für jede Gruppe vorgesehen.

Gemäß der vorstehenden Erfindung ist für jede der vielen Speichergruppen ein Ersatzspeicher vorgesehen. Daher können Speicher in jeder Gruppe auch dann repariert werden, wenn die Speicher separat in vielen Gruppen angeordnet sind.

Die Speicher sind außerdem separat in vielen Gruppen angeord­ net, und der Ersatzspeicher ist gemeinsam für alle oder einige der Speichergruppen vorgesehen.

Gemäß der vorstehenden Erfindung ist der Ersatzspeicher gemeinsam für die Speichergruppen vorgesehen. Es ist somit möglich, eine Vergrößerung der Schaltungsfläche zu verhin­ dern.

Das Speicherreparaturverfahren für eine integrierte Halb­ leiterschaltung, die viele Speicher und einen Ersatzspeicher aufweist, weist gemäß einem anderen Aspekt der Erfindung die folgenden Schritte auf: einen Schritt, bei dem ein erster Test durchgeführt wird, um einen fehlerhaften Speicher unter den vielen Speichern zu detektieren; und einen Schritt, bei dem der Ersatzspeicher entsprechend dem unter den vielen Speichern detektierten fehlerhaften Speicher ersetzt wird auf der Basis eines Ersatzsteuersignals, das mit einem Ergebnis des in dem ersten Testschritt durchgeführten Tests überein­ stimmt.

Gemäß der vorstehenden Erfindung führt ein erster Testschritt einen Test durch, um Fehler unter den Speichern zu detektie­ ren, und der Ersatzsteuerungsschritt stellt einen Ersatz­ speicher entsprechend dem unter den Speichern detektierten fehlerhaften Speicher auf der Basis eines Ersatzsteuersignals bereit, das in Übereinstimmung mit dem Ergebnis des in dem ersten Testschritt durchgeführten Tests ist. Infolgedessen kann die gesamte integrierte Halbleiterschaltung auch dann ordnungsgemäß funktionieren, wenn irgendeiner der Speicher fehlerhaft ist.

Außerdem sind die Speicher in einer Verschiebereihenfolge angeordnet, und der Ersatzspeicher ist in einer letzten Stufe der Verschiebereihenfolge angeordnet. Der Ersatzsteuerungs­ schritt führt eine Verschiebung von einer auf den detektier­ ten fehlerhaften Speicher folgenden Stufe bis zu dem Ersatz­ speicher aus, so daß der detektierte fehlerhafte Speicher ersetzt wird.

Gemäß der vorstehenden Erfindung werden in dem Ersatz­ steuerungsschritt die Speicher von der auf den detektierten fehlerhaften Speicher folgenden Stufe bis zu dem Ersatz­ speicher verschoben, so daß der detektierte fehlerhafte Speicher ersetzt wird. Daher können Verzögerungen bzw. Abwei­ chungen zwischen den Speichern verringert werden.

Weiterhin ist ein Schritt vorgesehen, bei dem die Speicher gesteuert werden, um gleichzeitig Selbsttests in dem ersten Testschritt auszuführen.

Gemäß der vorstehenden Erfindung werden die Speicher so ge­ steuert, daß sie gleichzeitige Selbsttests in dem ersten Testschritt ausführen. Daher kann die integrierte Halbleiter­ schaltung selbst die Speicher gleichzeitig testen.

Ferner ist ein zweiter Testschritt vorgesehen, bei dem ein Test zur Erkennung einer fehlerhaften Detektierung im ersten Testschritt durchgeführt wird.

Gemäß der vorstehenden Erfindung wird bei dem zweiten Test­ schritt ein Test durchgeführt, um eine fehlerhafte Detektie­ rung im ersten Testschritt zu erkennen. Dadurch kann die Zu­ verlässigkeit des im ersten Testschritt durchgeführten Tests verbessert werden.

Der erste Testschritt weist ferner die Vervielfachung eines zum Testen bestimmten Taktsignals auf eine vorbestimmte Frequenz und das Testen des aktuellen Betriebs und/oder der Geschwindigkeitsbetriebstoleranz auf.

Bei der vorstehenden Erfindung umfaßt der erste Testschritt die Vervielfachung eines zum Testen bestimmten Taktsignals auf eine vorbestimmte Frequenz und das Testen des aktuellen Betriebs und/oder der Geschwindigkeitsbetriebstoleranz. Somit kann ein detaillierterer Test durchgeführt werden.

Ein Computererzeugnis gemäß noch einem anderen Aspekt der Erfindung weist ein computerlesbares Aufzeichnungsmedium auf, in dem Programme gespeichert sind, so daß ein Computer das Speicherreparaturverfahren für eine integrierte Halbleiter­ schaltung gemäß der oben beschriebenen Erfindung ausführen kann. Daher können die oben beschriebenen Operationen und Verfahren der Erfindung von einem Computer realisiert werden.

Ein "computerlesbares Aufzeichnungsmedium" umfaßt dabei "transportfähige Aufzeichnungsmedien", wie etwa eine Magnet­ platte, beispielsweise eine Diskette, einen Halbleiter­ speicher (einschließlich solcher, die in einer Kartusche ent­ halten sind, einer PC-Karte usw.), wie etwa einen ROM, einen EPROM, einen EEPROM, einen Flash-ROM und dergleichen, eine Bildplatte, wie etwa eine CD-ROM und eine DVD-Platte, eine magneto-optische Platte, wie etwa eine MO, sowie "physische Sicherungsmedien", wie etwa einen ROM, einen RAM und Hard­ ware, die in verschiedenen Typen von Computersystemen enthal­ ten sind.

Außerdem kann ein "computerlesbares Aufzeichnungsmedium" auch Datenübertragungsmedien umfassen, die kurzzeitig Programme halten, wie etwa Datenübertragungsleitungen in einem Fall, in dem Programme über ein Netz wie das Internet, LAN, WAN usw. übertragen werden. Ein "Programm" bezeichnet ein Datenverar­ beitungsverfahren, wobei es keine bestimmten Einschränkungen hinsichtlich der nachstehend beschriebenen Ausdrücke und Methoden und keine Einschränkung hinsichtlich des Formats, wie etwa des Quellprogramms, des Binärcodes, der Ausführungs­ art usw. gibt. Ein "Programm" ist nicht notwendigerweise auf eine einzige Konfiguration beschränkt und kann über eine Vielzahl von Modulen und Bibliotheken verteilt sein oder im Zusammenwirken mit einem anderen Einzelprogramm, wie etwa einem Betriebssystem funktionieren.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh­ rungsbeispielen unter Bezugnahme auf die beiliegenden Zeich­ nungen näher erläutert. Die Zeichnungen zeigen in

Fig. 1 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer ersten Ausführungsform der Erfindung zeigt;

Fig. 2 ein Schema, das den Aufbau der integrierten Halb­ leiterschaltung gemäß der ersten Ausführungsform zeigt, wenn eine Abtaststeuerung in einer Test/Reparatur-Steuerlogik wirksam ist;

Fig. 3 ein Schema, das den Aufbau der integrierten Halb­ leiterschaltung gemäß der ersten Ausführungsform zeigt, wenn ein Selbsttest- bzw. BIST-Block in einer Test/Reparatur-Steuerlogik wirksam ist;

Fig. 4 ein Flußdiagramm, das die Operationsfolge der Abtast­ steuerung gemäß der ersten Ausführungsform zeigt;

Fig. 5 ein Flußdiagramm, das die Operationsfolge des BIST- Blocks gemäß der ersten Ausführungsform zeigt;

Fig. 6 ein Flußdiagramm, das die Operationsfolge der Test/Reparatur-Steuerlogik gemäß der ersten Ausfüh­ rungsform zeigt;

Fig. 7 ein Schema, das den Aufbau der integrierten Halb­ leiterschaltung gemäß einer zweiten Ausführungsform der Erfindung zeigt, wenn ein Test zur Erkennung eines fehlerhaften BIST-Blocks durchgeführt wird;

Fig. 8 ein Flußdiagramm, das die Operationsfolge des BIST- Blocks gemäß der zweiten Ausführungsform zeigt;

Fig. 9 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer dritten Ausführungsform der Erfindung zeigt;

Fig. 10 ein Flußdiagramm, das die Operationsfolge des BIST- Blocks gemäß der dritten Ausführungsform zeigt;

Fig. 11 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer vierten Ausführungsform der Erfindung zeigt;

Fig. 12 ein Flußdiagramm, das die Operationsfolge der Test/Reparatur-Steuerlogik gemäß der vierten Aus­ führungsform zeigt;

Fig. 13 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer fünften Ausführungsform der Erfindung zeigt;

Fig. 14 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer sechsten Ausführungsform der Erfindung zeigt;

Fig. 15 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer siebten Ausführungsform der Erfindung zeigt;

Fig. 16 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer achten Ausführungsform der Erfindung zeigt;

Fig. 17 ein Schema, das den Aufbau einer integrierten Halb­ leiterschaltung gemäß einer neunten Ausführungsform der Erfindung zeigt; und

Fig. 18 ein Schema, das den Aufbau einer herkömmlichen inte­ grierten Halbleiterschaltung zeigt.

Bevorzugte Ausführungsformen der Erfindung werden unter Bezugnahme auf die Zeichnungen erläutert. Die Erfindung ist nicht auf diese Ausführungsformen beschränkt.

Fig. 1 ist ein Schema, das den Aufbau einer integrierten Halbleiterschaltung gemäß der ersten Ausführungsform zeigt. Die integrierte Halbleiterschaltung 1 der ersten Ausführungs­ form (hinsichtlich des Integrationsgrads, z. B. LSI, gibt es keine besonderen Einschränkungen) umfaßt viele Speicher (z. B. RAM) 10, 11 und 12, einen Speicher 13 zur Unterstüt­ zung oder zum Austausch (z. B. einen RAM), speichereingangs­ seitige Selektoren 20, 21, 22 und 23, die Signale (Daten- und Steuersignale) zu den RAM 10 bis 13 leiten, speicherausgangs­ seitige Selektoren 30, 31 und 32, die RAM-Datenausgangs­ signale von den RAM 10 bis 13 weiterleiten, und eine Spei­ chertestschaltung (Test/Reparatur-Steuerlogik) 2.

Die Test/Reparatur-Steuerlogik 2 weist folgendes auf: (a) einen Abtastcontroller, der die RAM 10 bis 13 durch Ab­ tastung testet, und (b) einen BIST-Block bzw. eingebauten Selbsttest-Block, der einen Selbsttest der RAM 10 bis 13 aus­ führt.

Die LSI 1 umfaßt eine Speichertestschaltung (Test/Reparatur- Steuerlogik) 3, die die Selektoren 20 bis 23 und 30 bis 32 entsprechend einem Modussignal und einem Reparatursignal steuert, einen Schaltungsblock (Konstruktionsblock) 4, der die Funktionen der LSI 1 durch Verwendung der RAM 10 bis 13 im aktuellen Betrieb ausübt, speichertestschaltungsseitige Ausgangspuffer 40 bis 43, die die RAM-Datenausgangssignale von den RAM 10 bis 13 an die Test/Reparatur-Steuerlogik 2 abgeben, und schaltungsblockseitige Ausgangspuffer 50 bis 52, die die RAM-Datenausgangssignale von den RAM 10 bis 13 an den Konstruktionsblock 4 abgeben.

Der Speichertyp, der für die RAM 10 bis 13 verwendet wird, ist nicht auf DRAM, SRAM begrenzt. Weiterhin kann ein Spei­ cher vom Einzeltyp oder eine Mischung von verschiedenen Spei­ chertypen verwendet werden. Es ist zwar nur ein RAM zur Unterstützung 13 gezeigt, aber es können viele davon vorgese­ hen sein.

Die speichereingangsseitigen Selektoren 20 bis 23 geben die Steuersignale (Signale zum Testen, die Daten- und Steuer­ signale aufweisen) von der Test/Reparatur-Steuerlogik 2 oder Signale (Daten- und Steuersignale) von dem Konstruktionsblock 4 an die RAM 10 bis 13 entsprechend dem Selektorwählsignal von der Test/Reparatur-Steuerlogik 3 ab. Das bedeutet, die speichereingangsseitigen Selektoren 20 bis 23 schalten zwischen Signalen zum Testen und Signalen für den aktuellen Betrieb um.

Die speichereingangsseitigen Selektoren 20 bis 23 sind in einer Reihe in Übereinstimmung mit den RAM 10 bis 13 angeord­ net. Entsprechend den Selektorwählsignalen von der Test/Reparatur-Steuerlogik 3 wird das Signal von dem Kon­ struktionsblock 4, das gewöhnlich von einem der Selektoren extrahiert und abgegeben wird, durch das Signal von dem Kon­ struktionsblock 4 ersetzt, das gewöhnlich von einem benach­ barten speichereingangsseitigen Selektor extrahiert und abge­ geben wird.

Die speicherausgangsseitigen Selektoren 30 bis 32 sind in einer Reihe in Übereinstimmung mit den RAM 10 bis 12 angeord­ net. Entsprechend den Selektorwählsignalen von der Test/Reparatur-Steuerlogik 3 wird das Signal von dem RAM, das gewöhnlich von einem der Selektoren extrahiert und abgegeben wird, durch das Signal von dem RAM ersetzt, das gewöhnlich von einem benachbarten speichereingangsseitigen Selektor extrahiert und abgegeben wird.

Das bedeutet, daß die RAM 10 bis 13 (die Anschlüsse dieser RAM) verschoben und ersetzt werden können, indem die Selekto­ ren 20 bis 23 und 30 bis 32 umgeschaltet werden. Fig. 1 zeigt ein Beispiel, bei dem ein RAM-Abschnitt verschoben werden kann. Wenn jedoch der Selektoreingang erhöht wird, ist es möglich, viele RAM gleichzeitig zu verschieben.

Als Alternative können die RAM 10 bis 12 und der Ersatz-RAM 13 so verbunden sein, da sie ohne Verschieben der RAM 10 bis 13 direkt ersetzbar sind. Die Verbindungen können jedoch ver­ einfacht werden, indem die RAM 10 bis 13 so verbunden werden, daß sie durch Verschieben ersetzt werden können.

Die Test/Reparatur-Steuerlogik 2 extrahiert folgendes: (a) ein direktes Rücksetzsignal über einen Rücksetzeingang 60, (b) Taktsignale zum Abtasttesten und BIST-Testen über einen Takteingang 61, (c) ein Modussignal (ein Signal, das einen RAM auswählt, um einen Normalmodus, BIST-Modus oder einen Abtasttest auszuführen) über einen Moduleingang 62, (d) ein Abtastdateneingabesignal über einen Abtasteingabeeingang 63, (e) ein Abtastmodussignal (ein Signal, das den Abtast­ modus vorgibt) über einen Abtastmoduseingang 64 und (f) ein Taktsignal für den Speichertest über einen Speichertakt­ eingang 65. Die Test/Reparatur-Steuerlogik 2 erzeugt Steuer­ signale auf der Basis dieser Signale und gibt die Steuer­ signale an die speichereingangsseitigen Selektoren 20 bis 23 ab.

Die Test/Reparatur-Steuerlogik 2 extrahiert Daten von den speichertestschaltungsseitigen Ausgangspuffern 40 bis 43, gibt Abtastdatenausgangssignale über einen Abtastabgabe­ ausgang 66 ab, wenn ein Abtasttest ausgeführt wird, und gibt Reparaturcodesignale über einen Reparaturcodeausgang 68 ab, wenn ein BIST-Test durchgeführt wird.

Die Test/Reparatur-Steuerlogik 3 extrahiert die Modussignale, extrahiert die Reparatursteuersignale über einen Reparatur­ steuereingang 67 und gibt Selektorwählsignale an die Selekto­ ren 20 bis 23 und 30 bis 32 ab. Bei dem hier betrachteten Beispiel umfassen die Selektorwählsignale Signale, die bestimmen, welcher Eingang von den Selektoren 20 bis 23 und 30 bis 32 ausgewählt und abgegeben wird, und die Reparatur­ steuersignale umfassen Signale zur Steuerung der Verarbei­ tung, so daß ein fehlerhafter RAM durch den Ersatz-RAM 13 er­ setzt wird.

Wenn das Modussignal ein Modus zur Durchführung eines Tests (d. h. des Abtastmodus oder des BIST-Modus) ist, gibt die Test/Reparatur-Steuerlogik 3 Selektorwählsignale ab, so daß die speichereingangsseitigen Selektoren 20 bis 23 die Steuer­ signale von der Test/Reparatur-Steuerlogik 3 auswählen und die speicherausgangsseitigen Selektoren 30 bis 32 den gewöhn­ lichen Ausgang auswählen.

Wenn das Modussignal der gewöhnliche Modus zur Durchführung von gewöhnlichen Operationen ist, gibt die Test/Reparatur- Steuerlogik 3 die Selektorwählsignale ab, die einen fehler­ haften RAM blockieren und ihn durch Verschieben von einem oder vielen RAM von dem fehlerhaften RAM zu dem RAM 13 auf der Basis des Reparatursteuersignals ersetzen.

Die speichertestschaltungsseitigen Ausgangspuffer 40 bis 43 geben die RAM-Datenausgangssignale von den RAM 10 bis 13 an die Test/Reparatur-Steuerlogik 2 ab. Die schaltungsblock­ seitigen Puffer 50 bis 52 geben die RAM-Datenausgangssignale von den RAM 10 bis 13 an den Konstruktionsblock 4 ab.

Wenn der Abtastmodus gesetzt ist, aktiviert die Test/Reparatur-Steuerlogik 2 eine Abtaststeuerung, die die Durchführung eines Abtasttests eines einzelnen RAM ermög­ licht. Fig. 2 zeigt den Aufbau (das Ersatzschaltbild) der LSI 1, wenn die Test/Reparatur-Steuerlogik 2 eine Abtaststeuerung gemäß der ersten Ausführungsform durchführt.

In diesem Fall extrahiert in der LSI 1 ein Abtastregister 70 in der Abtaststeuerung ein direktes Rücksetzsignal, ein Abtastmodussignal, ein Taktsignal und ein Abtastdatenein­ gangssignal und gibt ein Steuersignal für einen Abtasttest an die RAM 10 bis 13 ab.

Ein Taktsignal für den Speichertest wird den RAM 10 bis 13 zugeführt. Ein Selektor 71 in der Abtaststeuerung extrahiert die RAM-Datenausgangssignale von den RAM 10 bis 13, wählt das Signal von dem RAM, der durch das Modussignal bezeichnet wurde, und gibt es an ein Abtastregister 70 ab. Das Abtast­ register 70 gibt dieses Signal als ein Abtastdatenausgangs­ signal über den Abtastabgabeausgang 66 nach außen ab.

Wenn der BIST-Modus gesetzt ist, wird der BIST-Block in der Test/Reparatur-Steuerlogik 2 wirksam, und es wird ein Selbst­ test zum gleichzeitigen Testen der RAM 10 bis 13 durchge­ führt. Fig. 3 zeigt den Aufbau (Ersatzschaltbild) der LSI 1, wenn der BIST-Block in der Test/Reparatur-Steuerlogik 2 ent­ sprechend der ersten Ausführungsform wirksam ist.

In diesem Fall extrahiert ein Muster- bzw. Patterngenerator- Zähler (PG-Zähler) 80 in dem BIST-Block in der LSI 1 das direkte Rücksetzsignal, das Modussignal und das Taktsignal für den Speichertest und gibt ein Ausgangssignal mit dem Zählwert N ab, das das Taktsignal für die Operation des Ein­ gangsmusters für einen Speichertest/Erwartungswert-Pattern­ generator (PG_SPRAM) 81 in der nächsten Stufe bildet.

Der PG_SPRAM 81 in dem BIST-Block extrahiert das Zählwert-N- Ausgangssignal aus dem PG-Zähler 80 und erzeugt ein Chip­ wählausgangssignal (CSC-Ausgangssignal), ein Schreib­ schutzausgangssignal (WEC-Ausgangssignal), ein Adreßausgangs­ signal, ein Testpatternausgangssignal und ein Erwartungswert­ ausgangssignal und gibt diese ab.

Die RAM 10 bis 13 extrahieren das CSC-Ausgangssignal, das WEC-Ausgangssignal, das Adreßausgangssignal und das Test­ patternausgangssignal von dem PG_SPRAM 81 und das Taktsignal für den Speichertest und geben ein RAM-Datenausgangssignal ab.

Ein EXKLUSIV-ODER-Glied (EX-OR) 85 in dem BIST-Block extra­ hiert das Erwartungswertausgangssignal aus dem PG_SPRAM 81 und das RAM-Datenausgangssignal von den RAM 10 bis 13, errechnet eine EXKLUSIV-ODER-Verknüpfung und gibt das Resul­ tat ab. Dabei stimmt das Erwartungswertausgangssignal mit den RAM-Datenausgangssignalen, die von den RAM 10 bis 13 abgege­ ben werden, überein, wenn die RAM 10 bis 13 normal arbeiten.

Wenn das RAM-Datenausgangssignal und das Erwartungswert­ ausgangssignal übereinstimmen, nimmt das von dem EX-OR 85 errechnete Resultat einen niedrigen Logikpegel an. Wenn also das von dem EX-OR 85 errechnete Resultat einen niedrigen Logikpegel hat, kann bestimmt werden, daß der RAM ordnungs­ gemäß funktioniert.

Wenn andererseits das RAM-Datenausgangssignal und das Erwar­ tungswertausgangssignal nicht übereinstimmen, nimmt das von dem EX-OR 85 errechnete Resultat einen hohen Logikpegel an. Wenn also das von dem EX-OR 85 errechnete Resultat den hohen Logikpegel hat, kann bestimmt werden, daß der RAM fehlerhaft ist.

Ein logisches ODER-Glied (ODER) 86 in dem BIST-Block extra­ hiert das von dem EX-OR 85 errechnete Resultat und ein DO- Ausgangssignal von einem Rücksetz-Flipflop (FF) 83 in der nächsten Stufe, errechnet eine logische ODER-Verknüpfung und gibt das Rechenergebnis ab.

Ein Lesefreigabesignalgenerator (EN) 82 in dem BIST-Block extrahiert das CSC-Ausgangssignal und das WEC-Ausgangssignal von dem PG_SPRAM 81 und das Taktsignal für einen Speicher­ test. Der EN 82 erzeugt ein Lesefreigabesignal zum Vergleich der RAM-Datenausgangssignale von den RAM 10 bis 13 mit dem Erwartungswertausgangssignal von dem PG_SPRAM 81.

Das FF 83 in dem BIST-Block extrahiert das Lesefreigabesignal aus dem EN 82, das von dem ODER-Glied 86 errechnete Resultat und das direkte Rücksetzsignal und gibt ein DO-Signal ab, das das Resultat des Vergleichs zwischen den RAM-Datenausgangs­ signalen von den RAM 10 bis 13 und dem Erwartungswert­ ausgangssignal von dem PG_SPRAM 81 zeigt.

Ein Codegenerator 84 in dem BIST-Block extrahiert das DO-Aus­ gangssignal von dem FF 83 und erzeugt ein Reparaturcodesignal und gibt dieses ab. Dieses Reparaturcodesignal umfaßt ein Speichertestabschlußsignal, ein Codesignal und ein Speicher­ bezeichnungsinformationssignal. Das Speichertestabschluß­ signal besagt, daß der BIST-Test abgeschlossen ist.

Das Codesignal zeigt eines von "Speicherersatz unnötig" (ein Code, der zeigt, daß sämtliche RAM 10 bis 13 richtig funktio­ nieren und keine Unterstützung brauchen), "Speicherersatz möglich" (ein Code, der zeigt, daß festgestellt wurde, daß einer der RAM 10 bis 12 fehlerhaft ist und ersetzt werden kann), "Speicherersatz unmöglich" (ein Code, der zeigt, daß festgestellt wurde, daß einer der RAM 10 bis 12 fehlerhaft ist und nicht unterstützt werden kann), und "nur Speicher zur Speicherunterstützung fehlerhaft" (ein Code, der zeigt, daß nur der Ersatz-RAM 13 als fehlerhaft detektiert wurde). Das Speicherbezeichnungsinformationssignal zeigt, welcher der RAM fehlerhaft ist.

In der vorstehenden Erläuterung des Aufbaus der LSI 1 haben die Test/Reparatur-Steuerlogik 2 und 3 und die Selektoren 20 bis 23 und Selektoren 30 bis 32 konzeptionelle Funktionen, die nicht den in den Darstellungen gezeigten physischen Auf­ bau zu haben brauchen. Beispielsweise können einige oder sämtliche der Verarbeitungsfunktionen der Test/Reparatur- Steuerlogik 2 und 3, der Selektoren 20 bis 23 und der Selek­ toren 30 bis 32 unter Verwendung einer CPU (Zentraleinheit), die in den Zeichnungen nicht gezeigt ist, und durch Pro­ gramme, die durch diese übersetzt und ausgeführt werden, realisiert werden.

Ein Computerprogramm, das Befehle an die CPU im Zusammen­ wirken mit einem Betriebssystem oder dergleichen abgibt, so daß die CPU eine Vielzahl von Prozessen ausführen kann, ist in einem in den Zeichnungen nicht gezeigten ROM gespeichert.

Die CPU führt die verschiedenen Prozesse in Übereinstimmung mit dem Programm aus. Als Alternative können einige oder sämtliche der Verarbeitungsfunktionen der Test/Reparatur- Steuerlogik 2 und 3, der Selektoren 20 bis 23 und der Selek­ toren 30 bis 32 mittels Hardware, die verdrahtete Logik auf­ weist, realisiert werden.

Die Bestandteile der LSI in den nachstehend beschriebenen zweiten bis neunten Ausführungsbeispielen können gleicher­ maßen durch eine CPU und ein Programm oder mittels Hardware realisiert werden.

Die Test/Reparatur-Steuerlogik 2 und 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 entsprechen einer ersten Testeinheit der Erfindung. Die Test/Reparatur-Steuerlogik 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 ent­ sprechen einer Ersatzsteuerungseinheit der Erfindung.

Der Betrieb der ersten Ausführungsform, die wie oben erläu­ tert aufgebaut ist, wird unter Bezugnahme auf die Fluß­ diagramme der Fig. 4 bis 6 erläutert. Das Flußdiagramm von Fig. 4 zeigt die Operationsfolge der Abtaststeuerung der Test/Reparatur-Steuerungslogik 2 bei der ersten Ausführungs­ form.

Die Abtaststeuerung extrahiert ein Signal für den Test (etwa ein Abtastdateneingangssignal) von einer außerhalb befindli­ chen Vorrichtung, um ein Signal für den Test zu erzeugen (Schritt S1). Das Steuersignal für den Abtasttest wird an die RAM 10 bis 13 abgegeben (Schritt S2).

Ausgangssignale (Speicherausgangssignale) werden aus den RAM 10 bis 13 extrahiert (Schritt S3), und das Speicherausgangs­ signal von einem der RAM wird an eine außerhalb befindliche Testvorrichtung abgegeben (Schritt S4).

Diese Operation wird sequentiell für jeden RAM ausgeführt. Die externe Testvorrichtung extrahiert jedes Speicher­ ausgangssignal von der LSI 1 und bestimmt, ob dieser spezi­ elle RAM fehlerhaft ist. Ein externer Reparatursteuersignal­ generator erzeugt ein Reparatursteuersignal und gibt es an die LSI 1 ab. Der Reparatursteuersignalgenerator speichert Daten für die Erzeugung des Reparatursteuersignals nach Maß­ gabe des von der Testvorrichtung bestimmten Resultats.

Wenn beispielsweise der Reparatursteuersignalgenerator einen Speicher für eine Sicherung oder dergleichen hat, sind in diesem Speicher Daten zum Abschalten der Sicherung und Erzeu­ gen eines Reparatursteuersignals gespeichert.

Das Flußdiagramm von Fig. 5 zeigt die Operationsfolge des BIST-Blocks der Test/Reparatur-Steuerlogik 2 der ersten Aus­ führungsform. Der BIST-Block erzeugt ein Steuersignal für den Selbsttest (etwa ein Testpatternausgangssignal) (Schritt S11) und gibt das Steuersignal für den Selbsttest an die RAM 10 bis 13 ab (Schritt S12).

Der BIST-Block extrahiert die Signale (Speicherausgangs­ signale), die von den RAM 10 bis 13 abgegeben werden (Schritt S13), und bestimmt, ob die RAM 10 bis 13 fehlerhaft sind (Schritt S14). Das Reparaturcodesignal wird auf der Basis des Resultats dieser Bestimmung erzeugt (Schritt S15) und nach außen abgegeben (Schritt S16).

Diese Operation wird sequentiell für jeden der RAM ausge­ führt. Der externe Reparatursteuersignalgenerator speichert Daten zum Erzeugen des Reparatursteuersignals entsprechend dem Speicherausgangssignal von der LSI 1.

Wenn beispielsweise der Reparatursteuersignalgenerator einen Speicher für eine Sicherung oder dergleichen hat, sind in diesem Speicher Daten zum Abschalten der Sicherung und Erzeu­ gen eines Reparatursteuersignals gespeichert. Das Reparatur­ codesignal und das Reparatursteuersignal können identisch sein.

Das Flußdiagramm von Fig. 6 zeigt die Operationsfolge der Test/Reparatur-Steuerlogik 3 der ersten Ausführungsform. Die Test/Reparatur-Steuerlogik 3 extrahiert das Reparatursteuer­ signal von dem externen Reparatursteuersignalgenerator (Schritt S21). Wenn kein RAM fehlerhaft ist (NEIN in Schritt S22), gibt die Test/Reparatur-Steuerlogik 3 Selektorwähl­ signale zum Trennen des Ersatz-RAM 13 von dem Konstruktions­ block 4 ab, um eine normale Verbindung mit den Selektoren 20 bis 23 und den Selektoren 30 bis 32 zu erhalten (Schritt S25).

Wenn andererseits ein fehlerhafter RAM vorliegt (JA in Schritt S22), gibt die Test/Reparatur-Steuerlogik 3 Selektor­ wählsignale zum Trennen des fehlerhaften RAM von dem Kon­ struktionsblock 4 und Ersetzen desselben durch den RAM ab, und zwar von dem RAM zu dem Ersatz-RAM 13 zu den Selektoren 20 bis 23 und den Selektoren 30 bis 32 (Schritte S23 und S24).

Nachstehend werden die Operationen der Selektoren 20 bis 23 und der Selektoren 30 bis 32 anhand eines speziellen Bei­ spiels erläutert. Wenn beispielsweise der RAM 11 fehlerhaft ist, entspricht der speichereingangsseitige Selektor 20 in der Verschiebefolge dem RAM vor dem fehlerhaften RAM 11. Der Selektor 20 wählt das Signal, das er normalerweise extrahie­ ren würde (d. h. er wählt den Eingang X0). Der speicher­ eingangsseitige Selektor 21 kann jeden Eingang wählen.

Die auf den speichereingangsseitigen Selektor 21 folgenden speichereingangsseitigen Selektoren wählen das Signal, das normalerweise von dem unmittelbar vorhergehenden speicher­ eingangsseitigen Selektor in der Verschiebefolge gewählt werden würde (d. h. sie wählen Eingang X1).

Der speicherausgangsseitige Selektor 30 entspricht in der Verschiebefolge dem RAM vor dem fehlerhaften RAM 11. Der Selektor 30 wählt das Signal, das er normalerweise extrahie­ ren würde (d. h. er wählt den Eingang X0). Die auf den spei­ cherausgangsseitigen Selektor 30 folgenden speicherausgangs­ seitigen Selektoren wählen das Signal, das normalerweise von dem in der Verschiebefolge unmittelbar vorhergehenden spei­ chereingangsseitigen Selektor gewählt werden würde (d. h. sie wählen Eingang X1).

Infolgedessen entsprechen der Eingang IN0 und der Ausgang OUT0 des Konstruktionsblocks 4, die normalerweise dem RAM 10 entsprechen, weiterhin wie normal dem RAM 10, aber der Ein­ gang IN1 und der Ausgang OUT1 des Konstruktionsblocks 4, die normalerweise dem RAM 11 entsprechen, entsprechen nunmehr dem nächsten RAM in der Verschiebefolge.

Danach wird die Entsprechung der Selektoren um einen RAM ver­ schoben, so daß der letzte Eingang INn und Ausgang OUTn des Konstruktionsblocks 4, die normalerweise dem RAM 12 entspre­ chen, nunmehr dem Ersatz-RAM 13 entsprechen, der am Ende der Verschiebefolge vorgesehen ist.

Wie oben beschrieben, führen gemäß der ersten Ausführungsform die Test/Reparatur-Steuerlogik 2 und 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 einen Test durch, um unter den RAM 10 bis 13 fehlerhafte RAM zu detektieren, und die Test/Reparatur-Steuerlogik 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 ersetzen den fehlerhaften RAM durch den Ersatz-RAM 13 auf der Basis des Reparatursteuersignals entsprechend dem Testergebnis. Infolgedessen kann die gesamte LSI 1 auch dann ordnungsgemäß funktionieren, wenn einer der RAM fehlerhaft ist, so daß die Ausbeute erhöht wird.

Gemäß der ersten Ausführungsform trennen ferner die Test/Reparatur-Steuerlogik 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 den RAM, der als fehlerhaft ermit­ telt wurde, und ersetzen ihn durch Verschieben von einem oder vielen Speichern von dem fehlerhaften RAM zu dem Ersatz-RAM 13. Daher können Verzögerungen zwischen den RAM verringert werden. Der BIST-Block der Test/Reparatur-Steuerlogik 2 testet gleichzeitig die RAM 10 bis 13 mittels Durchführung eines Selbsttests.

Infolgedessen kann die LSI 1 die Speicher gleichzeitig selbst testen, was die Durchführung des Tests auf einfache Weise und mit hoher Geschwindigkeit erlaubt. Zusätzlich sind die Test/Reparatur-Steuerlogik 2 und 3, die Selektoren 20 bis 23 und die Selektoren 30 bis 32 für viele Arten von RAM gemein­ sam vorgesehen. Es ist daher möglich, eine Vergrößerung der Schaltungsfläche zu vermeiden.

Eine zweite Ausführungsform der Erfindung führt einen Test durch, um festzustellen, ob die Prüfung der RAM 10 bis 13 bei der ersten Ausführungsform richtig ausgeführt wird. Da der Grundaufbau und -betrieb die gleichen wie bei der ersten Aus­ führungsform sind, werden hier nur die unterschiedlichen Ab­ schnitte erläutert.

Das Schema von Fig. 7 zeigt den Aufbau (Ersatzschaltbild) der LSI, wenn gemäß der zweiten Ausführungsform ein Test ausge­ führt wird, um einen fehlerhaften BIST-Block zu detektieren. Abschnitte, die mit denen von Fig. 3 identisch sind, sind mit den gleichen Bezeichnungen versehen und werden nicht mehr erläutert.

Zusätzlich zu dem Aufbau der LSI 1 der ersten Ausführungsform umfaßt die LSI 160 der zweiten Ausführungsform außerdem ein Flipflop (FF) zum Testen einer Speichertestschaltung 161, die das Steuersignal von dem PG_SPRAM 81 extrahiert und es an das EX-OR 85 abgibt, und zwar entweder, bevor der Selbsttest durchgeführt wird, oder gleichzeitig damit.

Außerdem wählt ein nicht gezeigter Selektor beispielsweise eines von den RAM-Datenausgangssignalen der RAM 10 bis 13 und das von dem FF 171 abgegebene Signal und gibt es an das EX-OR 85 ab.

Der BIST-Block der zweiten Ausführungsform betrachtet das Flipflop zum Testen einer Speichertestschaltung 161 als künstlichen Speicher und bestimmt auf der Basis des Lesens und Schreibens aus diesem bzw. in diesen, ob seine eigene Operation normal ist. Wenn das Testergebnis zeigt, daß dieser künstliche Speicher fehlerhaft ist, bestimmt der BIST-Block, daß seine eigene Operation nicht normal ist. Der BIST-Block entspricht einer zweiten Testeinheit der Erfindung.

Die Operation der LSI 160 der zweiten Ausführungsform wird unter Bezugnahme auf das Flußdiagramm von Fig. 8 erläutert. Das Flußdiagramm von Fig. 8 zeigt die Operationsfolge des BIST-Blocks gemäß der zweiten Ausführungsform. Abschnitte, die mit denen von Fig. 5 identisch sind, sind mit identischer Legende angegeben und werden nicht erläutert.

Vor der Durchführung eines Selbsttests führt der BIST-Block beispielsweise einen Test durch, um festzustellen, ob seine eigene Operation normal ist (Schritt S26). Wenn der BIST- Block bestimmt, daß seine Operation normal ist (JA in Schritt S27), wird der Vorgang von Schritt S11 ausgeführt. Wenn dage­ gen der BIST-Block bestimmt, daß seine Operation fehlerhaft ist (NEIN in Schritt S27), beendet der BIST-Block die Abar­ beitung.

Gemäß der zweiten Ausführungsform führt der BIST-Block einen Selbsttest durch, um zu bestimmen, ob er fehlerhaft ist. Dadurch wird die Zuverlässigkeit der Prüfungen der RAM 10 bis 13, die durch den BIST-Block ausgeführt werden, erhöht.

Eine dritte Ausführungsform verwendet eine phasenstarre Schleife bzw. PLL, um ein Taktsignal für den Test zu verviel­ fachen, und führt einen Test des aktuellen Betriebs und/oder der Geschwindigkeitsbetriebstoleranz in den Konstruktionen der ersten und zweiten Ausführungsform durch.

Da Grundaufbau und -betrieb die gleichen wie bei der ersten und zweiten Ausführungsform sind, werden hier nur die Unter­ schiede erläutert. Das Schema von Fig. 9 zeigt den Aufbau der LSI gemäß der dritten Ausführungsform. Abschnitte, die mit denen von Fig. 1 identisch sind, sind mit identischer Legende versehen und werden nicht näher erläutert.

Zusätzlich zu dem Aufbau der LSI 1 der ersten Ausführungsform weist die LSI 90 der dritten Ausführungsform außerdem einen PLL-Kreis 91 auf, der ein Taktsignal von dem Taktsignal­ eingang 61 extrahiert, ein Taktsignal für den Speichertest über den Speichertaktsignaleingang 65 extrahiert, diese Signale multipliziert und abgibt.

Anstelle der Test/Reparatur-Steuerlogik 2 der ersten Ausfüh­ rungsform weist die LSI 90 eine Test/Reparatur-Steuerlogik 92 auf, die den PLL-Kreis 91 steuert und das Taktsignal sowie das Taktsignal für den Speichertest von dem PLL-Kreis 91 extrahiert.

Der PLL-Kreis 91 multipliziert das Taktsignal und das Takt­ signal für den Speichertest und gibt sie ab in Übereinstim­ mung mit der Test/Reparatur-Steuerlogik 92. Die Test/Reparatur-Steuerlogik 92 steuert den PLL-Kreis 91 so, daß die Signale auf die aktuelle Betriebsfrequenz verviel­ facht werden. Das Resultat der Multiplikation des Taktsignals und des Taktsignals für den Speichertest wird in die Test/Reparatur-Steuerlogik 92 eingegeben, die den aktuellen Betrieb testet.

Außerdem ändert die Test/Reparatur-Steuerlogik 92 die Frequenz des Ausgangssignals des PLL-Kreises 91, gibt das Signal ein und testet die Geschwindigkeitsbetriebstoleranz der RAM 10 bis 13. Die übrigen Operationen und der übrige Aufbau der Test/Reparatur-Steuerlogik 92 sind die gleichen wie bei der Test/Reparatur-Steuerlogik 2 der ersten Ausfüh­ rungsform. Der PLL-Kreis 91 entspricht einer Vervielfachungs­ einheit der Erfindung.

Die Operation der vorstehenden Ausbildung gemäß der dritten Ausführungsform wird unter Bezugnahme auf das Flußdiagramm von Fig. 10 erläutert. Das Flußdiagramm von Fig. 10 zeigt die Operationsfolge des BIST-Blocks der Test/Reparatur-Steuer­ logik 92 gemäß der dritten Ausführungsform.

Schritte, die mit denen der Fig. 8 identisch sind, sind mit identischen Schrittnummern bezeichnet und werden nicht noch­ mals erläutert. Wenn ein Selbsttest durchgeführt wird, steuert der BIST-Block den PLL-Kreis 91 so, daß das Takt­ signal und das Taktsignal für den Speichertest auf eine vor­ bestimmte Frequenz vervielfacht werden (S31), und geht zu Schritt S26 weiter.

Wie oben beschrieben, vervielfacht bei der dritten Ausfüh­ rungsform der PLL-Kreis 91 das Taktsignal und das Taktsignal für den Speichertest auf eine vorbestimmte Frequenz, und die Test/Reparatur-Steuerlogik 92 testet den aktuellen Betrieb und/oder die Geschwindigkeitsbetriebstoleranz unter Nutzung des Taktsignals und des Taktsignals für den Speichertest, die von dem PLL-Kreis 91 vervielfacht worden sind. Dadurch kann ein detaillierterer Test durchgeführt werden.

Eine vierte Ausführungsform speichert Daten zur Erzeugung eines Reparatursteuersignals in der LSI und zur Erzeugung des Reparatursteuersignals in der LSI bei der ersten bis dritten Ausführungsform. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis dritten Ausführungsform sind, werden hier nur die Unterschiede beschrieben.

Das Schema von Fig. 11 zeigt den Aufbau der LSI gemäß der vierten Ausführungsform. Abschnitte, die mit denen von Fig. 9 identisch sind, sind mit identischen Bezeichnungen versehen und werden nicht weiter erläutert.

Zusätzlich zu dem Aufbau der LSI 90 der dritten Ausführungs­ form weist die LSI 100 der vierten Ausführungsform außerdem ein Reparaturcoderegister 101 auf, das ein Reparaturcode­ signal erzeugt. Die Test/Reparatur-Steuerlogik 92 gibt in das Reparaturcoderegister 101 ein Reparaturcodesignal ein.

Das Reparaturcoderegister 101 speichert Daten zum Erzeugen eines Reparatursteuersignals entsprechend diesem Reparatur­ codesignal, erzeugt das Reparaturcodesignal auf der Basis dieser Daten und gibt es an die Test/Reparatur-Steuerlogik 3 ab.

Infolgedessen ist es nicht mehr erforderlich, einen Repara­ turcodesignalgenerator außerhalb der LSI 100 vorzusehen. Das Reparaturcoderegister 101 entspricht einer Steuersignalerzeu­ gungs-Ersatzeinheit der Erfindung.

Die Operation des vorstehenden Aufbaus gemäß der vierten Aus­ führungsform wird unter Bezugnahme auf das Flußdiagramm von Fig. 12 beschrieben. Das Flußdiagramm von Fig. 12 zeigt die Operationsfolge des Reparaturcoderegisters 101 gemäß der vierten Ausführungsform.

Während eines Selbsttests extrahiert das Reparaturcode­ register 101 das Reparaturcodesignal von der Test/Reparatur- Steuerlogik 92 (Schritt S41) und erzeugt und speichert ein Reparatursteuersignal (Schritte S42 und S43). Während des aktuellen Betriebs gibt das Reparaturcoderegister 101 das gespeicherte Reparatursteuersignal an die Test/Reparatur- Steuerlogik 3 ab (Schritt S44).

Wie oben beschrieben, erzeugt gemäß der vierten Ausführungs­ form das Reparaturcoderegister 101 das Reparatursteuersignal auf der Basis des Reparaturcodesignals von der Test/Reparatur-Steuerlogik 92. Daher kann das Reparatur­ steuersignal in der LSI 100 erzeugt werden.

Bei einer fünften Ausführungsform der Erfindung sind die Selektoren 20 bis 23 und 30 bis 32 der ersten bis vierten Ausführungsform gemeinsam mit den RAM 10 bis 13 vorgesehen. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis vierten Ausführungsform sind, werden hier nur die Unter­ schiede erläutert.

Das Schema von Fig. 13 zeigt den Aufbau der LSI gemäß der fünften Ausführungsform. Abschnitte, die mit denen von Fig. 11 identisch sind, sind mit den gleichen Bezeichnungen verse­ hen und werden nicht mehr erläutert.

Die LSI 110 der fünften Ausführungsform ist so ausgebildet, daß Selektoren und Puffer vorgesehen sind, die den Speichern selbst in der LSI 100 der vierten Ausführungsform entspre­ chen. 111, 112, 113 und 114 sind Speicher (Bereiche) mit ein­ gebauten Selektoren. Somit sind die Selektoren 20 und 30 und die Puffer 40 und 50 gemeinsam mit dem RAM 10 in dem Speicher 111 vorgesehen.

Die Selektoren 21 und 31 und die Puffer 41 und 51 sind gemeinsam mit dem RAM 11 in dem Speicher 112 vorgesehen. Ebenso sind die Selektoren 22 und 32 und die Puffer 42 und 52 gemeinsam mit dem RAM 12 in dem Speicher 113 vorgesehen. In dem Speicher 114 ist der Ersatz-RAM 13 gemeinsam mit dem Selektor 23 und dem Puffer 43 vorgesehen.

Wie oben beschrieben, sind bei der fünften Ausführungsform die Selektoren 20 bis 23 und 30 bis 32 in den Speichern 111 bis 114 vorgesehen. Daher werden Verzögerungen zwischen den Speichern verringert. Außerdem ist es einfach, den Aufbau so auszulegen, daß die Speicherzugriffsgeschwindigkeit erhöht und die Verzögerung von Signalen für den aktuellen Betrieb so verringert wird, daß diese Priorität gegenüber Signalen zum Testen erhalten.

Bei einer sechsten Ausführungsform der Erfindung ist der Ersatz-RAM 13 der RAM 10 bis 13 in der ersten bis fünften Ausführungsform körperlich nahe an dem Konstruktionsblock 4 vorgesehen. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis fünften Ausführungsform sind, werden hier nur die Unterschiede beschrieben. Fig. 14 ist ein Schema, das den Aufbau der LSI gemäß der sechsten Ausführungsform zeigt.

In der LSI 120 der sechsten Ausführungsform ist der Ersatz- RAM 13 nahe einem Bereich 121 vorgesehen, der die Test/Reparatur-Steuerlogik und den Konstruktionsblock auf­ weist. Da der Ersatz-RAM 13 nahe dem Konstruktionsblock vor­ gesehen ist, weicht die zeitliche Steuerung in einer optima­ len Richtung ab, wenn der Ersatz-RAM 13 zum Einsatz kommt.

Gemäß der sechsten Ausführungsform ist der Ersatz-RAM 13 an der Seite vorgesehen, die nahe dem Bereich 121 ist, der die Test/Reparatur-Steuerlogik und den Konstruktionsblock auf­ weist. Infolgedessen weicht die zeitliche Steuerung in einer optimalen Richtung ab, wenn ein RAM ersetzt wird. Nachdem der RAM ersetzt ist, kann daher die LSI 120 normal mit der glei­ chen zeitlichen Steuerung wie vor dem Auswechseln funktionie­ ren.

Bei einer siebten Ausführungsform der Erfindung sind die RAM 10 bis 13 körperlich in einer fortlaufenden Kette in Überein­ stimmung mit der Verschiebefolge der Selektoren 20 bis 23 und 30 bis 32 bei der ersten bis sechsten Ausführungsform ange­ ordnet. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis sechsten Ausführungsform sind, werden hier nur die Unterschiede erläutert.

Das Schema von Fig. 15 zeigt den Aufbau der LSI gemäß der siebten Ausführungsform. Abschnitte, die mit denen von Fig. 14 identisch sind, sind mit den gleichen Bezeichnungen verse­ hen und werden nicht weiter erläutert.

In der LSI 130 der siebten Ausführungsform sind die RAM 10 bis 13 physisch in einer fortlaufenden Kette in Übereinstim­ mung mit der Verschiebefolge der Selektoren 20 bis 23 und 30 bis 32 angeordnet, wobei sich der Ersatz-RAM 13 am Ende der Kette befindet. Da die RAM 10 bis 13 physisch in einer fort­ laufenden Kette in Übereinstimmung mit der Verschiebefolge der Selektoren 20 bis 23 und 30 bis 32 angeordnet sind, wird die zeitliche Abweichung beim Ersetzen eines RAM verringert.

Gemäß der siebten Ausführungsform sind die RAM 10 bis 13 physisch in einer fortlaufenden Kette mit der Verschiebefolge der Selektoren 20 bis 23 und 30 bis 32 angeordnet. Verzöge­ rungen zwischen den RAM können daher verringert werden.

Bei einer achten Ausführungsform der Erfindung sind die RAM in der ersten bis siebten Ausführungsform in viele Gruppen getrennt. Weiterhin ist in jeder RAM-Gruppe ein Ersatz-RAM vorgesehen. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis siebten Ausführungsform sind, werden hier nur die Unterschiede erläutert. Das Schema von Fig. 16 zeigt den Aufbau der LSI gemäß der achten Ausführungsform.

In der LSI 140 der achten Ausführungsform sind die RAM in zwei RAM-Gruppen 142 und 143 aufgeteilt. Außerdem ist in den RAM-Gruppen 142 bzw. 143 jeweils ein Ersatz-RAM 13a bzw. 13b vorgesehen. Ein Bereich 141 umfaßt eine Test/Reparatur- Steuerlogik zum Testen und Ersetzen der RAM der RAM-Gruppen 142 und 143 und einen Konstruktionsblock zur Erzielung der Funktionen der LSI 140 unter Anwendung der RAM der RAM- Gruppen 142 und 143. Die Ersatz-RAM 13a und 13b werden als Ersatz verwendet, um fehlerhafte RAM in den RAM-Gruppen 142 und 143 zu ersetzen.

Gemäß der achten Ausführungsform sind die Ersatz-RAM 13a und 13b in jeder der separat angeordneten RAM-Gruppen 142 und 143 vorgesehen. Daher können die RAM-Gruppen 142 und 143 auch dann repariert werden, wenn die montierten RAM in die RAM- Gruppen 142 und 143 unterteilt sind. Es sind hier zwar nur zwei RAM-Gruppen gezeigt, es könnten aber viele vorgesehen sein.

In einer neunten Ausführungsform der Erfindung sind die montierten RAM der ersten bis siebten Ausführungsform separat in vielen Gruppen angeordnet, und es ist ein RAM zur gemein­ samen Unterstützung sämtlicher RAM-Gruppen vorgesehen. Da Grundaufbau und -betrieb die gleichen wie bei der ersten bis siebten Ausführungsform sind, werden hier nur die Unter­ schiede erläutert. Fig. 17 ist ein Schema, das den Aufbau der LSI gemäß der neunten Ausführungsform zeigt.

In der LSI 150 der neunten Ausführungsform sind die RAM in zwei RAM-Gruppen 152 und 153 unterteilt, und eine gemeinsame RAM-Gruppe 154 ist für die RAM-Gruppen 152 und 153 vorgese­ hen. Die gemeinsame RAM-Gruppe 154 weist den gemeinsamen Ersatz-RAM 13c für die RAM-Gruppen 152 und 153 auf.

Ein Bereich 151 weist eine Test/Reparatur-Steuerlogik zum Testen und Austauschen der RAM der RAM-Gruppen 152 und 153 und die gemeinsame RAM-Gruppe 154 und einen Konstruktions­ block zur Erzielung der Funktionen der LSI 150 durch Verwen­ dung der RAM der RAM-Gruppen 152 und 153 und der gemeinsamen RAM-Gruppe 154 auf. Der Ersatz-RAM 13c wird als ein Ersatz verwendet, um fehlerhafte RAM in den RAM-Gruppen 152 und 153 zu ersetzen.

Bei der neunten Ausführungsform ist ein gemeinsamer Ersatz- RAM 13c für die getrennt angeordneten RAM-Gruppen 152 und 153 vorgesehen. Es ist daher möglich, eine Zunahme der Größe der Schaltung auch dann zu verhindern, wenn die montierten RAM separat in den RAM-Gruppen 152 und 153 angeordnet sind. Es sind zwar nur zwei RAM-Gruppen gezeigt, es könnten aber viele vorgesehen sein.

Eine integrierte Halbleiterschaltung kann mit dieser Speicherreparaturfunktion versehen werden, indem ein Compu­ terprogramm zur Realisierung des Speicherreparaturverfahrens gemäß den beschriebenen ersten bis neunten Ausführungsformen in einem transportablen Aufzeichnungsmedium, wie etwa einer Magnetplatte, beispielsweise einer Diskette, einem Halb­ leiterspeicher (einschließlich solchen, die in einer Kartu­ sche enthalten sind, einer PC-Karte usw.), wie etwa einem ROM, einem EPROM, einem EEPROM, einem Flash-ROM und derglei­ chen, einer Bildplatte, wie einer CD-ROM und einer DVD- Platte, einer magnetooptischen Platte, wie etwa einer MO gespeichert und das auf dem Aufzeichnungsträger gespeicherte Programm in einem sicheren Aufzeichnungsmedium, wie etwa einem ROM und einem RAM in der integrierten Halbleiter­ schaltung gespeichert wird.

Wie oben beschrieben, führt bei der LSI der vorliegenden Erfindung die erste Testeinheit einen Test aus, um unter einer Vielzahl von Speichern Fehler zu detektieren, und die Ersatzsteuerungseinheit stellt einen Ersatzspeicher in Über­ einstimmung mit dem detektierten fehlerhaften Speicher der Vielzahl von Speichern auf der Basis eines Ersatzsteuer­ signals bereit, das in Übereinstimmung mit dem Resultat des von der ersten Testeinheit durchgeführten Tests ist. Infolge­ dessen kann die gesamte integrierte Halbleiterschaltung auch dann normal arbeiten, wenn irgendeiner der Speicher fehler­ haft ist. Somit kann die Ausbeute verbessert werden.

Außerdem verschiebt die Ersatzsteuerungseinheit die Speicher von der auf den detektierten fehlerhaften Speicher folgenden Stufe bis zu dem Ersatzspeicher, so daß der detektierte fehlerhafte Speicher ersetzt wird. Dadurch können Verzögerun­ gen zwischen den Speichern verringert werden.

Ferner sind die Speicher kontinuierlich in Übereinstimmung mit der von der Ersatzsteuerungseinheit durchgeführten Ver­ schiebung angeordnet. Dadurch können die Verzögerungen zwi­ schen den Speichern verringert werden. Die Selbsttest­ steuerungseinheit testet ferner gleichzeitig die Selbsttests der Speicher.

Infolgedessen ist die integrierte Halbleiterschaltung in der Lage, die Speicher gleichzeitig selbst zu testen. Der Test kann somit auf einfache Weise und mit hoher Geschwindigkeit durchgeführt werden.

Weiterhin führt die zweite Testeinheit einen Test durch, um eine fehlerhafte Detektierung in der ersten Testeinheit zu erkennen. Daher kann die Zuverlässigkeit des von der ersten Testeinheit durchgeführten Tests erhöht werden.

Die Vervielfachungseinheit vervielfacht das Taktsignal für den Test der ersten Testeinheit auf eine vorbestimmte Frequenz, und die erste Testeinheit testet den aktuellen Betrieb und/oder die Geschwindigkeitsbetriebstoleranz durch Nutzung des Taktsignals, das von der Vervielfachungseinheit vervielfacht wurde. Daher kann ein detaillierterer Test durchgeführt werden.

Die Ersatzsteuersignal-Erzeugungseinheit erzeugt ferner auto­ matisch ein Ersatzsteuersignal auf der Basis des Ergebnisses des Tests der ersten Testeinheit. Somit kann das Ersatz­ steuersignal in der integrierten Halbleiterschaltung automa­ tisch erzeugt werden.

Ferner ist die erste Testeinheit gleichzeitig für viele Speichertypen vorgesehen. Dadurch kann eine Vergrößerung der Schaltungsfläche vermieden werden.

Die Ersatzsteuerungseinheit ist ferner über viele Speicher verteilt. Dadurch können Verzögerungen zwischen den Speichern verringert werden. Außerdem kann der Aufbau auf einfache Weise so ausgelegt sein, daß die Speicherzugriffsgeschwindig­ keit erhöht und die Verzögerung von Signalen für den aktuel­ len Betrieb verringert wird, so daß diese Priorität gegenüber Testsignalen erhalten.

Der Ersatzspeicher ist ferner an einer Seite nahe der Schal­ tung, die die Speicher verwendet, vorgesehen. Infolgedessen weicht der zeitliche Ablauf in einer optimalen Richtung ab, wenn ein Speicher ersetzt wird. Nachdem also der Speicher er­ setzt worden ist, kann die integrierte Halbleiterschaltung normal mit dem gleichen zeitlichen Ablauf wie vor der Erset­ zung funktionieren.

Der Ersatzspeicher ist ferner für jede einer Vielzahl von separat angeordneten Speichergruppen vorgesehen. Somit können Speicher in jeder Gruppe auch dann repariert werden, wenn die Vielzahl von Speichern in der Vielzahl von Gruppen separat angeordnet ist.

Ferner ist der Ersatzspeicher gemeinsam für die separat ange­ ordnete Vielzahl von Speichergruppen vorgesehen. Es ist dadurch möglich, eine Vergrößerung der Schaltungsfläche zu vermeiden.

Bei dem Verfahren nach der Erfindung führt der erste Test­ schritt einen Test durch, um Fehler unter einer Vielzahl von Speichern zu detektieren, und der Ersatzsteuerungsschritt stellt einen Ersatzspeicher entsprechend dem detektierten fehlerhaften Speicher unter der Vielzahl von Speichern auf der Basis eines Ersatzsteuersignals bereit, das in Überein­ stimmung mit dem Resultat des von dem ersten Testschritt aus­ geführten Tests ist. Infolgedessen kann die gesamte inte­ grierte Halbleiterschaltung auch dann normal funktionieren, wenn irgendeiner der Speicher fehlerhaft ist. Somit kann die Ausbeute verbessert werden.

Der Ersatzsteuerungsschritt verschiebt die Speicher von der auf den detektierten fehlerhaften Speicher folgenden Stufe bis zu dem Ersatzspeicher, so daß der detektierte fehlerhafte Speicher ersetzt wird. Daher können Verzögerungen zwischen den Speichern verringert werden.

Der Selbstteststeuerungsschritt testet gleichzeitig die Selbsttests der Vielzahl von Speichern beim ersten Test­ schritt. Infolgedessen ist die integrierte Halbleiter­ schaltung imstande, selbst die Vielzahl von Speichern gleich­ zeitig zu testen. Daher kann der Test auf einfache Weise und mit hoher Geschwindigkeit durchgeführt werden.

Der zweite Testschritt führt einen Test durch, um eine fehlerhafte Detektierung beim ersten Testschritt zu erkennen. Daher kann die Zuverlässigkeit des von dem ersten Testschritt durchgeführten Tests erhöht werden.

Der Vervielfachungsschritt vervielfacht das zum Test dienende Taktsignal des ersten Testschritts auf eine vorbestimmte Frequenz, und der erste Testschritt testet den aktuellen Betrieb und/oder die Geschwindigkeitsbetriebstoleranz unter Nutzung des Taktsignals, das in dem Vervielfachungsschritt vervielfacht worden ist. Daher kann ein genauerer Test durch­ geführt werden.

Das Computerprodukt der Erfindung ist ein computerlesbares Aufzeichnungsmedium, in dem Programme gespeichert sind, die es einem Computer ermöglichen, das Speicherreparaturverfahren für eine oben beschriebene integrierte Halbleiterschaltung gemäß der Erfindung auszuführen. Somit können die oben beschriebenen Operationen und Verfahren der Erfindung von einem Computer realisiert werden.

Die Erfindung wurde zwar zum Zweck einer vollständigen und deutlichen Offenbarung unter Bezugnahme auf eine bestimmte Ausführungsform beschrieben, die beigefügten Ansprüche sollen jedoch nicht darauf beschränkt sein, sondern sollen sämtliche Modifikationen und alternativen Konstruktionen umfassen, die für den Fachmann ersichtlich sind.

Claims (18)

1. Integrierte Halbleiterschaltung, gekennzeichnet durch
eine Vielzahl von Speichern (10, 11, 12);
einen Ersatzspeicher (13), der von der Vielzahl von Speichern (10, 11, 12) verschieden ist;
eine erste Testeinheit (2, 3, 20-23, 30-32), die einen Test in bezug auf jeden der Vielzahl von Speichern (10, 11, 12) ausführt, um zu detektieren, ob sich unter der Vielzahl von Speichern (10, 11, 12) ein defekter Speicher befindet; und
eine Ersatzsteuerungseinheit (3, 20-23, 30-32), die das Ergebnis des von der ersten Testeinheit (2, 3, 20-23, 30-32) durchgeführten Tests empfängt und, wenn das Resultat zeigt, daß sich ein defekter Speicher unter der Vielzahl von Speichern (10, 11, 12) befindet, den feh­ lerhaften Speicher auf der Basis eines Ersatzsteuer­ signals durch den Ersatzspeicher (13) ersetzt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Vielzahl von Speichern (10, 11, 12) in einer Verschiebereihenfolge angeordnet ist,
daß der Ersatzspeicher (13) in einer letzten Stufe der Verschiebereihenfolge angeordnet ist; und
daß die Ersatzsteuerungseinheit (3, 20-23, 30-32) eine Verschiebung von einer auf den fehlerhaften Speicher folgenden Stufe bis zu dem Ersatzspeicher (13) ausführt und dadurch den fehlerhaften Speicher ersetzt.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vielzahl von Speichern (10, 11, 12) kontinuier­ lich und in Übereinstimmung mit der Verschiebereihen­ folge der Ersatzsteuerungseinheit (3, 20-23, 30-32) vor­ gesehen ist.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Testeinheit (2, 3, 20-23, 30-32) eine Selbstteststeuerungseinheit aufweist, die gleichzeitig Selbsttests der Vielzahl von Speichern (10, 11, 12) steuert.

5. Schaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine zweite Testeinheit, die einen Test durchführt, um eine fehlerhafte Detektierung in der ersten Testeinheit (2, 3, 20-23, 30-32) zu erkennen.

6. Schaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Vervielfachereinheit (91), die ein zum Test dienen­ des Taktsignal der ersten Testeinheit (2, 3, 20-23, 30-32) auf eine vorbestimmte Frequenz vervielfacht, wobei die erste Testeinheit (2, 3, 20-23, 30-32) den aktuellen Betrieb und/oder die Geschwindigkeits­ betriebstoleranz unter Nutzung des Taktsignals, das von der Vervielfachereinheit (91) vervielfacht wurde, testet.

7. Schaltung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Ersatzsteuersignal-Erzeugungseinheit (101), die automatisch ein Ersatzsteuersignal auf der Basis eines Testergebnisses der ersten Testeinheit (2, 3, 20-23, 30-32) erzeugt.

8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Vielzahl von Speichern (10, 11, 12) eine Viel­ zahl von Typen aufweist und daß die erste Testeinheit (2, 3, 20-23, 30-32) für die Vielzahl von Speichern (10, 11, 12) gemeinsam vorgesehen ist.

9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Ersatzsteuerungseinheit (3, 20-23, 30-32) über die Vielzahl von Speichern verteilt ist.

10. Schaltung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch eine Speicher verwendende Schaltung, die die Vielzahl von Speichern (10, 11, 12) verwendet; wobei der Ersatz­ speicher (13) an einer Seite nahe der Speicher verwen­ denden Schaltung vorgesehen ist.

11. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Vielzahl von Speichern separat in einer Vielzahl von Gruppen (142, 143) angeordnet ist und daß der Ersatzspeicher (13a, 13b) für jede der Vielzahl von Speichergruppen (142, 143) vorgesehen ist.

12. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Vielzahl von Speichern separat in einer Vielzahl von Gruppen (152, 153) angeordnet ist und der Ersatz­ speicher (154) für die Vielzahl von Speichergruppen gemeinsam vorgesehen ist.

13. Speicherreparaturverfahren für eine integrierte Halb­ leiterschaltung, die eine Vielzahl von Speichern (10, 11, 12) und einen Ersatzspeicher (13) aufweist, dadurch gekennzeichnet,
daß das Verfahren die folgenden Schritte aufweist:

• - Durchführen eines ersten Tests, um unter der Viel­ zahl von Speichern (10, 11, 12) einen fehlerhaften Speicher zu detektieren; und
• - Einfügen des Ersatzspeichers (13) in Übereinstim­ mung mit dem unter der Vielzahl von Speichern (10, 11, 12) detektierten fehlerhaften Speicher auf der Basis eines Ersatzsteuersignals, das einem Resultat des in dem ersten Testschritt durchgeführ­ ten Tests entspricht.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet,
daß die Vielzahl von Speichern (10, 11, 12) in einer Verschiebereihenfolge angeordnet ist,
daß der Ersatzspeicher (13) in einer letzten Stufe der Verschiebereihenfolge angeordnet ist; und
daß der Ersatzsteuerungsschritt eine Verschiebung von einer auf den detektierten fehlerhaften Speicher folgen­ den Stufe bis zu dem Ersatzspeicher (13) ausführt, um dadurch den detektierten fehlerhaften Speicher zu erset­ zen.

15. Verfahren nach den Ansprüchen 13 oder 14, gekennzeichnet durch den Schritt des Steuerns der Vielzahl von Speichern (10, 11, 12) derart, daß sie gleichzeitige Selbsttests in dem ersten Testschritt ausführen.

16. Verfahren nach einem der Ansprüche 13 bis 15, gekennzeichnet durch einen zweiten Testschritt zur Durchführung eines Tests, um eine fehlerhafte Detektierung in dem ersten Test­ schritt zu erkennen.

17. Verfahren nach einem der Ansprüche 13 bis 16, gekennzeichnet durch den Schritt der Vervielfachung eines zum Test bestimmten Taktsignals des ersten Testschritts auf eine vorbe­ stimmte Frequenz, wobei der erste Testschritt den aktu­ ellen Betrieb und/oder die Geschwindigkeitsbetriebs­ toleranz unter Nutzung des Taktsignals, das in dem Ver­ vielfachungsschritt vervielfacht wurde, testet.

18. Computerlesbarer Aufzeichnungsspeicher, in dem Programme gespeichert sind, die es einem Computer ermöglichen, das Speicherreparaturverfahren einer integrierten Halblei­ terschaltung nach einem der Ansprüche 13 bis 17 auszu­ führen.