DE2728318C2

DE2728318C2 - Verfahren zur Prüfung der Signalverzögerung einer einseitig verzögerungsabhängigen, stufenempfindlichen Einheit

Info

Publication number: DE2728318C2
Application number: DE2728318A
Authority: DE
Inventors: Edward Baxter Purdy Station N.Y. Eichelberger; Eugen Igor Potomac Muehldorf, Md.; Ronald Gene Vestal N.Y. Walther; Thomas Walter Longmont Col. Williams
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-06-23
Publication date: 1987-04-23
Also published as: GB1581865A; JPS533141A; DE2728318A1; FR2356997A1; CA1077567A; JPS573107B2; FR2356997B1; JPS5539227B2; DE2728676A1; DE2728676C2; GB1581861A; JPS533754A; DE2729053A1; CA1089031A; GB1581863A; CA1075770A; US4051352A; JPS533145A; US4074851A; DE2729053C2

Description

Die Erfindung betrifft ein Verfahren zur Prüfung der Signalverzögerung einer einseitig verzögerungsabhängigen, stufenempfindlichen Einheit nach dem Oberbegriff des Anspruchs 1.
Bisher waren die Konstrukteure logischer Computerschaltungen mit Matrixanordnungen vollkommen frei bei der Anordnung logischer Schaltungen und Matrixanordnungen zur Implementierung von Systemfunktionen und logischen Systemunterfunktionen für die Zentraleinheiten, Kanäle und Steuereinheiten, die in Digitalrechnern u. dgl. verwendet wurden. Diese Freiheit führte zu einer Vielzahl von Konstruktionsverwirklichungen, die alle ihre eigene Abhängigkeit von den Verzögerungs- und Wechselstromeigenschaften der einzelnen, im System verwendeten Schaltkreise hatten. Eine wohldefinierte Schnittstelle zwischen dem Konstrukteur der logischen Schaltungen und dem Komponentenhersteller existierte und es konnten Prüfverfahren zu beider Zufriedenheit entwickelt werden. Die Wechselstromparameter, wie Anstiegszeit, Abfallzeit, Verzögerung der einzelnen Schaltung, sowie andere wichtige Verzögerungsparameter, ließen sich leicht prüfen, da man leichten Zugang zu den Schaltungsteilen hatte.
Mit dem Aufkommen monolithisch hochintegrierter Halbleiterschaltungen veränderte sich diese Schnittstelle zwischen Konstrukteur und Hersteller wesentlich. Die Technik der monolithisch hochintegrierten Schaltungen bietet dem Konstrukteur logischer Schaltungen und dem Hersteller die Möglichkeit, tausende von Schaltungen auf einem Chip aus Halbleitermaterial zu realisieren. Diese Möglichkeit wiederum reduziert den Stromverbrauch und die Kosten der Halbleiterschaltungen und erhöht ihre Leistungsfähigkeit. Bei derart dichten Konfigurationen ist es jedoch entweder unmöglich oder unpraktisch, bei jeder einzelnen Schaltung die bekannten Wechselstromparameter zu prüfen. Demzufolge muß man logische Systeme und Untersysteme in Einheiten unterteilen, die im wesentlichen für Schwankungen dieser Parameter unempfindlich sind. Ein allgemeines, modulares Unterteilungssystem dieser Art ist in der US 37 83 254 beschrieben. Solche Funktionseinheiten verlangen Prüfverfahren, die die Leistung der gesamten Anordnung messen. Die Prüfverfahren der Vergangenheit sind dafür nicht geeignet. Das oben erwähnte System betrifft keine Computerschaltungen, die eingebettete Matrixanordnungen benutzen. Diese Matrixanordnungen sind eine zweckmäßige Anordnung von Speicherzellen und/oder logischen Zellen. Einige logische Konstruktionen werden durch Verwendung solcher Matrixanordnungen wesentlich vereinfacht.
In der Vergangenheit konnte man z. B. jede einzelne Schaltung oder eingebettete Matrixanordnung auf die üblichen Gleichspannungs- und Wechselspannungsparameter prüfen. Außerdem waren die Matrixanordnungen nicht eingebettet und von der Logik getrennt. Zugang zu den Matrixanordnungen oder Bausteineinheiten zum Anlegen von Prüfbedingungen und Messen der Ausgangsergebnisse erhielt man über eine feste Anzahl von Eingangs-/ Ausgangsstiften. Bei den monolithisch hochintegrierten Funktionseinheiten steht zwar dieselbe Anzahl von Eingangs-/ Ausgangsstiften zur Verfügung, auf einem Chip ist jedoch eine wesentlich höhere Anzahl von Schaltungen und Matrixanordnungen gemischt. Ein unabhängiger Zugang zu den einzelnen Schaltungen ist nicht mehr möglich.
In einem typischen Modul, der z. B. 100 Chips enthält, von denen die Logikchips jeweils bis zu 600 typische Schaltungen aufweisen und der 25 Chips mit Matrixanordnungen enthält, würde der Modul wenigstens 30 000 Schaltungen und 25 Matrixanordnungen enthalten. Eine Parameterprüfung einer solchen Einheit ist nicht mehr möglich. Die Wechselstromprüfung der gesamten logischen Schaltungen, die keine Matrixanordnungen speisen oder von Matrixanordnungen gespeist werden, kann durch Strukturen und Verfahren erfolgen, die in den US 37 83 254, 37 61 695 und 37 84 907 beschrieben sind. Wenn die Funktionsprüfung der Matrixanordnungen auf einer solchen Einheit mit herkömmlicher Konfiguration der logischen Schaltungen versucht wird, ist die Erfassung der Logik unmittelbar um die Matrixanordnung herum und für die Matrixanordnung selbst wesentlich niedriger und das Zuverlässigkeitsniveau für die Verwendung in Rechensystemen wäre ebenfalls entsprechend niedrig. Daher muß die Technik verbessert werden. Gegenwärtige logische Konfigurationen von Systemen mit logischen Schaltungen und Matrixanordnungen müssen vermieden und eine neuartige Konfiguration benutzt werden, die die Wechselstromprüfung gestattet, wenn die Vorteile der monolithisch hochintegrierten Halbleiterschaltunen wahrgenommen werden sollen. Die Prüfung dieser Konfigurationen muß funktionell auf dem Chip, dem Modul oder der darauffolgenden Packungsstufe erfolgen. Eine solche Prüfung verlangt die Anwendung der automatischen Prüfmustererzeugung bei der Erstellung der Muster, die an das ganze logische System angelegt werden sollen.
Aus der DE-OS 23 46 617 ist ein Verfahren zur Prüfung der Signalverzögerung einer monolithisch integrierten Schaltung bekannt, die aus Netzwerken von kombinatorischen logischen Schaltungen und von sequentiellen, als Schieberegister-Verriegelungsstufen ausgeführten logischen Schaltungen besteht.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Prüfung der Signalverzögerung einer monolithisch integrierten Schaltung anzugeben, die außer den Netzwerken aus kombinatorischen logischen Schaltungen und den als Schieberegister- Verriegelungsstufen ausgeführten sequentiellen logischen Schaltungen noch eine zwischen die kombinatorischen Schaltungen eingebettete Matrixanordnung enthält.
Diese Aufgabe wird gelöst durch das im Patentanspruch 1 gekennzeichnete Verfahren.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.
Es zeigt
Fig. 1 in einem Blockschaltbild ein Prüfsystem zur Ausführung des erfindungsgemäßen Verfahrens,
Fig. 2 ein Blockschaltbild der Organisation einer allgemeinen Logikschaltung mit eingebetteten Matrixanordnungen,
Fig. 3 Zeitdiagramme der Systemtaktimpulszüge,
Fig. 4 Zeitdiagramme der Eingabetaktimpulszüge,
Fig. 5 die Organisation der Matrixanordnung,
Fig. 6 ein Schaltbild einer Verriegelungsschaltung, die für ein System in FET-Ausführung geeignet ist,
Fig. 7 ein Schaltbild eines Verriegelungsschaltungspaares aus System- und Hilfsverriegelungsschaltung für die allgemeine Organisation, geeignet für das FET-Ausführungsbeispiel,
Fig. 8 das Schaltbild eines Verriegelungsschaltungspaares,
Fig. 9 Pfade durch das System,
Fig. 10 den Ablauf des Prüfverfahrens, der Sensitivierung und der Änderung der primären Eingangssignale und
Fig. 11 den Ablauf des Prüfverfahrens sowie die gleichzeitige Sensitivierungsprüfung und die Maschinengeschwindigkeitsprüfung.
Das allgemeine und modulare Logiksystem der Erfindung mit einseitiger Verzögerungsabhängigkeit und Eingabe-/ Ausgabemöglichkeit kann zum Prüfen der Signalverzögerungen ausgewählter, sensitivierter Pfade benutzt werden, die kombinatorische Logikschaltungen und Matrixanordnungen enthalten. Derartige Systeme werden in arithmetischen und/oder logischen Einheiten, der Steuereinheit und den Datenkanaleinheiten eines Rechnersystems verwendet. Die allgemeine Konfiguration eines solchen Systems ist auch auf Speicheranordnungen und kombinatorische logische Schaltungen anwendbar, d. h., auf Gebilde aus logischen Schaltungen, die in einer bevorzugten Weise physikalisch angeordnet sind, beispielsweise als programmierbare Matrixanordnungen logischer Schaltungen, wie sie in der US 35 93 317 beschrieben sind. Die allgemein mit 40 in Fig. 2 bezeichnete Matrixanordnung kann eine m x n Speichermatrix oder eine programmierbare Matrixanordnung logischer Schaltungen sein, jede von allgemein bekannter Art. In diesem Zusammenhang wird hingewiesen auf die US 35 93 317, 38 63 232 und 39 36 812.
Die Konfiguration der logischen und der Speicherschaltungen eines solchen Systems ist gekennzeichnet durch eine einseitige Verzögerungsabhängigkeit. Es ist so organisiert, daß das richtige Arbeiten des Systems nicht von der Anstiegs- oder Abfallzeit oder einer minimalen Verzögerung einer einzelnen logischen Schaltung oder der Matrixanordnung abhängt. Die Verzögerung hängt davon ab, wieviele Stufen der Logik einschließlich der Matrixanordnung vorhanden sind, die ein Signal von einem getakteten Element, d. h., von einer Verriegelungsschaltung bis zu einer anderen durchläuft, ohne daß eine Abhängigkeit von den einzelnen Verzögerungszeiten längs dieses Pfades besteht. Eine solche Konfiguration ist als stufenempfindlich bekannt.
Der Begriff "stufenempfindlich" ist wie folgt definiert: Ein logisches System ist nur dann stufenempfindlich, wenn die Antwort auf jede zulässige Änderung des Eingangszustandes unabhängig von den durch die Schaltung und die Verbindungsleitungen bedingten Verzögerungen innerhalb des Systems aus logischen und Speicherschaltungen ist. Wenn zu einer Änderung des Eingangszustandes die Änderung von mehr als einem Eingangssignal gehört, dann muß die Antwort auch von der Reihenfolge unabhängig sein, in der diese Änderungen bezüglich der Reihenfolge der Eingänge erfolgen.
Die obige Definition der stufenempfindlichen Betriebsweise führt die Beschränkung ein, daß nur zulässige Eingangsänderungen eintreten dürfen. Diese Beschränkungen gelten primär für die Systemtaktsignale. Dadurch müssen jedoch von außen an eine stufenempfindliche Schaltung angelegte Datensignale abgefragt und mit den Taktimpulszügen synchronisiert werden.
Der Ausdruck "Antwort" im stationären Zustand bezieht sich auf den Endwert aller internen Speicherelemente, wie Verriegelungsschaltungen, Flipflops oder anderer, durch eine Rückkopplungsschleife gekennzeichneter Strukturen. Ein stufenempfindliches System arbeitet aufgrund einer Folge von Eingangssignalen, die die richtigen Beschränkungen erfüllen und eine ausreichende Zeit zwischen den Änderungen verstreichen lassen, so daß sich das System in einem neuen internen Zustand stabilisieren kann. Der Zeitablauf ist generell gesichert durch Systemtaktsignalzüge, die die Arbeitsweise der logischen Schaltungen und der Matrixanordnung steuern. Außerdem muß zwischen dem Anlegen der Taktsignalzüge und der Steuersignale für die Matrixanordnung, wie Lese- und Schreibsteuersignale, genügend Zeit vergehen oder die Matrixanordnung braucht separate Taktsignale.
Die logische Organisation eines solchen Systems enthält das weitere Konzept, das alle internen Speicherelemente als Elemente mehrerer Schieberegister funktionieren können und von den Zugriffs- und Steuersignalen des Systems unabhängige Zugriffs- und Steuersignale haben. Um dieses Konzept zu verwirklichen, wird der gesamte Speicher innerhalb der logischen Organisation, der nicht in einer Matrix oder in einem Teil einer Matrix angeordnet ist, durch Verriegelungsschaltungen ausgeführt, die keine Zeitbedingungen kennen, und so erhält man ein System aus logischen Schaltungen und Matrixanordnung, das für Wechselstromeigenschaften unempfindlich wird. Diese Verriegelungsschaltungen sind ebenfall stufenempfindlich. Durch dieses Konzept werden komplexe Speicherelemente mit mehrfacher Rückkopplung überflüssig. Durch die Verwendung von Verriegelungsstufen, die nach Art eines Schieberegisters organisiert sein können, wird die Eingabe-/Ausgabemöglichkeit realisiert.
Das System wird durch zwei oder mehr nichtüberlappende Taktsignalzüge gespeist, die miteinander synchronisiert sind. Jeder Taktimpuls eines Zuges braucht nur lang genug zu sein, um eine Verriegelungsschaltung zu setzen. Das Durchschaltsignal und das Anregungssignal für jede getaktete Verriegelungsschaltung ist eine kombinierte logische Funktion der Systemeingangssignale, der Ausgangssignale von Verriegelungsschaltungen, gesteuert durch einen anderen Taktsignalzug als denjenigen, der ein Eingangssignal zu dieser getakteten Verriegelungsschaltung liefert oder von einer Matrixanordnung.
Zur Erreichung dieses Zieles wird jede getaktete Verriegelungsschaltung durch genau eines der Systemtaktsignale gesteuert. Wenn die logische UND-Verknüpfung des Taktsignales und des Durchschaltesignales den Wert 1 ergibt, wird die getaktete Verriegelungsschaltung in den durch das Anregungssignal für diese Verriegelungsschaltung bestimmten Zustand versetzt.
Bei einer derartigen logischen Organisation des Systems werden von einem automatischen Prüfmustergenerator erzeugte Muster erfindungsgemäß zur Prüfung der Signalverzögerung geliefert. Prüfmuster werden an eine zu prüfende Einheit 30 des in Fig. 1 gezeigten Systems geliefert. Eine solche Einheit ist in der Technik der monolithisch hochintegrierten Schaltungen hergestellt. Die Einheit erfüllt die Forderungen einer einseitigen Verzögerungsabhängigkeit und hat eine Eingabe-/ Ausgabemöglichkeit.
Die an die zu prüfende Einheit 30 gelieferten Prüfmuster enthalten sowohl Anregungsimpulse als auch Antwortimpulse, die von einer bestimmten Einheit erwartet werden, wenn sie einen Anregungsimpuls empfängt. Die Impulse werden so gegeben, daß eine bestimmte Antwort einem bestimmten Anregungsimpuls entspricht. Diese Muster werden durch ein automatisches System für Prüfsignale erzeugt, das als Teil in einem allgemeinen Digitalrechensystem mit einem Hilfsspeicher von der Größe 1 Megabyte enthalten ist.
Die in Fig. 1 dargestellte Organisation umfaßt einen automatischen Prüfmustergenerator 16, einen Prüfgenerator 18 für die logischen Schaltungen und einen Prüfgenerator 20 für die Matrixanordnung, da die Eigenschaften der logischen Schaltungen von denjenigen der Matrixanordnung hinreichend verschieden sein können. Die Prüfspezifikation für die Matrixanordnung kann Forderungen zum Prüfen auf regulären Aufbau sowie Zeitverhalten enthalten, die aus einer bestimmten Implementierung in einer bestimmten Technologie resultieren. Andererseits sind die logischen Schaltungen im allgemeinen eine frei gebildete, unregelmäßige, physikalische Anordnung, die ganz anderen Verzögerungseigenschaften unterliegt als die Matrixanordnung. Beide Generatoren müssen zusammenarbeiten, um Prüfungen für die Pfade richtig zu bestimmen, die logische und Matrixelemente enthalten.
Der automatische Prüfgenerator hat eine Bibliothek 14 von angenommenen Fehlern in sich gespeichert und enthält außerdem Steuerkarten 10 mit allen für die Generierung der Prüfmuster notwendigen Parametern. Die Steuerkarten 10 enthalten Betriebsverfahren und bestimmen, welche Routinen und Unterroutinen für die Prüfung der zu prüfenden Einheit 30 verwendet werden müssen. Die Fehlerbibliothek 14 kann entweder aus einer aus dem Schaltplan zusammengestellten Liste oder aus einem Algorithmus für jede Schaltungsanordnung oder jedes Netzwerk bestehen, die zu prüfen sind.
Um die jeweils zu generierenden Muster und die zu sensitivierenden Pfade festzulegen, wird die Beschreibung 12 der logischen Schaltungen der zu prüfenden Einheit 30 an den automatischen Testgenerator 16 gegeben. Diese Beschreibung 12 besteht aus der Angabe der logischen Schaltungen sowie aus der physikalischen Besonderheiten des Entwurfs der Einheit 30 und wird als Grundlage zur Bestimmung der jeweiligen Prüfung und der möglichen Fehler verwendet, die auftreten können. Der automatische Prüfgenerator 16 liefert die Prüfsignalmuster für die gewählten Pfade der zu prüfenden Einheit 30. Diese Muster werden an eine Rechenanlage 22 gegeben, die auch die durch die Technologie bedingten Spezifikationen 24 für die jeweils zu prüfende Einheit empfängt. Diese Spezifikationen 24 bestehen aus den Spannungs- und Stromwerten, die die binären Einsen und Nullen des Prüfsignalmusters ausdrücken. Somit liefert die Rechenanlage 22 Muster aus binären Einsen und Nullen, die bestimmte technologiespezifische Spannungen und Ströme ausdrücken, an den Prüfkompilierer 26, der jetzt die Operationscodes des Prüfgerätes hinzufügt und die Muster in einem Format anordnet, das zum Anlegen an die zu prüfende Einheit 30 geeignet ist.
Die Prüfmuster enthalten sowohl Anregungsimpulse als auch die erwarteten Antwortimpulse. Nach dem erfindungsgemäßen Verfahren werden die Muster an die zu prüfende Einheit 30 angelegt und die tatsächlichen Antworten dann mit den erwarteten im Vergleicher 32 verglichen. Der Vergleicher liefert eine Anzeige für die Zurückweisung 34 oder die Annahme 36. Die Zurückweisungsanzeige 34 kann auch eine Diagnoseeinheit 28 für die Fehlerursache anlaufen lassen, die vom Prüfkompilierer Prüfdaten zur Vorhersage der Fehleroperation empfängt. Dieser Diagnosezweig des Prüfsystems wird für eine diagnostische Prüfung verwendet. Seine Ausgabe ist eine Fehleranalyse und die Vorhersage 38.
Für die Generierung von Prüfmustern sowie für die Auswahl und Sensitivierung von Daten durch die Kombination aus logischen Schaltungen und Matrixanordnung werden ähnliche Geräte und Programmsteuerungen gebraucht wie für die Generierung bekannter fehlerorientierter Gleichspannungsprüfungen.
Die Generierung von Signalverzögerungsprüfungen für die Erfindung ist ähnlich schwierig wie die Generierung einer Gleichspannungsprüfung für kombinatorische Schaltungen. Jede Wechselspannungsprüfung wird durch eine kombinatorische Funktion und nicht als eine sequentielle Funktion beschrieben. Somit ist jede mögliche Wechselspannungsprüfung bestimmt durch eine der 2 ^m-Kombinationen von m binären Werten der Systemeingangssignale von den sequentiellen logischen Schaltungen auf der Einheit. Die vorliegende Erfindung beruht jedoch nicht in der Generierung von Prüfmustern für die zu prüfende Einheit noch in der Auswahl der zu sensitivierenden Pfade, sondern ist auf das Verfahren zum Prüfen der Einheit gerichtet, wenn die Muster an ausgewählte, sensitivierende Pfade angelegt werden.
Um die aus logischen Schaltungen und einer Matrixanordnung bestehende Einheit nach dem erfindungsgemäßen Verfahren zu prüfen, müssen für die Einheit die Forderungen nach einseitiger Verzögerungsabhängigkeit und Eingabe-/Ausgabemöglichkeit erfüllt sein. Die allgemeine logische Organisation einer solchen Einheit ist in Fig. 2 gezeigt. Die Konfiguration wird aus mehreren Netzwerken 42 und 44 kombinatorischer logischer Schaltungen und einer Matrixanordnung 40 gebildet, die so angeordnet sind, daß die Matrixanordnung in die kombinatorische logischen Schaltungen eingebettet ist. Die Kombination der aus der Matrixanordnung 40 und den kombinatorischen logischen Schaltungen 42 und 44 ist mit mehreren Eingangs-Verriegelungsschaltungen 46, 50 und 54 verbunden. Mehrere Eingangs-Verriegelungsschaltungen 46 können mit der kombinatorischen Logik 42 über mehrere Pfade 74, mehrere Eingangs-Verriegelungsschaltungen 50 über mehrere Leitungen 76 mit der Matrixanordnung 40 und mehrere Verriegelungsschaltungen 45 über mehrere Leitungen 78 mit der kombinatorischen Logik 44 verbunden sein. Außerdem werden mehrere Ausgangs-Verriegelungsschaltungen 58, 62 und 66 von den Schaltungen gespeist und zwar der Verriegelungssatz 66 von der kombinatorischen Logik 42 über mehrere Leitungen 86, der Verriegelungsschaltungssatz 62 von der Matrixanordnung 40 über mehrere Leitungen 84 und der Verriegelungsschaltungssatz 58 über die Leitungen 90 von der kombinatorischen Logik 44. Vor jedem Satz von Ausgangs-Verriegelungsschaltungen 58, 62 und 66 liegt ein UND-Glied, und zwar vor den Verriegelungsschaltungen 58 die UND-Glieder 60, vor den Verriegelungsschaltungen 62 die UND-Glieder 64 und vor dem Satz von Verriegelungsschaltungen 66 die UND-Glieder 68.
Das logische System wird dann effektiv in mehrere Teile unterteilt, von denen jeder aus einem Satz kombinatorischer Netzwerke mit eingebetteter Matrixanordnung und Sätzen von Verriegelungsschaltungen besteht, die alle wieder als Untermengen einer größeren Menge betrachtet werden können. Obwohl nur eine derartige Organisation dargestellt ist, können natürlich mehrere derartige Organisationen parallel angeordnet werden. Das System enthält außerdem mehrere direkte Eingänge 71, die über die Leitungen 70, 79, 81 und 83 an die kombinatorische Logik 42, 44 und die Matrixanordnung 40 verteilt werden. Außerdem enthält das System mehrere direkte Ausgänge 79, die über mehrere Leitungen 72, 73, 75, 77 verbunden sind und Ausgabedaten von der kombinatorischen Logik 42, 44 und der Matrixanordnung 40 transportieren.
Jedes kombinatorische Netzwerk 42 und 44 ist ein Netzwerk mit mehreren Eingängen und mehreren Ausgängen aus mehrstufigen, kombinatorischen logischen Schaltungen. In das Netzwerk ist die Matrixanordnung 44 durch mehrere Verbindungsleitungen 80 eingebettet, die die Matrix von dem logischen Netzwerk 42 her speisen, und durch mehrere Verbindungsleitungen 82, die das logische Netzwerk von der Matrix her speisen. Die Netzwerke 42 und 44 sind auch über mehrere Leitungen 88 verbunden. Die kombinatorischen Netzwerke und die Matrixanordnung bilden somit eine Einheit, die auf eine eindeutige Eingangskombination von Signalen anspricht und eine eindeutige Kombination von Ausgangssignalen liefert. Der Eingangssignalsatz kann aus externen Signalen oder Signalen von den Eingangs-Verriegelungsschaltungen 46, 50 und 54 bestehen. Unter dem Ausdruck "Satz" kann man auch ein einzelnes Element oder mehrere solcher Elemente verstehen.
Um die allgemeine Struktur nach dem erfindungsgemäßen Verfahren prüfen zu können, darf der durch ein Taktsignal gesteuerte Verriegelungs-Schaltungssatz nicht durch die Struktur der kombinatorischen logischen Schaltungen und die Matrixanordnung mit anderen Verriegelungsschaltungen verbunden werden können, die durch denselben Taktsignalzug gesteuert werden. Somit können die Ausgangssignale des Verriegelungs-Schaltungssatzes 46 nicht auf seine Eingänge rückgekoppelt werden. Aus diesem Verriegelungsschaltungssatz 46 über die Leitung 74 auftretende Daten können jedoch über vielerlei Wege auf die Verriegelungsschaltungssätze 58, 62 und 66 gekoppelt werden, von denen jeder durch einen anderen, zeitlich nicht überlappenden Taktsignalzug gesteuert werden muß als der Verriegelungs-Schaltungssatz 46.
Diese Forderung kann erfüllt werden durch die in Fig. 3 gezeigten Taktimpulszüge C 11, C 12, C 13, C 21, C 22, C 23. Es gibt mehrere Taktimpulszüge im Taktimpulszugs-Satz 1, wovon nur C 11, C 12 und C 13 dargestellt sind, die Daten in die Eingangs-Verriegelungsschaltungssätze 46, 50, 54 über die Sätze von UND-Gliedern 48, 52 und 56 leiten, wobei jeder derartige Satz mehrere UND-Glieder darstellt. Dieser Satz 1 von Taktimpulsen kann ein sich periodisch wiederholendes Zeitsegment T 1 belegen, wie es in Fig. 3 gezeigt ist. Ein anderer Taktimpulszugs-Satz 2 umfaßt mehrere Taktimpulszüge, von denen nur C 21, C 22 und C 23 dargestellt sind, und wird zum Weiterleiten eines jeden von der aus logischen Schaltungen und der Matrixanordnung bestehenden Struktur abgegebenen Signales über mehrere UND-Glieder 60, 64 und 68 verwendet. Der Taktimpulszugs-Satz 2 tritt in den periodisch sich wiederholenden Zeitsegmenten T 2 auf, die in Fig. 3 gezeigt sind. Die Zeitsegmente T 1 und T 2 dürfen sich für ein erfindungsgemäß arbeitendes logisches System nicht überlappen.
Die in mehrere UND-Glieder 48, 52, 56, 60, 64, 68 eintretenden Taktimpulse müssen einer logischen Eins entsprechen, wenn das entsprechende Datensignal vorhanden ist, damit der Zustand der Verriegelungsschaltung den Wert des in das UND-Glied eintretenden Datensignales annimmt. Wenn also ein Signal auf der Leitung 95 gleichzeitig mit dem Taktimpuls C 11 eine Eins darstellt, erzeugt die entsprechende Verriegelungsschaltung des Verriegelungsschaltungssatzes 46 den Signalzustand 1 an ihrem Ausgang. Wenn das Signal auf der Leitung 95 der Null entspricht, während der Taktimpuls C 11 dem Wert 1 entspricht, erzeugt die entsprechende Verriegelungsschaltung des Verriegelungsschaltungssatzes 46 an ihrem Ausgang ein dem Null-Zustand entsprechendes Signal. Die Verriegelungsschaltungen des Verriegelungs- Schaltungssatzes 46 können RS-Verriegelungsschaltungen sein. Sie können auch Daten-Verriegelungsschaltungen des Typs sein, der in der US 37 61 695 beschrieben ist. Die logische Organisation nach Fig. 2 funktioniert natürlich mit beiden Arten von Verriegelungsschaltungen. Das in Fig. 3 gezeigte System- Taktierungsschema stellt mit jeder Verriegelungsschaltungsart sicher, daß die Kombination aus logischem Netzwerk und Matrixanordnung durch Verriegelungsschaltungen gespeist wird, die von Taktimpulszügen getaktet werden, die sich von denjenigen Taktimpulszügen unterscheiden, die die Verriegelungsschaltungen betätigen, die durch die Kombination aus logischem Netzwerk und Matrixanordnung gespeist werden. Rückkopplungen innerhalb dieser Organisation sind nur zwischen den Verriegelungsschaltungssätzen 58, 62, 66 einerseits und 46, 50, 54 andererseits zulässig, die darstellungsgemäß durch mehrere Leitungen 51, 53, 55 mit mehreren Rückkopplungsleitungen 92 verbunden sind, die dann zu mehreren Leitungen 95, 97, 99 verzweigen können, die die Verriegelungsschaltungen 64, 50 und 54 speisen.
Wenn die Taktimpulse vom Taktimpulszugs-Satz 1 dem Wert der logischen Eins entsprechen, gestatten sie die Weiterleitung von Signalen durch mehrere UND-Glieder 48, 52, 56 und somit deren Eingabe in mehrere Eingangs-Verriegelungsschaltungen in den Sätzen 64, 50 und 54 und die Festlegung der logischen Signalwerte an den Ausgangs-Verriegelungsschaltungen. Diese Taktsignale müssen somit lange genug dem Wert 1 entsprechen, um die Verriegelungsschaltungen während des Zeitraumes setzen zu können, in dem sie dem Wert 1 entsprechen. Die logischen Signale, die jetzt aus mehreren Verriegelungsschaltungssätzen 46, 50, 54 kommen, wirken auf die Kombination 42, 40, 44 aus logischem Netzwerk und Matrixanordnung und durchlaufen diese. Wenn die logischen Pegel auf den Leitungen 84, 86, 90 einmal auf ihrem durch die Werte an den Eingangs-Verriegelungsschaltungssätzen bestimmten Wert zur Ruhe gekommen sind, kann der Taktimpulszugs-Satz 2 die Signale durch mehrere UND-Glieder 60, 64, 68 in die Ausgangs-Verriegelungsschaltungssätze 58, 62 und 66 takten. Wieder müssen die Signale des Taktimpulszugs-Satzes 2 lange genug auf dem Eins-Pegel bleiben, um die Verriegelungsschaltungssätze 58, 62, 66 entsprechend setzen zu können. Die Zeitdifferenz zwischen der Hinterflanke des letzten Taktimpulses im Taktimpulszugs-Satz 1 und der Vorderflanke des ersten Taktimpulses im Taktimpulszugs-Satz 2 muß groß genug sein, damit die Signale durch die Kombination aus logischem Netzwerk und Matrixanordnung weitergeleitet und an mehreren UND-Gliedern 60, 64 und 68 in einen stabilen Zustand ausschwingen können. Manchmal genügt es auch, wenn der Taktimpulszugs-Satz 1 aus einem Takt C 11 und der Taktimpulszugs-Satz 2 aus einem Takt C 12 besteht. Hiermit sind die Forderungen für den stufenempfindlichen Betrieb erfüllt und eine minimale Abhängigkeit von Wechselspannungs-Schaltungsparametern gesichert. Diese Pfade durch die Kombination von logischem Netzwerk und Matrix und die Verriegelungsschaltungssätze werden erfindungsgemäß auf Signalverzögerung geprüft.
Logische Information fließt in das stufenempfindliche, logische System über mehrere, in Fig. 2 gezeigte Eingänge 71. Diese Eingangssignale stehen im logischen System in Wechselwirkung und müssen mit den Taktimpulszügen zur richtigen Wechselwirkung synchronisiert werden. Die an die UND-Glieder 48 angelegten Eingangssignale müssen beispielsweise während der Zeit stabil sein, in der der Taktimpulszug C 11 den Eins-Pegel aufweist, während die auf die Kombination 40, 42, 44 aus logischem Netzwerk und Matrixanordnung wirkenden Eingangssignale während der Zeit zu stabilen Ausgangssignalen dieser Kombination führen müssen, in der die Taktimpulse im Taktimpulszugs- Satz 2 den Eins-Pegel aufweisen. Wenn die externen Signale zu den Taktimpulszugs-Sätzen 1 und 2 asynchron sind, müssen sie synchronisiert werden, was beispielsweise über Verriegelungsschaltungen geschehen kann, die als Eingangssignale eines der Anregungssignale und den jeweiligen Taktimpuls empfangen. Da die Verriegelungsschaltung ihren Zustand nicht ändern kann, wenn der Taktimpuls den Null-Pegel aufweist, ändert sich das Ausgangssignal der Verriegelungsschaltung nur während der Periode, in der der Taktimpuls den Eins-Pegel aufweist. Auch wenn die Eingangssignale während der Zeit, in der das Taktsignal den Eins-Pegel aufweist, wechseln, tritt kein Betriebsproblem unter der Voraussetzung auf, daß die Eingangssignale für einen Taktzyklus auf ihrem neuen Wert bleiben. Die Verriegelungsschaltungen ändern dann beim nächsten Taktimpuls ihren Zustand.
Dieses System kann offensichtlich nur Eingangssignale empfangen, die sich weniger häufig ändern als der Grundtaktzyklus. Das ist jedoch keine grundlegende Schwierigkeit, da jedes System eine Ansprechzeit hat. Die Ansprechzeit der nach Art der stufenempfindlichen Abtastanordnung organisierten Logik ist der Grundzyklus der Taktimpulszugs-Sätze 1 und 2. Aus dieser Organisation nach außen gelangende Ausgangssignale sind ebenfalls synchron mit den Taktimpulszügen. Das stellt bei der Maschinenorganisation kein Problem dar. Sollten sie stören, weil ein Teil der Maschine andere Takte verlangt, ist eine erneute Synchronisation auf einen anderen Takt in der oben beschriebenen Art und Weise möglich.
Die Matrixanordnung 40 in Fig. 2 ist eine Anordnung von m × n- Elementen, die als Datenspeicherzellen betrachtet werden können. Da dies eine Speicherfähigkeit erfordert, ist diese Matrixanordnung genaugenommen keine kombinatorische Logik, ihre Regelmäßigkeit ermöglicht jedoch ihre Einbettung in die Logik und trotzdem Beibehaltung der Charakteristik der logischen Struktur, so daß eine Prüfung nach dem Erfindungsgedanken ermöglicht wird. Einzelheiten der Matrixanordnung sind in Fig. 5 gezeigt. Es gibt eine Anzahl m × n-Speicherelemente 140 mit einem Dateneingang DA und auch einem wahlfreien Takteingang CA für die Matrixanordnung. Vor der Matrix liegt ein Adreßdecodierer 142 mit dem Eingang A. Eine Adresse wird durch den Eingang A in den Decodierer gelesen, der dann die gewählte Adresse in der Matrix zum Auslesen oder Einschreiben von Daten sensitiviert. Ein wahlweise vorhandener Ausgangspuffer 144 kann für eine entsprechende Signaltaktierung beim Auslesen der Matrix über mehrere Ausgangsleitungen 0 entsprechend 82, 84 in Fig. 2 sorgen. Eine Lese-/Schreibsteuerleitung 94 muß von einem primären Eingang der Struktur her zugänglich sein. Wenn der Schreibbetrieb festgelegt ist, werden die Daten an den Matrixeingängen DA an der durch den Decodierer 142 bestimmten Adresse gespeichert. Wenn der Lesebetrieb festgelegt ist, werden die an der durch den Decodierer 142 bestimmten Adresse gespeicherten Daten in die Matrixausgänge 0 gegeben. Die Signale von 0 (82, 84) werden durch das logische Netzwerk 44 der Fig. 2 weitergeleitet.
Wenn die Matrix über den wahlweisen Matrixtakt verfügt, muß dieser mit den Taktimpulszugs-Sätzen 1 und 2 der logischen Organisation der Fig. 2 synchronisiert werden. Die von den Verriegelungsschaltungssätzen 46, 50 und 54 ausgehenden Signale werden zu einem Zeitpunkt durch die Matrix empfangen. Der Matrixtakt muß zeitlich jetzt so gesteuert sein, daß diese Signale richtig empfangen werden und die richtige Funktion der Matrix gesichert ist. Der wahlweise Ausgabepuffer 144 muß wiederum so getaktet werden, daß die Ausgangssignale einen stabilen Zustand rechtzeitig erreichen, bevor die Signale im Taktimpulszugs-Satz 2 den Eins-Pegel aufweisen, so daß eine Weiterleitung durch die kombinatorische Logik 44 möglich ist, bevor die Daten in den Verriegelungsschaltungssätzen 58 über die UND-Glieder 60 getaktet werden. Gleichzeitig muß die Bedingung erfüllt sein, daß die Signale auf den Leitungen 84 so stabil sind, daß sie durch C 22 und durch die UND-Glieder 64 in den Verriegelungsschaltungen 62 getaktet werden können.
Ein logisches System mit eingebetteten Matrixanordnungen, wie es in Fig. 2 gezeigt ist, besitzt mit der oben beschriebenen Taktierung eine einseitige Verzögerungsabhängigkeit. Das ist eine der zur Ausführung des erfindungsgemäßen Prüfverfahrens erforderlichen Fähigkeiten. Die andere Bedingung ist die Eingabe-/Ausgabemöglichkeit, die durch Verkettung aller Verriegelungsschaltungssätze 46, 50, 54, 58, 62, 66 zu einem oder mehreren Schieberegistern geboten wird. Die Konfiguration in Fig. 2 zeigt die Verkettung mehrerer Verriegelungsschaltungssätze zu einem Schieberegister. Mehrere Schieberegister können natürlich genauso verbunden werden. Die Bedingungen für jedes derartige Schieberegister sind dieselben. Für diesen Zweck versorgt man jede Verriegelungsschaltung in einem Satz von Verriegelungsschaltungen mit den Eingabetakten CS 1 und CS 2. Die Eingabetakte müssen nach Darstellung in Fig. 4 wenigstens zwei Taktimpulszüge haben. Sie müssen verschachtelt und nicht überlappend sein, d. h., sobald CS 1 den Eins-Pegel aufweist, muß CS 2 den Null-Pegel aufweisen und umgekehrt. Das ist die normale Organisation von Schieberegistern. Das Schieberegister ist über mehrere Leitungen 67, nicht unbedingt in der dargestellten Reihenfolge, verbunden, jedoch so, daß eine Eingangs-Verriegelungsschaltung (ein Glied der Sätze 46, 50, 54) entweder vor einer Ausgangs-Verriegelungsschaltung (ein Glied der Sätze 58, 62, 66) oder einer Hilfs-Verriegelungsschaltung liegt, jedoch so, daß das Schieberegister zwei Verriegelungsschaltungen pro Bitposition hat und die nachfolende Verriegelungsschaltung ein Glied des Eingangssatzes ist. Diese Konfiguration besitzt den Eingabeeingang 65 und den Ausgabeausgang 69, die direkt mit den Anschlüssen der monolitisch integrierten Schaltung verbunden sein müssen, d. h., sie müssen unabhängig von den anderen Schaltungen in der logischen Organisation und der logischen Funktion der Organisation, dargestellt in Fig. 2, ansteuerbar sein. Sie können aus einem primären Eingang und Ausgang bestehen, wenn die logische Funktion dieses vorschreibt.
Um das erfindungsgemäße Verfahren nutzen zu können, muß das allgemeine logische System die Fähigkeit haben, den Zustand aller internen Speicherelemente dynamisch zu überwachen. Dazu müssen mehrere Verriegelungsschaltungssätze in der logischen Organisation zu Schieberegistern verkettet werden. Durch diese Fähigkeit braucht man keine Spezialprüfungen mehr und alle Phasen der manuellen Fehlerbeseitigung werden vereinfacht und eine Standardschnittstelle für Bedienungs- und Wartungskonsolen geschaffen. Zur Erreichung dieses Zieles ist zu jeder Verriegelungsschaltung in jedem Verriegelungsschaltungssatz des Systems eine Schaltung vorgesehen, mit der die Verriegelungsschaltung als eine Position eines Schieberegisters mit von der Systemeingabe/-ausgabe unabhängigen Steuersignalen betrieben werden kann. Diese sogenannten Schieberegister-Verriegelungsschaltungen innerhalb eines gegebenen Chips, Moduls usw. sind zu einem oder mehreren Schieberegistern miteinander verbunden. Für jedes dieser Schieberegister steht von den Anschlüssen der monolitisch integrierten Schaltung je einer zur Verschiebesteuerung für die Eingabe und Ausgabe zur Verfügung. Durch Umwandlung der getakteten Gleichstrom-Verriegelungsschaltungen in Schieberegister-Verriegelungsschaltungen gewinnt die in Fig. 2 gezeigt logische Konfiguration die vorteilhafte Eigenschaft, daß alle Takte gestoppt werden und eine diagnostische Analyse unabhängig von der spezifischen Funktion der jeweiligen Logik durchgeführt werden kann. Dazu können die Diagnosedatenfolgen in die Verriegelungsschaltungen hinein und aus ihnen herausgeschoben werden. Diese Möglichkeit wird mit Eingabe/ Ausgabe bezeichnet.
Die erfindungsgemäße Signalverzögerungsprüfung wird auf sensitivierten Pfaden in einem Netzwerk aus kombinatorischen, logischen Schaltungen und Matrixanordnung ausgeführt, wobei sequentielle Netzwerke effektiv auf kombinatorische Netzwerke reduziert werden. Die Eingabe/Ausgabe bietet die erforderliche Möglichkeit zur genauen Diagnose sowohl von Konstruktionsfehlern als auch von Bauteilfehlern für die Systemaufbereitung, die endgültige Systemprüfung und die Diagnose im Feld. Die Schieberegister können auch für Systemfunktionen, wie Konsolenschnittstelle und Systemrückstellung benutzt werden.
Die automatische Prüfmustererzeugung für die Netzwerke aus kombinatorischen logischen Schaltungen ist bekanntlich relativ einfacher als die Erzeugung von Prüfmustern für sequentielle logische Schaltungen. Daher müssen sequentielle logische Schaltungen der allgemeinen Logik auf sequentielle Form reduziert werden, beispielsweise durch die zusätzliche Schaltung zur wahlweisen Umwandlung der Gleichspannungs-Verriegelungsschaltungen in Schieberegister mit der Möglichkeit zur Eingabe/Ausgabe.
Die Grundkonfiguration einer Verriegelungsschaltung, wie sie in FET-Technik ausgeführt werden kann, ist in Fig. 6 gezeigt. Die Verriegelungsschaltung 120 besteht aus zwei NOR-Schaltgliedern 100 und 102, die darstellungsgemäß verbunden sind. Der Ausgang des Schaltgliedes 102 ist auf die Schaltung 100 rückgekoppelt und umgekehrt. Dadurch erreicht man den bekannten Verriegelungseffekt. Jede der Schaltungen 100 und 102 hat einen weiteren zusätzlichen Eingang, der durch die UND-Glieder 104 bzw. 106 gespeist wird. Beide UND-Glieder empfangen ein Takt- Eingangssignal C sowie ein Setz-(S) bzw. ein Rücksetz-(R) Eingangssignal. Wenn S einer logischen Eins entspricht, nimmt das Ausgangssignal Y den Eins-Pegel in dem Moment an, in dem der Taktimpuls C den Eins-Pegel aufweist. Gleichzeitig nimmt der Ausgang X den Null-Pegel an. Wenn der Ausgang Y einmal den Eins-Pegel angenommen hat, wird dieser Pegel beibehalten, bis die Verriegelungsschaltung rückgestellt wird. Zum Rückstellen bringt man ein Signal mit logischem Eins-Pegel an den Eingang R. Wenn der Taktimpuls C dann den Eins-Pegel annimmt, nimmt der Ausgang X den Eins-Pegel an und der Ausgang Y wird auf den Null-Pegel rückgesetzt. Die beiden Eingangssignale S und R sollten nicht gleichzeitig den Eins-Pegel aufweisen, während außerdem der Taktimpuls C den Eins-Pegel aufweist, weil die Verriegelungsschaltung jeden der beiden Ausgänge X oder Y auf den Eins-Pegel bringen kann. Diese Situation kann man durch eine Verriegelungsschaltung vermeiden, bei der das Setz- oder das Rücksetzsignal dominiert und die ihrer Konstruktion nach immer entweder den Ausgang X oder den Ausgang Y auf den Eins-Pegel bringt, auch wenn beiden Eingängen S und R ein Eins- Pegel zugeführt wird, während der Taktimpuls C den Eins-Pegel aufweist. Eine Verriegelungsschaltung, bei der das Setz-Signal dominiert, wird in der in Fig. 6 gezeigten Schaltung dadurch geschaffen, daß man die Verzögerung auf dem Rückkopplungspfad von der Schaltung 100 zur Schaltung 102 größer auslegt als diejenige auf dem Rückkopplungspfad von der Schaltung 102 zur Schaltung 100, die unter allen Umständen von den Konstruktionstoleranzen bestimmt wird, so daß die Schaltung immer gesetzt wird, wenn S und der Taktimpuls C den Eins-Pegel aufweisen.
Die in Fig. 6 dargestellte Grund-Verriegelungsschaltung wird als ein Element in der in Fig. 6 gezeigten Schieberegister- Verriegelungsschaltung verwendet. Die Verriegelungsschaltung 120 ist klar erkennbar. Der Taktimpulseingang ist C 2. Die Eingänge S und R sind mit dem Ausgang einer anderen Verriegelungsschaltung 122 verbunden, die aus den NOR-Gliedern 108 und 111 besteht und so rückgekoppelt ist, wie es vollständiger für die Verriegelungsschaltung 120 beschrieben wurde. Von den Eingängen der NOR-Glieder 108 und 110 wird jeweils einer durch ein UND-Glied 112 bzw. 114 gespeist, dem auch der Taktimpuls C 1 und das Setz- bzw. Rücksetzsignal zugeführt wird. Die Eingänge S und R dienen als Dateneingänge für diese Verriegelungsschaltung. Ein weiterer Eingang wird von einem zweiten UND-Glied 118 bzw. 116 gespeist. Diese UND-Glieder gestatten das Durchschalten eines weiteren Satzes von Eingangssignalen I 1 und I 2 beim Erscheinen des Taktimpulses CS, der einer der Abtast-Taktimpulszüge in Fig. 4 ist. Die Eingänge I 1 und I 2 dienen als Schieberegistereingänge für diese Verriegelungsschaltung. Durch vErbinden der Verriegelungsschaltung über I 1 und I 2 mit den Ausgängen +L 2-L 2 einer anderen Verriegelungsschaltung wird das Schieberegister für die Eingabe/ Ausgabeoperation geschaffen. Die Eingänge I 1 und I 2 sind von den Systemeingängen S und R unabhängig, weil jeder Satz von Eingängen durch andere Taktimpulszüge CS bzw. C 1 getaktet wird.
In Fig. 8 ist die Schieberegister-Verriegelungsschaltung symbolisch dargestellt. Die Eingangs-Verriegelungsschaltung 12 hat die Systemeingänge S und R und wird über den Systemtakt C 1 getaktet. Dieser Takt muß ein Teil des vorher in Fig. 3 gezeigten Taktimpulszuges C 11, C 12 usw. sein. Die Eingänge +I 1 und -I 1 werden durch den Schieberegistertakt CS getaktet. Dieser muß einer der vorher in Fig. 4 gezeigten Register- Taktimpulszüge sein. Da die Verriegelungsschaltung 122 durch einen Systemtakt des Impulszuges C 1 getaktet wird (C 11, C 12 nach Darstellung in Fig. 3), muß der Abfragetakt CS 1 sein. Für die in Fig. 8 gezeigte Konfiguration der Schieberegister-Verriegelungsschaltung kann der Taktimpulszug CS 1 zeitlich mit einem Taktimpulszug der Taktimpulszüge C 11, C 12 usw. zusammenfallen. Das logische System muß jedoch die Möglichkeit bieten, entweder C 1 oder einen der Impulszüge C 11, C 12 usw. unabhängig wirksam werden zu lassen.
Die Verriegelungsschaltung 122 ist über ihre Ausgänge +L 1 -L 1 mit den Eingängen R und S der Verriegelungsschaltung 120 verbunden. Diese Verriegelungsschaltung wird durch den Takt C 2 getaktet, der der Impulszug CS 2 nach Darstellung in Fig. 4 oder einer der in Fig. 3 gezeigten Taktimpulszüge C 21, C 22 usw. sein kann. In der in Fig. 8 gezeigten Verbindung kann der Taktimpulszug CS vorteilhaft identisch mit den Teilen des Taktimpulszuges C 11, C 12 usw. gewählt werden; das gilt unter der Annahme, daß jede Verriegelungsschaltung aus einem Paar 122- 120 besteht und die Systeminformation beide durchläuft.
Aus einem Vergleich der Fig. 2 und 8 miteinander geht hervor, daß die Verriegelungsschaltungssätze 46, 50, 54, 58, 62 und 64 vom Typ 122 sein müssen, damit logische Systemsignale und Schieberegisterinformation unabhängig getaktet werden können. Wenn jeder der genannten Verriegelungsschaltungssätze nur vom Typ 122 ist, muß das Schieberegister auf besondere Weise so organisiert sein, daß hinter einer Verriegelungsschaltung einer der Sätze der Eingangs-Verriegelungsschaltungen 46, 50, 54 eine Verriegelungsschaltung der Sätze der Ausgangs-Verriegelungsschaltungen 58, 62, 66 liegt, weil ein Schieberegister für jedes Informationsbit zwei Verriegelungsschaltungen braucht, d. h., je zwei benachbarte Verriegelungsschaltungen enthalten dieselbe Information. Auf diese Weise kann ein Prüfmuster in Verriegelungsschaltungen geladen werden, die zu den Sätzen 46, 50, 54 von Verriegelungsschaltungen gehören, während das Ergebnis der Prüfung in Verriegelungsschaltungen festgehalten wird, die zu den Verriegelungsschaltungssätzen 58, 62, 66 gehören. So kann man eine Systemstruktur aus einzelnen Verriegelungsschaltungen des in Fig. 7 gezeigten Typs 122 für jede Verriegelungsschaltung in dem Satz aufbauen. Diese Organisation verlangt eine gleiche Anzahl von Eingabe- und Ausgabe- Verriegelungsschaltungen, d. h., die Gesamtzahl der Verriegelungsschaltungen in den Sätzen 46, 50, 54 muß gleich sein der Gesamtzahl von Verriegelungsschaltungen in den Sätzen 58, 62, 66.
Das System kann jedoch auch so organisiert werden, wie es in Fig. 7 der US 37 83 254 beschrieben ist, wo einer Verriegelungsschaltung des Types 122 eine weitere Verriegelungsschaltung des Typs 120 folgt. Zur Bildung eines Schieberegisters, in das ein Prüfmuster geladen werden kann, braucht jede System- Verriegelungsschaltung also zwei Stufen. Die Verriegelungsschaltungen liegen physikalisch dicht beieinander und brauchen keine langen Verbindungsleitungen für die Schieberegisterkonfiguration. In diesem Fall speisen alle Eingänge und Ausgänge des Systems (Leitungen 84, 86, 90, 95, 97) Verriegelungsschaltungen des Typs 122 . Hinter jeder derartigen Verriegelungsschaltung liegt eine Verriegelungsschaltung 120, die für den Betrieb als Schieberegister benutzt wird. Alle durch die Eingangsleitungen 95, 97, 99 gespeisten Verriegelungsschaltungen werden durch einen Systemtakt getaktet, der nach Darstellung in Fig. 3 zur Gruppe C 11, C 12, C 13 usw. gehört, während die Ausgangsleitungen 84, 86, 90 durch C 21, C 22, C 23 usw. getaktet werden. Der Schiebetakt für die Eingangs-Verriegelungsschaltung ist ein Takt des in Fig. 4 gezeigten Typs CS 1, der zeitlich mit einem der Takte C 11, C 12, C 13 zusammenfallen kann, logisch hiervon jedoch unabhängig sein muß. Die zweite Verriegelungsschaltung des Typs 120 (dargestellt in Fig. 8) ist eine Hilfs-Verriegelungsschaltung und wird durch die Schiebetakt CS 2 getaktet. Rückkopplungen zu der Kombination aus logischen Schaltungen und Matrixanordnung (Leitungen 79, 81, 83 in Fig. 2) müssen von den Ausgangs-Verriegelungsschaltungen mit der oben beschriebenen Taktierung C 21, C 22, C 23 ausgehen. Diese Betriebsweise garantiert einen einwandfreien Betrieb und eine einseitige Verzögerungsabhängigkeit. Das System kann auch so organisiert werden, wie es in Fig. 12 der US 37 83 254 vollständig beschrieben ist.
Bei der in Fig. 2 gezeigten Systemkonfiguration können verschiedene Klassen von verzögerungsempfindlichen Pfaden existieren. Diese sind in Fig. 9 gezeigt. Die erste Klasse von Pfaden ist P 1, die an einem primären Eingang 170 beginnt und mit einer zum Verriegelungsschaltungssatz 46 gehörenden Verriegelungsschaltung verbunden ist. Der Pfad läuft dann weiter durch die Verriegelungsschaltung zur kombinatorischen Logik 42, durch diese hindurch zur Matrixanordnung 40, durch diese zu kombinatorischen Logik 44, durch diese zu einer System-Verriegelungsschaltung der Verriegelungsschaltungen 48, durch diese hindurch und endet in einem primären Ausgang 172. Ein zweiter Zweig dieses Pfades P 1&min; durchläuft nicht die Verriegelungsschaltung, sondern endet statt dessen hinter der Logik in einem primären Ausgang 172. Dieser Pfad kann auf Wunsch mit einer Verriegelungsschaltung 158 verbunden werden, die eine von mehreren in einem Prüfgerät enthaltenen Verriegelungsschaltungen ist und als Aufnahmevorrichtung für die Ergebnisse einer Wechselstromprüfung über den Pfad P 1&min; dient. Ein ähnlicher Aufnahmemechanismus kann auch für andere Pfade vorgesehen werden.
Die Pfade einer zweiten Klasse P 2 beginnen am primären Eingang 170, vor dem eine Hilfs-Verriegelungsschaltung 146 liegen kann, die Teil des Prüfgerätes ist und der Synchronisierung des am Anschluß 170 erscheinenden Signales dienen kann. Der Signalpfad verläuft zur kombinatorischen Logik 42, durch diese hindurch zur Matrix 40, durch diese hindurch zur kombinatorischen Logik 44, durch diese hindurch und schließlich zu einer von mehreren Ausgangs-Verriegelungsschaltungen 58. Ein zweiter Zweig desselben Pfades, P 2&min;, ist mit dem primären Ausgang 172 verbunden, der an eine Hilfs-Verriegelungsschaltung 158 angeschlossen sein kann.
Eine dritte Klasse von Pfaden P 3 beginnt an einem primären Anschluß 170, vor dem eine Hilfs-Verriegelungsschaltung 150 liegen kann, ist mit der Matrix 40 verbunden, läuft durch diese zur kombinatorischen Logik 44 und von dort zu einer von mehreren Ausgangs-Verriegelungsschaltungen 58 und von dort zu einem primären Ausgang 172. Ein zweiter Zweig dieses Pfades, P 3&min;, ist direkt mit einem primären Ausgang 172 verbunden, hinter dem eine Hilfs-Verriegelungsschaltung 158 liegen kann.
Ein vierter Pfad P 4 beginnt am primären Eingang 170, läuft durch eine System-Verriegelungsschaltung des Satzes der Verriegelungsschaltungen 50 zur Matrix 40, durch diese hindurch und ist mit der kombinatorischen Logik 44 verbunden, durchläuft diese und dann weiter zu einer System-Verriegelungsschaltung des Satzes der Verriegelungsschaltungen 58 und zu einem primären Ausgang 172. Ein zweiter Zweig dieses Pfades, P 4&min;, verläuft von der Logik 44 direkt zum primären Ausgang 172, hinter dem eine Hilfs-Verriegelungsschaltung 158 liegen kann.
Ein fünfter Pfad P 5 beginnt am primären Eingang 170 und läuft dann weiter über eine der System-Verriegelungsschaltungen 46 zur kombinatorischen Logik 42, durch diese hindurch und zur Matrix 40, durch diese hindurch und zu einer von mehreren System-Verriegelungsschaltungen 62, durch diese hindurch und zum primären Anschluß 172. Ein zweiter Zweig dieses Pfades, P 5&min;, verläuft von der Matrix 40 direkt zum primären Anschluß 172, mit dem eine von mehreren Hilfs-Verriegelungsschaltungen 162verbunden ist, die nicht Teil der integrierten Schaltung, sondern im Prüfgerät enthalten sind. Diese Hilfs-Verriegelungsschaltung hält das Ergebnis einer Wechselstromprüfung zu einem vorgeschriebenen Zeitpunkt fest und sorgt so für eine genaue zeitliche Einteilung der Prüfung. Die Funktion des Satzes von Verriegelungsschaltungen 162 ist vergleichbar mit der Funktion der Verriegelungsschaltungen 158.
Ein Pfad P 6 beginnt an primären Anschlüssen 170 und läuft weiter durch eine der System-Verriegelungsschaltungen 50, von dort zur Matrix 40, durch diese zu einer von mehreren System- Verriegelungsschaltungen 62, durch diese hindurch und zum primären Anschluß 172. Ein zweiter Zweig dieses Pfades, P 6&min;, ist direkt von der Matrix 40 zum primären Anschluß 172 geführt, hinter dem eine Hilfs-Verriegelungsschaltung 162 liegen kann.
Ein siebter Pfad P 7 beginnt am primären Anschluß 170 und führt zur kombinatorischen Logik 42. Vor diesem Pfad kann eine Hilfs-Verriegelungsschaltung 148 liegen, die nicht Teil der monolithisch integrierten Schaltung, sondern ein wahlweiser Teil des Prüfgerätes ist und zur zeitlich genauen Auslösung einer Signaländerung dient, wie sie für eine Wechselstromprüfung gebraucht wird. Der Pfad P 7 verläuft weiter durch die kombinatorische Logik 42 zur Matrix, durch diese hindurch zu einer System-Verriegelungsschaltung 62, durch diese und zum primären Ausgang 172. Ein zweiter Zweig, P 7&min;, dieses Pfades ist direkt von der Matrix zum primären Anschluß 172 geführt, hinter dem eine Hilfs-Verriegelungsschaltung 162 liegen kann.
Ein achter Pfad P 8 beginnt am primären Anschluß 170, vor dem eine Hilfs-Verriegelungsschaltung 152 liegen kann, deren Funktion mit derjenigen der Hilfs-Verriegelungsschaltungen 146, 148, 150 vergleichbar ist. Der Pfad geht weiter zur und durch die Matrix 40 und zur System-Verriegelungsschaltung 62, durch diese hindurch zum primären Anschluß 172. Ein zweiter Zweig dieses Pfades, P 8&min;, ist direkt mit dem primären Anschluß verbunden, hinter dem eine Verriegelungsschaltung 162 liegen kann.
Die in Fig. 9 gezeigten Pfade P 1 bis P 8 und P 1&min; bis P 8&min; der in Fig. 2 dargestellten logischen Organisation können nach bestimmten Methoden auf Wechselstromfehler geprüft werden. Die erste Prüfmethode besteht in der Sensitivierung eines Pfades zur Prüfung durch einen bekannten Algorithmus und Ändern eines Eingangssignales sowie Beobachtung des Ausgangs nach einem vorgegebenen Zeitintervall. Das zweite Prüfverfahren verlangt das Einschieben eines Mustersatzes in die System-Verriegelungsschaltungen. In dem Moment, in dem das Muster an die Struktur aus kombinatorischer Logik und Matrixanordnung angelegt wird, werden auch die primären Eingänge und die Matrixanordnung aktiviert, wenn eine Taktierungsforderung für die Matrix richtig gestellt wurde. Nach einem vorgegebenen Zeitraum wird das Prüfergebnis in den Ausgangs-Verriegelungsschaltungen und an den primären Ausgängen festgehalten und mit einem Satz erwarteter Werte verglichen. Wenn das empfangene Muster mit den erwarteten Werten übereinstimmt, kann das Teil diese Prüfung bestehen. Das dritte Prüfverfahren legt die Muster über die Verriegelungsschaltungen an die Struktur aus kombinatorischer Logik und Matrixanordnung an und das Festhalten erfolgt zu einem Zeitpunkt, der durch die erwartete Arbeitsgeschwindigkeit der Maschine bestimmt wird. Auf diese Weise kann sich die Prüfgeschwindigkeit zur Auswahl der Teile nach ihrer Arbeitsgeschwindigkeit von einem Aufbau zum anderen ändern. Außerdem kann die Prüfung an einer bestimmten Grenze oberhalb der Betriebsgeschwindigkeit geprüft werden, um eine Sicherheitsgrenze zu garantieren.
Ein besonderes Verfahren zur Wechselstromprüfung der Logik und der eingebetteten Matrixanordnung ist in Fig. 10 in einem Ablauf der Vorgänge zur Sensitivierung der Pfade gemäß obiger Beschreibung der Fig. 9 gezeigt. Der erste Schritt besteht im Abschalten der Systemtakte, dargestellt durch den Block 300. Durch den Prüfgenerator 16 der Fig. 1 wird ein bestimmter Pfad bestimmt und das Prüfmuster in die Eingangs-Verriegelungsschaltungen 46, 50, 54 des durch diese Verriegelungsschaltungssätze 46, 50, 54, 58, 62, 66 der Fig. 2 gebildeten Schieberegisters über die Eingabeleitung 65 und mehrere Verbindungsleitungen 67 der Fig. 2 unter Verwendung der Takte CS 1, CS 2 nach Darstellung durch den Block 302 in Fig. 10 eingegeben. Durch das Einschieben des Prüfmusters sollen die Zustände aller Eingangs- Verriegelungsschaltungen der monolitisch integrierten Schaltung initialisiert werden. Gleichzeitig mit dem Einschieben werden die anderen primären Eingänge 170 in Fig. 9 auf ihre Anfangswerte gesetzt, indem man beispielsweise gleichzeitig die notwendigen Muster in mehrere Hilfs-Verriegelungsschaltungen 146, 148, 150, 152 der Fig. 9 einschiebt. Nachdem die Schaltung vollständig initialisiert ist, wird ein Signal am primären Eingang verändert, dargestellt durch den Block 306 in Fig. 10. Da die Pfade P 1, P 4, P 5 und P 6 eine System-Verriegelungsschaltung durchlaufen und die primären Eingangssignale für diese Verriegelungsschaltungen nur über den Eingang des Eingabepfades (65 in Fig. 2) geleitet werden können, ist ein direkter Wechsel dieser Pfade nicht möglich. Dieses Verfahren funktioniert daher primär für die Pfade P 2, P 3, P 7 und P 8, sowie P 2&min;, P 3&min;, P 7&min; und P 8&min;.
Eine evtl. erforderliche Taktierung der Matrixanordnung muß der Änderung des primären Eingangssignales in einem vorgeschriebenen Intervall folgen, um sicherzustellen, daß die Pfade durch die Matrixanordnung 40 aktiv sind, wie es durch den Block 308 in Fig. 10 dargestellt ist. Nach Ablauf einer vorgegebenen Zeitspanne wird der Systemtakt eingeschaltet und das Ergebnis der Prüfung an den Ausgängen gemäß Darstellung durch den Block 310 oder den Systemausgangs-Verriegelungsschaltungen 58, 62 der Fig. 2 und 9 festgehalten. Der Systemtakt wird wieder abgeschaltet gemäß Darstellung durch den Block 311 und das Ergebnis durch die Abfrage- oder Schiebetakte CS 1 und CS 2 aus dem Register ausgeschoben. Die Ausgabe wird mit dem erwarteten Wert verglichen (dargestellt durch den Block 314) und wenn sie übereinstimmt, wird die Prüfung fortgesetzt. Wird keine Übereinstimmung festgestellt, wird die zu prüfende monolithisch integrierte Schaltung zurückgewiesen, wie in Block 314 dargestellt.
Die durchgeführten Prüfungen zur Bestimmung der Verzögerungseigenschaften der zu prüfenden Einheit werden aufgelistet und dann nach Darstellung durch Block 318 verglichen. Wenn alle Prüfungen durchgeführt sind, wird die Einheit angenommen ( dargestellt durch den Block 320), andernfalls werden die Prüfungen fortgesetzt durch Rücklauf zum Block 302. Die Annahme zeigt, daß die speziellen Verzögerungseigenschaften, die durch das automatische Prüferzeugungssystem festgesetzt wurden, erreicht wurden.
Im zweiten Prüfverfahren werden gleichzeitig Eingangssignale an alle zu der Kombination aus logischen Schaltungen und Matrixanordnung führenden Leitungen 74, 76, 78, 79, 81, 83 der Fig. 2 angelegt, die die Schaltung sowohl sensitivieren als auch einen oder mehrere Pfade auf ihre Wechselstromeigenschaften hin prüfen. Das Verfahren ist in Fig. 11 gezeigt, die Prüfung beginnt durch Abschalten aller Systemtaktleitungen, dargestellt durch den Block 322. Im nächsten, durch den Block 324 dargestellten Schritt werden die Prüfmuster an die Schieberegister angelegt, die als aus Verriegelungsschaltungen des Typs 122 mit nachgeschalteten Verriegelungsschaltungen des Typs 120 bestehend angenommen werden. Die Verriegelungsschaltungen vom Typ 120 kann man als Hilfs-Speicherzellen für die Bits betrachten, die nicht auf die Logik einwirken. Die Logik würde dann mit den Ausgängen +L 1-L 1 der Verriegelungsschaltung 122verbunden. Wenn nicht angenommen wird, daß für jede Schieberegisterstufe auf eine Verriegelungsschaltung des Typs 122 eine des Typs 120 folgt, sondern alle Verriegelungsschaltungen zum Typ 122 gehören und zwei separate Systemtaktimpulszüge und zwei separate Schiebetakte verwendet werden, kann man nach dem anschließend beschriebenen Verfahren arbeiten.
Für die aus einer Verriegelungsschaltung 122 und einer nachfolgenden Verriegelungsschaltung 120 bestehenden System-Verriegelungsschaltungen werden die Prüfmuster so geladen, daß sie vorübergehend in den Hilfs-Verriegelungsschaltungen 120 gespeichert werden. Für die wahlweisen Hilfs-Verriegelungsschaltungen 146, 148, 150, 152 des Prüfgerätes wird auch angenommen, daß diese aus einer Doppel-Verriegelungsschaltung mit zwei hintereinandergeschalteten Verriegelungsschaltungen bestehen, von denen die zweite mit dem primären Eingang 170 verbunden ist und worin das Prüfmuster vorübergehend in der ersten Verriegelungsschaltung gespeichert wird. Für alle direkt mit der Kombination aus logischen Schaltungen und Matrixanordnung verbundenen Eingänge steht somit ein Bit des Prüfmusters in einer Verriegelungsschaltung unmittelbar vor der Verriegelungsschaltung zur Verfügung, die die Kombination aus logischen Schaltungen und Matrixanordnung betätigt. Dieser Verfahrensschritt ist im Block 326 des Ablaufdiagrammes in Fig. 11 dargestellt.
Durch Erzeugen eines Eins-Pegels auf der Schiebetaktleitung an den die Kombination aus logischen Schaltungen und Matrixanordnung unmittelbar speisenden Verriegelungsschaltungen und anschließendes Beseitigen dieses Pegels wird jetzt eine letzte Schiebeoperation ausgeführt. Alle Pfade der Typen P 1 bis P 8 sind somit jetzt sensitiviert und die Prüfungen werden auf diesen Pfaden gleichzeitig ausgeführt. Nach Darstellung durch den Block 328 der Fig. 11 wird das Muster gleichzeitig an alle Pfade angelegt. Wenn die Matrixanordnung taktiert werden muß, wird ein geeigneter Taktimpuls nach Darstellung durch den Block 330 in Fig. 11 an die Matrixanordnung angelegt. Nach Ablauf einer vorgegebenen Zeitspanne wird das Prüfergebnis in den System-Verriegelungsschaltungen 58, 62, 66 der Fig. 2 und 9 und den Hilfs-Verriegelungsschaltungen 158, 162 in Fig. 9 gemäß Darstellung durch den Block 332 in Fig. 11 festgehalten. Der Systemtakt wird dann nach Darstellung durch den Block 334 abgeschaltet und das Prüfergebnis zum Vergleich ausgeschoben. Dieser durch den Block 336 dargestellte Vergleich ergibt entweder eine Übereinstimmung mit dem erwarteten Ergebnis, und dann wird die Prüfung fortgesetzt, dargestellt durch den Block 340, oder das Teil wird zurückgewiesen, dargestellt durch den Block 338. Wenn die Prüfung fortgesetzt wird, wird die Vollständigkeit der Prüfung bestätigt, dargestellt durch den Block 340. Wenn die Prüfung nicht beendet ist, wird ein weiteres Prüfmuster geladen und das Verfahren fortgesetzt. Wenn die Prüfung beendet ist, wird das Teil angenommen, dargestellt durch den Block 342.
Wenn mehrere System-Verriegelungsschaltungen 46, 50 usw. nicht aus einer Kombination zweier Verriegelungsschaltungen bestehen, wird das Prüfmuster so geladen, daß es gleichzeitig an die vorgeschriebenen, von den Verriegelungsschaltungen 74, 76, 78 der Fig. 2 zu der Kombination aus logischen Schaltungen und Matrixanordnung führenden Verbindungsleitungen und an die primären Eingänge 79, 81, 83 angelegt wird. Die wahlweisen Verriegelungsschaltungen 146, 148, 150 und 152 der Fig. 9 können in diesem Verfahren durch Synchronisierung der Takte im Prüfgerät und der zu prüfenden Schaltung für diese Verriegelungsschaltung benutzt werden.
Ein drittes Verfahren zur Prüfung von Sicherheitsgrenzen und Maschinengeschwindigkeit ist im Ablaufdiagramm der Fig. 11 gezeigt. Für diese Methode kann das Anlegen der Systemtakte zur Weitergabe der Prüfsignale an die Kombination aus logischen Schaltungen und Matrixanordnung und zum Aufnehmen der Prüfergebnisse variiert werden, um sicherzustellen, daß die projektierten Maschinengeschwindigkeiten erreicht werden. Außerdem kann man die durch die Eingabe-/Ausgabemöglichkeit gebotene Freiheit dazu benutzen, das Prüfgerät mit vom Konstrukteur entwickelten Prüfmustern zusätzlich zu den vom Prüfmustergenerator 16 der Fig. 1 entwickelten Prüfmustern zu versorgen.
Die Organisation der Fig. 2 bringt es mit sich, daß auf die logischen Schaltungen 42 und 44 gewissen Beschränkungen angewandt werden. Im wesentlichen müssen die logischen Schaltungen 42 in der Lage sein, jedes beliebige Muster an die Matrixanordnung 40 über mehrere Leitungen 80 anzulegen. In ähnlicher Weise muß die Logik 44 ein Verzeichnis der von der Matrix über die Leitungen 82 empfangenen Muster an den Ausgang der logischen Schaltungen über mehrere Leitungen 77, 90 geben können. Die Taktimpulsleitungen für die Matrixanordnung und die Lese-/ Schreibleitungen 94 müssen von den primären Eingängen gespeist werden.
Mit dem oben beschriebenen Verfahren werden Signalverzögerungen durch sensitivierte Bahnen in der Kombination aus logischen Schaltungen und Matrixanordnung geprüft. Die Verzögerungen der Verriegelungsschaltungen werden durch Anlegen von Taktimpulsen mit kleinster Dauer der Taktimpulszugs-Sätze 1 und 2 geprüft. So kann jeder im normalen Betrieb eines allgemeinen, logischen Systems aufbaubare Pfad sensitiviert und nach dem Verfahren geprüft werden. Zum Verfahren gehört die Zusammenstellung von Sätzen von Verriegelungsschaltungen mit vorgegebenen Mustern in den Sätzen. Danach wird ein primäres Eingangssignal geändert. Abhängig von dem jeweiligen Pfad muß dazu ein primäres Eingangssignal oder einer der Eingangstaktimpulszüge geändert werden. Nach Ablauf einer vorgegebenen Zeitspanne wird danach die Änderung am Ausgang des sensitivierten Pfades gemessen, entweder direkt oder durch Taktierung und Weiterleiten der Signale in einen Verriegelungsschaltungssatz zur Beobachtung. Das erfindungsgemäße Verfahren liefert daher eine wesentliche Anzeige des dynamischen Verhaltens der aus logischen Schaltungen und Matrixanordnung bestehenden funktionellen Einheit.

Claims

1. Verfahren zur Prüfung der Signalverzögerung einer einseitig verzögerungsabhängigen, stufenempfindlichen Einheit mit primären Ein- und Ausgängen, die als monolithisch hochintegrierte Schaltung ausgeführt ist und gebildet wird aus einer in Netzwerke aus kombinatorischen logischen Schaltungen eingebetteten Matrixanordnung und Gruppen von als Schieberegister-Verriegelungsstufen ausgeführten, sequentiellen logischen Schaltungen mit von den primären Ein- und Ausgängen unabhängiger Eingabe-/ Ausgabemöglichkeit, unter Verwendung einer Selektions- und Prüfsignale an den Prüfling anlegenden Prüfeinrichtung, gekennzeichnet durch folgende Verfahrensschritte

a) Die Prüfeinrichtung wählt einen vorgegebenen Pfad (P 1; Fig. 9) aus einer Reihe von Pfaden (P 1 bis P 8&min;) zur Sensitivierung für die Prüfung aus, der zumindest einen Teil der kombinatorischen Netzwerke (42, 44 ) und einen Teil der Matrixanordnung (40) durchläuft,

b) die Prüfeinrichtung stellt die Gruppen von sequentiellen, logischen Schaltungen (46, 50, 58, 62; Fig. 2) auf einen definierten Anfangszustand ein,

c) die Prüfeinrichtung legt ein Prüfmuster an zumindest einige der primären Eingänge (170; Fig. 9) des ausgewählten Pfades,

d) die Prüfeinrichtung ändert zumindest eines der den primären Eingängen des ausgewählten Pfades zugeführten Signale,

e) die Prüfeinrichtung überwacht den Ausgang des ausgewählten Pfades auf eine Zustandsänderung, nachdem ein vorgegebenes Zeitintervall nach der Änderung des einem primären Eingang zugeführten Signales verstrichen ist, wodurch ein Hinweis auf die Signalverzögerung in dem ausgewählten Pfad erhalten wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Einstellen der Gruppen sequentieller, logischer Schaltungen auf einen definierten Anfangszustand durch Eingabe eines vorgegebenen Signalmusters in die Gruppen über die von den primären Eingängen unabhängige Eingabemöglichkeit erfolgt.

3. Verfahren nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß das Verfahren durch Auswahl jedes Pfades aus der Reihe von Pfaden mehrfach wiederholt wird und eine Reihe von Prüfmustern nacheinander angelegt werden.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Pfad ausgewählt wird, der im wesentlichen nur durch die Matrixanordnung verläuft.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Pfad ausgewählt wird, der sich im wesentlichen nur durch die kombinatorischen logischen Schaltungen erstreckt.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Pfade ausgewählt werden, die an den Schieberegistern beginnen, die pro Stufe erste und zweite gesteuerte Gleichstrom-Verriegelungsschaltungen enthalten.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Pfade ausgewählt werden, die an den Schieberegistern enden.

8. Verfahren nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der an einem primären Ausgang endet und die Überwachung in einer direkt durchgeführten Messung durch Beobachten jeder Änderung des Zustandes des primären Ausganges besteht.

9. Verfahren nach einem der Ansprüche 1, 2 und 8, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der an primären Eingängen beginnt, die kombinatorischen Schaltungen und die Matrixanordnung durchläuft und daß die direkte Messung eine vorgegebene Zeit nach einer Zustandsänderung an einem der primären Eingänge durchgeführt wird.

10. Verfahren nach einem der Ansprüche 1, 2 und 8, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der in einer Gruppe der sequentiellen logischen Schaltungen beginnt, das Netzwerk aus kombinatorischen logischen Schaltungen und die Matrixanordnung durchläuft und daß die Messung eine vorgegebene Zeit nach einer Änderung in dem Taktimpulszug für die Gruppe der sequentiellen logischen Schaltungen vorgenommen wird, in der der Pfad beginnt.

11. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der in einer der Gruppen sequentieller logischer Schaltungen endet und daß die Überwachung durchgeführt wird durch Bewirken einer Änderung in dem Taktimpulszug für die Gruppe sequentieller logischer Schaltungen, die das Ende des Pfades enthält und daß darauf der Inhalt dieser Gruppe zur Gewinnung dieses Änderungshinweises ausgegeben wird.

12. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der an den primären Eingängen beginnt, das Netzwerk aus kombinatorischen logischen Schaltungen und die Matrixanordnung sowie die sequentiellen logischen Schaltungen durchläuft und daß die Änderung des primären Eingangssignales eine vorgegebene Zeit vor einer Änderung im Taktimpulszug auftritt.

13. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Pfad ausgewählt und sensitiviert wird, der an einer Gruppe sequentieller logischer Schaltungen beginnt, das Netzwerk aus kombinatorischen logischen Schaltungen und/oder die Matrixanordnung durchläuft und in einer anderen Gruppe sequentieller logischer Schaltungen endet und daß die Änderung des primären Eingangssignals erreicht wird durch Ändern des Taktimpulszuges für eine Gruppe eine vorgegebene Zeit vor der Überwachung.