DE2349324C2 - Verfahren zum Prüfen einer Funktionseinheit und Einrichtung zur Durchführung des Verfahrens - Google Patents
Verfahren zum Prüfen einer Funktionseinheit und Einrichtung zur Durchführung des VerfahrensInfo
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Description
Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 und eine Einrichtung zur
Durchführung des Verfahrens.
In der Vergangenheit hatte man beim Entwurf logischer Schaltungen für Datenverarbeitungsanlagen praktisch
vollständige .Freiheit und Flexibilität in der Anordnung der einzelnen logischen Schaltkreise, um die logischen
Funktionen eines Systems und seiner Untersysteme in Zentraleinheiten, Kanälen und Steuereinheiten,
zu verwirklichen, wie sie bei Datenverarbeitungsanlagen benutzt werden. Aufgrund der Ausnutzung dieser
Flexibilität ergab sich einen beträchtliche Unterschiedlichkeit in den Schaltungsausführungen und
Anordnungen der einzelnen Aniagen. Jeder der einzelnen
Ausführungsformen hatte ih.f eigene besondere Abhängigkeit von den Eigenschaften der in dem System
verwendeten einzelnen Schaltungen. Die Schnittstelle, die als Ergebnis dieser verschiedenen Ausführungsformen
zwischen dem Entwerfer der logischen Schaltungen und dem Hersteller der Bauelemente bestand, war wohl
definiert und die bisher gefundenen Lösungen ließen sich bei der Herstellung der Bauelemente leicht verwirklichen,
da die Parameter der einzelnen Schaltkreise leicht zu prüfen waren.
Mit dem Aufkommen in hohem Masse integrierter Schaltungen ist diese wohldefinierte und verläßlich prüfbare Schnittstelle nicht mehr aufzufinden. Hochgradig integrierte Schaltungen geben sowohl dem Entwerfer der logischen Schaltungen, als auch dem Hersteller die Möglichkeit, Hunderte von Schaltungen auf einem einzigen Plättchen aus Halbleitermaterial anzubringen. Dadurch ergibt sich eine Möglichkeit, die erforderliche Leistung zu verringern, die Arbeitsgeschwindigkeit zu erhöhen und die Kosten der einzelnen digitalen Schaltkreise wesentlich herabzusetzen. Jedoch macht es eine
Mit dem Aufkommen in hohem Masse integrierter Schaltungen ist diese wohldefinierte und verläßlich prüfbare Schnittstelle nicht mehr aufzufinden. Hochgradig integrierte Schaltungen geben sowohl dem Entwerfer der logischen Schaltungen, als auch dem Hersteller die Möglichkeit, Hunderte von Schaltungen auf einem einzigen Plättchen aus Halbleitermaterial anzubringen. Dadurch ergibt sich eine Möglichkeit, die erforderliche Leistung zu verringern, die Arbeitsgeschwindigkeit zu erhöhen und die Kosten der einzelnen digitalen Schaltkreise wesentlich herabzusetzen. Jedoch macht es eine
«) solch außergewöhnliche dichte Anordnung der einzelnen
Bauelemente im wesentlichen unmöglich oder zumindest unpraktisch jeden einzelnen Schaltkreis auf
seine bekannten Schaltungsparameter zu prüfen. Es war daher notwendig, logische Systeme und Untcrsystcnic
in funktionale Einheiten zu unterteilen, deren einzelne Eigenschaften im wesentlichen gegenüber diesen einzelnen
Parametern unempflichlich waren. Solche funktionale Einheiten erfordern Prüfverfahren, die das
gesamte Verhalten der vollständigen funktionalen Einheit messen. Die Meß- und Prüfmethoden der Vergangenheit
reichen jedoch dafür nicht aus und sind nicht in der Lage, das richtige Arbeiten solcher funktionaler
Einheiten festzustellen.
In der Vergangenheit hat man beispielsweise jeden einzelnen Schaltkreis auf die üblichen deich- und
Wechselstromparameter geprüft. Die einzelnen Modulareinheiten wurden zum Prüfen an einer vorgegebenen
Anzahl von Eingangs- und Ausgangsanschlußstiften angeschlossen, die Prüfbedingungen wurden diesen Stiften
zugeführt, und die ausgangsseitigen Signale wurden zur Prüfung abgeleitet. Bei den als funktionale Einheiten
aufgebauten hochintegrierten Schaltungen steht zwar die gleiche Anzahl von Eingangs-/Ausgangsstiften
zur Verfugung, jedoch enthält die Schaltung wesentlich mehr einzelne Schaltkreise.
Ein typisches Modul kann beispielsweise einhundert Schaltungspiättchen enthalten mit bis zu sechshundert
Schaltungen je Plättchen und im Durchschnitt etwa dreihundert Schaltungen pro Plättchen, so daß ein solches
Modul mindestens etwa 30 000 einzelr^ Schaltkreise enthält. Die Prüfung der Parameter kann für die
einzelnen Schaltkreise nicht mehr durchgeführt werden. Demgemäß muß die Prüfung für die gesamte funktioneile,
logische Einheit durchgeführt werden, sei es für die einzelnen Schaltungspiättchen, sei es für den modu-Iaren
Aufbau oder in einer anderen Schaltungsebene.
Bekanntlich bestehen funktioneile Einheiten eines logischen Systems sowohl aus kombinatorischen als
auch aus sequentiellen Schaltungen. Obgleich es Verfahren für die Berechnung von Prüfungen und Prüfmustern
für kombinatorische Schaltungen gibt, sind solche Verfahren doch ungeheuer schwierig auf sequentielle
Schaltungen anwendbar und es wurde bis heute keine allgemeine Lösung für das Problem der Erzeugung von
Prüfmustern für komplizierte sequentielle logische Schaltungen gefunden. Diese letztgenannten Schaltungen
hängen in ihrem Verhalten nämlich nicht nur von vorangegangenen Schaltvorgängen, sondern auch von
den ihnen zugeführten Prüfmustern gleichzeitig ab. Demgemäß ist es notwendig, daß alle sequentiellen
Schaltungen eines logischen Systems effektiv auf kombinatorische Schaltungen reduziert werden, um ein Prüfverfahren
an einem solchen Netzwerk von Schaltkreisen durchführen zu können. Die vorgenannte Patentanmeldung
beschreibt logische Schaltungen, mit deren Hife es effektiv möglich ist, sequentielle Schaltungen in kombinatorische
Form zu überführen. Dann kann man die automatische Erzeugung von Prüfmustern für das
gesamte logische System liefern.
Die Erfindung will somit die Aufgabe lösen, das oben erläuterte Prüfverfahren für ein allgemeines logisches
System anwendbar zu machen, das nur eingangs- wie ausgangsseitig zugreifbar (abtastbar) ist. Es soll auf alle
Ebenen der Hierachie modularer Einheiten anwendbar sein, die eine einseitig begrenzte Verzögerungsabhängigkeit
aufweisen und bei dem die funktioneilen logischen Einheiten ausschließlich vom Auftreten mehrerer
vom System kommender Taktimpulszüge, abhängen.
Gelöst wird diese Aufgabe der Erfindung für ein Verfahren durch die im Anspruch 1 und für eine Einrichtung
durch die im Anspruch 5 genannten Merkmale. Vorteilhafte Weiterbildungen sind jeweils den Unteransprüchen
zu entnehmen. Durch die Erfindung wird der Vorteil der allgemeinen Prüfbarkeit von hochintegrierten
Logikchips erreicht.
Logische Schaltungen, die durch das erfindungsgemaße
Verfahren prüfbar sind, verwenden taktgosteuerte Gleichstrom-Verriegelungsschaltungen für die
gesamte interne Speicherung und die arithmetisch-logischen Einheiten des Systems. Diese aus Verriegelungsschaltungen
bestehende Gesamtschaltung ist in entsprechend zugeordnete kombinatorische logische Netzwerke
unterteilt und in Gruppen angeordnet. Die mehrfachen Taktimpulszüge sind synchron, überlappen
sich aber nicht gegenseitig und sind voneinander unabhängig-Gruppen von Verriegelungsschaltungen sind
über kombinatorische logische Schaltungen mit anderen Gruppen von Verriegelungsschaltungen verbunden, die
durch andere Taktimpulszüge des Systems gesteuert werden.
Um diesen eingangs- und ausgangsseitigen Zugriff gemäß den erfindungsgemäßen Verfahren durchführen
zu können, weist jede Verriegelungsschaltung zusätzliche Schaltungen auf, so daß jede Verriegelungsschaltung
als eine Schieberegister-Verriegelungsschaltung arbeitet und mit einem Daten-Eingang, einem Daten-Ausgang
und SchiebesteuereingänEee versehen ist, die
unabhängig von den Taktimpulszügen des Systems und dem Eingang bzw. Ausgang des Systems sind. Alle
diese Schieberegisterstufen sind miteinander zu einem einzigen Schieberegister verbunden, das einen einzigen
Eingang, einen einzigen Ausgang und einen Schiebesteuereingang enthält. Mit dieser zusätzlichen Schaltung
können ferner während der Prüfung alle Systemtaktimpulszüge, also des Taktes für die Funktionsausführung
unwirksam gemacht werden, so daß alle Gruppen von Verriegelungsschaltungen voneinander isolierbar sind.
Die Wirkung einer solchen Trennung, verbunden mit der Möglichkeit eingangs- und ausgangsseitig auf die
Logikschaltung zuzugreifen, besteht darin, daß alle sequentiellen Schaltungen auf kombinatorische Schaltungen
zurückgeführt werden. Damit kann man automatisch erzeugte Prüfmuster vorsehen und mit diesen
die Funktion der gesamten logischen Einheit testen. Gemäß diesem Verfahren und bei gleichzeitiger
Unwirksamkeit aller Taktimpulszüge des Systems wird die .Qchiebefunktion für ein richtiges Arbeiten dadurch
geprüft, daß die Prüfsignale eines Prüfmusters aus binären Einsen und Nullen unter Verwendung der Schiebesteuerung
eingangsseitig zugeführt werden. Dann wird ein Vergleich dieser eingangsseitig zugeführten Prüfsignale
mit dem (funktionalen) Ergebnissignal des Prüfmusters, das durch die Stufen des Schieberegisters hindurchläuft,
duchgeführt. Ein Fehler in dem Schieberegister kann dann isoliert werden.
Die automatisch erzeugten Prüfsignale des Prüfmusters werden dann nacheinander einzeln der funktioneilen
logischen Einheit, die getestet werden soll, zugeführt. Jede Gruppe von Prüfsignalen eines Prüfmusters
wird in das Schieberegister hineingeschoben, das am Ende des Schiebevorganges die Eingangssignale für die
funktioneile Einheit liefert. Es folgt dann ein Verarbeitungstakt, an dessen Ende jede kombinatorische Logikschaltung
ein Ergebnissignal gebildet hat, das jeweils einer Schieberegis<jrstufe zugeführt wird. Der Inhalt
der Schieberegister-Verriegelungsstufen wird hinausgeschoben und an den Ausgängen der Einheit mit dem
erwarteten Ergebnissignal des in einem bestimmten Prüfmuster enthaltenen (SoIl-)Ergebnissignal in Beziehung
gesetzt, woraus sich eine Anzeige für den ursprünglichen Zustand dieser Speicherschaltungen
ergibt. Die Wirkung des Zuführens des Prüfmusters an das Schieberegister besteht darin, daß dadurch das vorangegangene
Schaltverhalten der sequentiellen Schal-
tung negiert wird und effektiv diese sequentiellen Schaltungen
zu kombinatorischen Schaltungen gemacht werden.
Bei dem neuen Prüfverfahren durchlaufen die den Eingiingen der Einheit zugeführten Prüfsignale und
auch die in der Einheit durch die Schieberegisterstufen erzeugten Eingangssignale diie Netzwerke der kombinatorischen
Logik. Ein Taktimpulszug des Systems wird benutzt, um das Ausgangssignal von einem logischen
Netzwerk nach den zugeordneten Stufen des Schieberegisters
durchzuschalten. Veirwendet man unabhängige Schiebesteuerungen, dann wird der Inhalt des Registers
für einen Vergleich mit dem für das Prüfmuster erwarteten Ergebnissignal herausgeschoben. Indem man die
Systemtaktimpulse, die den vorbestimmten logischen Netzwerken zugeordnet sind, kontrolliert und steuert,
kann das Verhalten jedes der Netzwerke in der funktionellciti
logischen Einheit festgestellt werden. Durch Wiederholung dieses Verfahrens mit zusätzlichen Prüfmustern
aus einem automatischen Prüfmustergenerator erhält man eine klare Angabe für den Fehlerstatus der
Einheit.
Die Erfindung wird nunmehr anhand von Ausführunj;s.beispielen
in Verbindung mit den beigefügten Zeichnungen näher beschrieben. Dabei zeigt
Füg. 1 ein Blockschaltbild einer Prüfanordnung zur Ausführung des Verfahrens gemäß der Erfindung,
Füg. 2 ein Blockschaltbild des allgemeinen logischen Systems, das unter Verwendung des erfindungsgemäßen
Prinzips geprüft werden kann,
Fug. 3 ein Taktdiagramm der Taktimpulsfolgen, die zusammen mit dem logischen System nach Fig. 2 verwendet
werden.
Füg. 4 ein Blockschaltbild einer Ausführungsform einer (»etakteten Gleichstromverriegelungsschaltung aus
UND-Inverterstufen zur Verwendung in dem logischen
System nach Fig. 2,
Fig. 5 ein Blockschaltbild der Organisation eines allgemeinen
logischen Systems für den eingangs- und ausgabeseitigen Zugriff auf das System zur Durchführung
des erfindungsgemäßen Verfahrens,
Fig. 6 schematisch die Darstellung einer Verriegelungsüchaltung
zur Verwendung in Fig. 5,
Fig. 7 ein Blockschaltbild einer taktmäßig gesteuerten Gleichstromverriegelungsschaltung zur Verwendung
in der Schaltung gemäß Fig. 5 mit Mitteln zum eingangs- und ausgangsseitigen Zugriff,
Fi g. 8 ein Flußdiagramm der einzelnen Verfahrensschritte gemäß der Erfindung,
Fig. 9 schematisch ein Diagramm, wie der Prüfgeneratoir
gemäß Fig. 1 bei Durchführung des erfindungsgemäßen Verfahrens, das kombinatorische logische Netzwerk
als funktioneile logische Einheit sieht.
Fig. 10 eine Darstellung zur Erläuterung, wie eine Anzahl von Verriegelungsschaltungen gemäß Fig. 6 auf
einem einzigen Haibleiterpllättchen miteinander verbunden
sind und
Fig. 11 eine symbolische Darstellung, wie eine Anzahl solcher Haibleiterpllättchen von Fig. 10 auf
einem Modul miteinander verbunden sind.
Das Prüfverfahren gemäß der Erfindung kann zur Übeiqprüfung der Funktion allgemeiner modularer logischer
Systeme benutzt werden, die eine einseitig begrenzte Verzögerungsabhängigkeit und die Möglichkeit
eingangs- und ausgangsseitiger Signaiabtastung aufweisen.
Systeme dieser Art werden in arithmetischen und/oder logischen Einheiten von Datenverarbeitungsanlagen
benutzt und bilden alle wohl einen wesentlichen funktionellen Teil einer Zentraleinheit, eines Kanals,
oder einer Steuereinheit in einer Datenverarbeitungsanlage. Die verallgemeinerte übliche logische Konfiguration
solcher Systeme ist nicht anwendbar auf die Anordnung und den Aufbau anderer arithmetischer und logischer
Einheiten, wie z. B. Speicheranordnungen, Registeranordnungen oder spezielle Schaltungen, wie Analogschaltkreise,
Abfühlverstärker und Treiberverstärker für Druckhämmer.
to Die logische Anordnung eines solchen Systems zusätzlich zu der Eigenschaft einseitig begrenzt verzögerungsabhängig
zu sein, ist so organisiert und aufgebaut, daß die richtige Arbeitsweise der Schaltung nicht von
der Anstiegszeit, Abfallzeit oder Mindestverzögerung eines einzelnen Schaltkreises innerhalb der logischen
Einheit abhängt. Die einzige Abhängigkeit besteht darin, daß die Gesamtverzögerung über eine Anzahl
von Ebenen oder Stufen der logischen Schaltung geringer ist, als ein bekannter Wert, tine solche Anordnung
wird als pegelabhängig bezeichnet.
Ein logisches System soll per Definition dünn und nur
dann pegelabhängig sein, wenn das Anspechverhaltcn im eingeschwungenen Zustand auf jede zulässige Eingangszustandsänderung
unabhängig von der Schaltung und den Leitungsverzögerungen innerhalb des Systems
ist. Wenn ferner die Pegeländerung an der Eingangsstufe eine Änderung von mehr als einem Eingangssignal
betritt:;, dann muß das Ansprechverhalten unabhängig
sein von der Reihenfolge, in der die Eingangssignale το sich ändern.
Aus dieser Definition wird leicht klar, daß ein pegelabhängiges Arbeiten davon abhängt, daß nur zulässige
Änderungen von Eingangssignalen auftreten. Somit umfaßt der Begriff pegelabhängige Schaltüngsanordnung
auch die Beschränkung, in welcher Weise die Änderungen des Eingangssignales auftreten. Wie
bereits in der vorgenannten Patentanmeldung beschrieben,
sind diese Beschränkungen der eingangsseitigen Signaländerungen fast ausschließlich auf die Taktsignale
des Systems anzuwenden. Für andere Eingangssignale, wie z. B. Datensignale gibt es praktisch keine Beschränkung,
wann sie auftreten können.
Der Ausdruck Ansprechverhalten im eingeschwungenen Zustand bezieht sich auf den Endwert des Zustandes
aller interner Speicherelemente, wie Kippschaltungen, oder Rückkopplungskreise. Ein Signalpegelabhängiges
System soll also als Ergebnis einer Folge von zulässigen Pegeländerungen der Eingangssignale mit
ausreichendem zeitlichen Abstand zwischen den Änderungen arbeiten, so daß sich das System auf eine-v neuen
inneren Zustand stabilisieren kann. Diese Zeitdauer wird normalerweise dadurch sichergestellt, daß die
Taktsignalimpulsfolgen des Systems benutzt werden, um das dynamische Arbeiten der logischen Schaltung zu
steuern.
Die logische Anordnung eines solchen Systems umfaßt ebenso den Begriff der Anordnung aller interner
Speicherelemente, so daß sie als Schieberegister oder Teile von Schieberegistern arbeiten können, deren
Zugriffs- und Steuerleitungen unabhängig vom Zugriff und der Steuerung des Systems sind. Um diese Anordnung
zu verwirklichen, wird jede Speicherung innerhalb der logischen Organisation dadurch verwirklicht, daß
man Verriegelungsschaltungen nimmt, die nicht zu wilf>
5 den Schwingungen neigen, wodurch man logische Schaltsysteme erhält, die gegen irgendwelche Wechselstromeigenschaften
unempfindlich sein. Diese Verriegelungsschaltungen sind außerdem auch signalpegclab-
hiingig. Verwendet man eine solche Schieberegisteranordnung,
dann läßt sich eingangs- wie ausgangsseitig eine Signalabtastung (Zuführung von Eingangssignalen,
Abfühlung von Ausgangssignalen) durchführen.
Das ganze System wird durch zwei oder drei überlappende voneinander unabhängige Taktimpulssignalzüge
angesteuert. Jedes der Taktsignale in einem Signalzug brauch* nur so lange zu sein, wie erforderlich ist, um
eine Verciegelungsschaltung einzustellen. Das Einstellsignal (Datensignal) und das Durchschaltsignal für eine
getaktete Verriegelungsschaltung sind einf kombinatorische logische Funktion der Eingangssignale des
Systems, und der Ausgangssignale der Verriegelungsschaltungcn, die wiederum durch andere Taktimpulszüge
des Systems, als die eingangsseitig an den getakteten Verriegelungsschaltungen anliegenden Impulszüge,
gesteuert werden.
Ein Weg, dieses Ziel zu erreichen, besteht darin, daß
tung exakt nur durch ein einziges der Taktsignale des Systems gesteuert wird. Wenn das Durchschaltsignal
und das Taktsignal beide »eins« sind, dann wird die getaktete Verriegelungsschaltung in den durch das Einstellsignal
für diese Verriegelungsschaltung bestimmten Zustand eingestellt.
Ist die Organisation der logischen Schaltungen gemäß
diesen Anforderungen gewählt, dann werden durch einen automatischen Prüfgenerator erzeugte Prüfmuster
zur Durchführung der funktionellen Prüfung des logischen Systems in Übereinstimmung mit dem erfindungF^emäßen
Verfahren zugeführt. Bei der Prüfsignalerzeugung gemäß einer Anordnung nach Fig. 1
werden Prüfmuster einer zu prüfenden Einheit 10 zugeführt. Eine solche Einheit wird als hochintegrierte
Halbleiterschaltung hergestellt. Es kann sich dabei um die niedrigste Stufe der Integration, wie z. B. um ein
Halbleiterplättchen oder Chip handeln, auf dem Hunderte von Schaltungen aufgebaut sind, oder es kann
auch eine größere modulare Einheit sein, auf der sich Tausende solcher Schaltungen befinden. In allen Fällen
befriedigt dies die Anforderung auf eine einseitig begrenzt verzögerungsabhängige Anordnung, die eingangs-
wie ausgangsseitig auf (interne) Signale zugreifbar ist. Eine vollständige Beschreibung einer solchen
Organisation wird im nachfolgenden gegeben.
Die der zu untersuchenden und prüfenden Einheit 10 zugeführten Prüfmuster enthalten sowohl Prüfsignale
als auch von dieser Einheit auf ein bestimmtes Prüfsignal zu erwartende Ergebnissignale (Prüfantworten).
Die Prüfmuster werden durch ein automatisches Prüfsystem erzeugt, das hier als Teil einer Datenverarbeitungsanlage
dargestellt ist. Ein solches System hätte zusätzlichen Speicherraum von einem Megabyte.
Die Organisation des automatischen Prüfsysteme enthält einen automatischen Prüfgenerator 11 mit einer
Liste oder Bibliothek angenommener Fehler 12, die darin gespeichert sind. Es ist femer ein Satz Steuerkarten
13 einschließlich aller für die Erzeugung der Prüfmuster notwendigen Parameter vorgesehen. Die Steuerkarten
13 enthalten auch das Betriebsverfahren und bestimmen, welche Routinen und Unterroutinen zur
Durchführung der Prüfung einer bestimmten zu prüfenden Einheit durchgeführt werden müssen. Die angenommenen
Fehler 12 sind ein für jede Art von Schaltungsanordnung oder zu prüfendes Netzwerk ermittelter
Algorithmus. Zur Bestimmung der bestimmten zu erzeugenden Prüfmuster wird eine logische Beschreibung
14 der zu prüfenden Einheit 10 dem automatischen Prüfmustergenerator 11 zugeführt. Die logische
Beschreibung 14 besteht aus der tatsächlichen Schaltung einer bestimmten Einheit, und dies dient als Grundlage
für die Bestimmung der entsprechenden Prüfung und der dabei möglicherweise auftretenden Fehler, wie
z. B. Kurzschlüsse, Unterbrechungen und dergleichen. Der automatische Prüfgenerator 11 liefert die logischen
Prüfmuster, die einer zu prüfenden Einheit gemäß Definition durch ihre logische Beschreibung 14,
ίο zugeführt werden müssen. Diese logischen Prüfmuster
werden in dem System einem Compiler 15 zugeführt, der außerdem noch technische Spezifikationen 16 der
bestimmten Technologie der zu prüfenden Einheit aufnimmt. Diese Spezifikationen 16 enthalten die Spannungs-
und Stromwerte, die in der bestimmten Technologie zur Darstellung der binären Eins und binären Null
eines logischen Musters verwendet werden müssen. Der Compiler 15 liefert Technologiemuster von binären Einsen
und Nullen mit bestimmten Spannungen und Strömen zum Prüfen des Prüfcompilers und Operationscodeprüfgenerators
17. Compiler und Generator 17 liefern die Prüfmuster, die der zu prüfenden Einheit 10
zugeführt werden.
Wie bereits angegeben, enthalten die Prüfmuster sowohl Prüfsignale für die zu prüfende Einheit, als auch die erwarteten Ergebnissignale. Prüfmuster für richtiges Arbeiten werden der zu prüfenden Einheit 10 unmittelbar zugeleitet. Durch Anwendung des erfindungsgemäßen Verfahrens wird die Einheit geprüft und es wird nach Vergleich der tatsächlichen Ergebnissignale mit den erwarteten Ergebnissignalen entweder bei 18 die Einheit als geprüft und gut akzeptiert oder bei 19 als geprüft und schlecht zurückgewiesen. Die Zurückweisung fehlerhafter Einheiten kann außerdem als Teil des Prüfsystems einer Voraussageeinheit 20 zugeführt werden, die der Voraussage möglicher Fehler dient, und die außerdem von dem Prüfcompiler und Operationsprüfgenerator 17 Prüfdaten zur Voraussage der Fehlerfeststellung erhält. Dieser Teil des Prüfsystems wird auch bei diagnostischem Prüfen herangezogen. Die Voraussageschaltung 20, die der Voraussage der Fehlerursache dient, liefert dann bei 21 eine Voraussage für einen bestimmten Fehler.
Die einzelnen Vorrichtungen, und die Programm-Steuerungen, die zur Erzeugung der Prüfmuster und zur Durchführung der Prüfungen erforderlich sind, sind an sich bekannt. Beispielsweise ist das zur Entwicklung der Prüfmuster zur Durchführung kombinatorischer Prüfungen einer zu prüfenden Einheit erforderliche Programm in einem Aufsatz beschrieben mit dem Titel »Algorithmen für die Feststellung von Fehlern in logischen Schaltungen« von W. G. Bouricius, u. a., welcher im Research Report RC 3117 des IBM Thomas J. Watson Research Center vom 19. Oktober 1970 veröffentlicht wurde. Ein Algorithmus für die Berechnung der Prüfungen auf Fehler ist beschrieben in dem Aufsatz »Diagnose von Automatenfehlern, ein Rechenverfahren und eine Methode« von J. Paul Roth in IBM Journal of Research and Development, Juli 1966. Diese Aufsätze beschreiben wie man programmierbare Algorithmen für die Prüfsignalerzeugung und Prüfauswertung entwickelt. Diese enthalten auch die Ableitung der Daten für angenommene Fehler, die für die automatische Prüfsignalerzeugung notwendig sind.
Wie bereits angegeben, enthalten die Prüfmuster sowohl Prüfsignale für die zu prüfende Einheit, als auch die erwarteten Ergebnissignale. Prüfmuster für richtiges Arbeiten werden der zu prüfenden Einheit 10 unmittelbar zugeleitet. Durch Anwendung des erfindungsgemäßen Verfahrens wird die Einheit geprüft und es wird nach Vergleich der tatsächlichen Ergebnissignale mit den erwarteten Ergebnissignalen entweder bei 18 die Einheit als geprüft und gut akzeptiert oder bei 19 als geprüft und schlecht zurückgewiesen. Die Zurückweisung fehlerhafter Einheiten kann außerdem als Teil des Prüfsystems einer Voraussageeinheit 20 zugeführt werden, die der Voraussage möglicher Fehler dient, und die außerdem von dem Prüfcompiler und Operationsprüfgenerator 17 Prüfdaten zur Voraussage der Fehlerfeststellung erhält. Dieser Teil des Prüfsystems wird auch bei diagnostischem Prüfen herangezogen. Die Voraussageschaltung 20, die der Voraussage der Fehlerursache dient, liefert dann bei 21 eine Voraussage für einen bestimmten Fehler.
Die einzelnen Vorrichtungen, und die Programm-Steuerungen, die zur Erzeugung der Prüfmuster und zur Durchführung der Prüfungen erforderlich sind, sind an sich bekannt. Beispielsweise ist das zur Entwicklung der Prüfmuster zur Durchführung kombinatorischer Prüfungen einer zu prüfenden Einheit erforderliche Programm in einem Aufsatz beschrieben mit dem Titel »Algorithmen für die Feststellung von Fehlern in logischen Schaltungen« von W. G. Bouricius, u. a., welcher im Research Report RC 3117 des IBM Thomas J. Watson Research Center vom 19. Oktober 1970 veröffentlicht wurde. Ein Algorithmus für die Berechnung der Prüfungen auf Fehler ist beschrieben in dem Aufsatz »Diagnose von Automatenfehlern, ein Rechenverfahren und eine Methode« von J. Paul Roth in IBM Journal of Research and Development, Juli 1966. Diese Aufsätze beschreiben wie man programmierbare Algorithmen für die Prüfsignalerzeugung und Prüfauswertung entwickelt. Diese enthalten auch die Ableitung der Daten für angenommene Fehler, die für die automatische Prüfsignalerzeugung notwendig sind.
Es sei dabei klargestellt, daß die vorliegende Erfindung nicht in der Erzeugung der Prüfmuster zum Anlegen
an einer zu prüfenden Einheit besteht, sondern sich auf das Prüfverfahren der zu prüfenden Einheit richtet,
wenn die Prüfmuster an diese angelegt werden. Um das Prüfen einer Einheit durchzuführen, müssen die Anforderungen
der einseitig begrenzten Verzögerungsabhängigkeit und der eingangs- und ausgangsseitigen Zugreifbarkeit
der zu prüfenden Einheit vorhanden sein. Eine verallgemeinerte, logische Organisation und ein entsprechender
Aufbau, bei dem diese Gedanken verwirklicht sind, ist in Fig. 2 gezeigt.
Die Schaltung gemäß Fig. 2 besteht aus einer Anzahl kombinatorischer logischer Netzwerke, 30, 31 und 32,
die zueinander parallel angeordnet sind. Jedes Netzwerk ist an einer zugehörigen Gruppe von Verriegelungsschaltungen
33, 34 bzw. 35 angekoppelt. Somit ist also das logische System in eine Anzahl von Teile
unterteilt, deren jedes für sich aus einem kombinatorischen Netzwerk und einer Gruppe von Verriegelungsschaltungen besteht. Obleich drei solche Unterteilungen
dargestellt sind, sollte doch einleuchten, daß jede kleinere oder größere Zahl parallel gemäß der Erfindung
hier angeordnet und vorgesehen sein können. Die Schaltung enthäi: ein zusätzliches kombinatorisches
oder Kombinationsnetzwerk 36, zur Aufnahme der von den einzelnen Gruppen von Verriegelungsschaltungen
kommenden Ausgangssignale und zur Erzeugung der Ausgangssignale des Gesamtsystems, die als Gruppe
von Signalen R bezeichnet sind.
Jedes der kombinatorischen Netzwerke 30, 31 und 32 ist ein logisches Netzwerk mit mehrfachen Eingängen
und Ausgängen. Es enthält jede Anzahl von Ebenen oder Stufen kombinatorischer Schaltungen in der Form
üblicher logischer Schaltkreise. Jedes Netzwerk spricht auf eine bestimmte eingangsseitige Kombination von
Signalen an und erzeugt ebenso eine bestimmte Kombination von Ausgangssignalen. Diese Ausgangssignale
wie z. B. £1, El, Ei, sind tatsächlich Gruppen von Ausgangssignalen, so daß das Symbol £1 tatsächlich für
eil, eil bis eLV steht. In gleicher Weise beireffen die
Symbole Gl, G2 und G3 Gruppen von Durchschaltsignalen, die von den einzelnen kombinatorischen Netzwerken
abgegeben werden. Die den kombinatorischen Netzwerken zugeführten Eingangssignale sind die externen
Eingangssignale, die am Eingang der Gesamtschaltung als eine Gruppe von S solcher Eingangssignale
dargestellt sind und als Gruppen von Rückkopplungssignalen, die von den kombinatorischen Netzwerken
und Gruppen von Verriegelungsschaltungen kommen. Dabei ist unter dem Ausdruck Gruppe von Schaltungen
oder Netzwerken jeweils zu verstehen, daß es sich dabei um eine einzelne Schaltung oder um mehrere solcher
Schaltungen handeln kann.
Damit diese allgemeine Anordnung nach dem Verfahren gemäß der Erfindung geprüft werden kann, ist es
ein notwendiges Erfordernis, daß eine Verriegelungsschaltung oder eine Gruppe von Verriegelungsschaltungen,
die durch einen Taktsignalimpulszug gesteuert wird, nicht über kombinatorische logische Schaltungen
nach anderen Verriegelungsschaltungen zurückgekoppelt werden können, die durch den gleichen Taktimpulszug
gesteuert werden. Somit kann also das Ausgangssignal von der Verriegelungsschaltungsgnippe 33
nicht in das kombinatorische Netzwerk 30 zurückgekoppelt werden, da die Verriegelungsschaltungsgruppe 33
auf den Taktimpulszug Cl anspricht. Diese Gruppe von Verriegelungsschaltungen kann dann aber nach den
kombinatorischen Netzwerken 31 und 32 rückgekoppelt werden, die beide durch andere Taktimpulszuge angesteuert
werden.
Ein Weg. dieser Forderung zu genügen, besteht darin, für jed-.τ Abschnitt in Fig. 2 einen gesonderten
Taktimpulszug vorzusehen. Somit dient der Taktimpulszug Cl zur Steuerung der Verriegelungsschaltungsgruppe
33, Taktimpulszug Cl steuert die Verriegelungsschaltungsgruppe
34 und Taktimpulszug Ci steuert die Verriegelungsschaltungsgruppe 35. Die Art und Weise,
wie jede Gruppe von Verriegelungsschaltungen genau durch einen dieser Taktimpulszüge gesteuert wird,
besteht darin, daß jedes steuernde Taktimpulssignal Ci
ίο einer Verriegelungsschaltung Lii zugeordnet ist, die
zwei andere Signale aufnimmt: ein Einstellsignal Eij und möglicherweise ein Durchschaltsignal Gij. Diese
drei Signale steuern die Verriegelungsschaltung in der Weise, daß dann, wenn sowohl das Durchschaltsignal
is als auch das Taktsignal den Zustand »Eins« aufweisen,
die Verriegelungsschaltung auf den Wert des Einstellsignals eingestellt wird. Ist entweder das Taktsignal oder
das Durchschaltsignal eine »Null«, dann kann die Verriegelungsschaltung ihren Zustand nicht ändern. Die
Taktgabe kann außerdem dadurch vorgenommen werden, daß die Taktimpulszüge unmittelbar auf die entsprechenden
Gruppen von Verriegelungsschaltungen ohne Mitwirkung der Durchschaltsignale Gl, Gl und
G3 sowie der dazwischen liegenden UND-Torschaltungen einwirken.
Für die normale Arbeitsweise des logischen Systems erfolgt die Steuerung durch die Taktimpulszüge. In
bezug auf Fig. 3, ist mit Cl in Zeitabschnitt 22 auf Eins sowohl Cl und C3 auf binär Null, so daß die Eingänge
und Ausgänge des kombinatorischen Netzwerkes 30 stabil sind. Angenommen, daß in der extern zugeführten
Gruppe von Eingangssignalen sich nicht alle ändern, dann wird das Taktsignal Cl durch die Verriegelungsschaltungen der Gruppe 33 hindurch geschaltet, wenn
die entsprechende Gruppe von Durchschaltsignalen Gl eine binäre Eins aufweisen. Die Verriegelungsschaltungen
der Gruppe 33 werden dann auf den wert der ihnen
zugeführten Einstellsignale Ei eingestellt. Somit können also einige der Verriegelungsschaltungen der
•ω Gruppe 33 während des Zeitabschnittes, in dem Cl eine
binäre Eins ist, geändert werden. Der Zeitabschnitt 22 braucht nur so lang zu sein, daß die Verriegelungsschaltungen
eingestellt werden können. Die Signaländerungen in den Verriegelungsschaltungen durchlaufen
unmittelbar die kombinatorischen Netzwerke 31 und 32 über die entsprechenden Rückkopplungsverbindungen.
Sie gelangen außerdem weiter an das Kombinationsnetzwerk 36.
Ehe das Taktsignal Cl seinen Binärzustand Eins annimmt, müssen die von der Verriegelungsschaltungsgruppe 33 kommenden Ausgangssignale die Kombinationsnetzwerke 31 und 32 durchlaufen haben. Der zeitliche Abstand zwischen den Taktsignalen Cl und C2 liegt im Zeitabschnitt 23, der mindestens so lang sein muß wie die Durchlaufzeit durch das Netzwerk 31.
Ehe das Taktsignal Cl seinen Binärzustand Eins annimmt, müssen die von der Verriegelungsschaltungsgruppe 33 kommenden Ausgangssignale die Kombinationsnetzwerke 31 und 32 durchlaufen haben. Der zeitliche Abstand zwischen den Taktsignalen Cl und C2 liegt im Zeitabschnitt 23, der mindestens so lang sein muß wie die Durchlaufzeit durch das Netzwerk 31.
Wenn das Taktsignal C2 den Wert Eins annimmt, wird das Verfahren mit den Verriegelungsschaltungen
in der Gruppe 34 fortgesetzt, die die Einstellsignale (Datensignale) von Netzwerk 31 einspeichern. In gleieher
Weise wird das Taktsignal Ci für die Steuerung der Verriegelungsschaltungsgruppe 35 den Wert »Eins«
annehmen. Für eine korrekte und richtige Arbeitsweise des logischen Systems ist es daher erforderlich, daß die
Dauer der einze!nen Taktsignale groß genug ist, um die
ei Verriegeiungsschaltungen einzustellen und daß ein
Zeitintervall zwischen aufeinanderfolgenden Taktimpulszügen liegt, das ausreichend lange ist, daß alle
Verriegelungsschaltungsänderungen, die durch die
Rückk-Dpplungsverbindungen betätigten kombinatorischen
Netzwerke durchlaufen kennen. Eine solche Arbeitsweise erfüllt die Forderung nach einem signalpegcliibhängigen
System und stellt eine kleinstmögliche Abhängigkeit von Wechselstromparametern dar.
Die Information gelangt in das pegelabhängige logische System als eine Gruppe von Eingangssignalen 5.
Diese Eingangssignale wirken mit dem logischen System zusammen, indem sie das System unter Verwendung
der Taktsignale steuern, die mit dem logischen System synchronisiert sind. Der bestimmte Taktzeitpunkt,
zu dem die Signale sich ändern, wird gesteuert, und dann wird das Eingangssignal auf das bestimmte
Kombinationsnetzwerk beschränkt. Wenn beispielsweise in Fig. 2 die Gruppe von Eingangssignalen S sich
immer zum Taktzeitpunkt Cl ändert, dann kann die Eingangssignalgruppe S als Eingangssignal für das
Kombinationsnetzwerk 31 oder 32, nicht aber als Eingangssignal für das Netzwerk 30 benutzt werden.
Wenn die externen Eingangssignale in der Weise asynchron sird, daß sie ihren Zustand zu jedem beliebigen
Zeitpunkt ändern können, dann werden diese Signale innerhalb des logischen Systems unter Verwendung
der Verriegelungsschaltungen synchronisiert. Eine Verriegelungsschaltung nimmt gleichzeitig eingangsseitig
das Einstellsignal und das bestimmte Taktsignal auf. Die Verriegelungsschaltung kann ihren Einstellzustand
nicht ändern, wenn das Taktsignal auf »Null« ist, und das Ausgangssignal der Verriegelungsschaltung ändert
sich nur in dem Zeitabschnitt, wenn der Taktimpuls »lüins« ist. Selbst dann, wenn die Eingangssignale 5 sich
während der Zeit ändern, in der das Taktsignal auf »Eins« ist, ergeben sich keine Betriebsschwierigkeiten,
vorausgesetzt, die Gruppe von Eingangssignalen S verbleibt über den vollen Taktzyklus auf diesem neuen
Wert. Die Verriegelungsschaltung ändert dann beim Eintreffen des nächsten Taktsignals ihren Zustand.
Wenn sich der Betriebszustand der Verriegeiungsschaitung beinahe ändert, könnte während der Zeit, in der
der Taktimpuls eine »Eins« ist, ein spitzer Ausgangsimpuls an der Verriegelungsschaltung auftreten. Das
ergibt jedoch keinerlei Schwierigkeiten, da das Ausgangssignal dieser Verriegelungsschaltung nur während
einer anderen Taktzeit benutzt wird.
Externe Ausgangssignale, wie z. B. die Gruppe von Ausgangssignalen R, rufen normalerweise keine
Schwierigkeiten hervor, es sei denn es gebe besonders kritische Einschränkungen in bezug auf die Zeitlage
dieser Ausgangsimpulse. Die meisten Ausgangssignale sind wahrscheinlich irgendeine Funktion der Ausgangssignale
der Verriegelungsschaltungen, die alle durch das gleiche Taktsignal gesteuert werden. Sie bleiben daher
für eine gegebene Anzahl von Taktzyklen auf einem gegebenen Wert.
Die in Fig. 2 gezeigte logische Schaltung weist eine einseitig begrenzte Verzögerungsabhängigkeit auf. Sie
hat damit eine der Fähigkeiten, die zur Durchführung des erfindungsgemäßen Prüfverfahrens notwendig sind.
Die andere Fähigkeit ist die Möglichkeit zur eingangs und ausgangsseitigen Signalabfühlung.
Die Speicherelemente eines solchen allgemeinen Systems sind Signalpegelabhängige Vorrichtungen, die
sicher arbeiten und nicht zu wilden Schwingungen neigen. Schaltungen, die dieser Forderung entsprechen,
werden allgemein als getaktete Gleichstromverriegeiungsschaitungen
bezeichnet. Eine solche Verriegelungsschaltung zum Halten einer Polarität (Polarity
Hold FLIPFLOP) ist in Fig. 4 aus UND-Inverterstufen
aufgebaut. Der Speicherteil ist mit 24 bezeichnet, dit
UND-Inverterstufen mit 25. 26 und die Inverterstufe mit 27.
Die dieser Schaltung zugeführten Eingangssignale sind E und C, und das Ausgangssignal wird bei L abgenommen. Im Betrieb kann die Verriegi !ungsschaltiing, wenn das Taktsignal C bei Null liegt, ihren Betriebszustand nicht ändern. Geht jedoch das Taktsignal C auf Eins über, dann wird der innere Zustand der
Die dieser Schaltung zugeführten Eingangssignale sind E und C, und das Ausgangssignal wird bei L abgenommen. Im Betrieb kann die Verriegi !ungsschaltiing, wenn das Taktsignal C bei Null liegt, ihren Betriebszustand nicht ändern. Geht jedoch das Taktsignal C auf Eins über, dann wird der innere Zustand der
lu Verriegelungsschaltung auf den Wert des Einstellsignals
am Eingang E eingestellt.
Zur Ausnutzung des Verfahrens gemäß der Erfindung ist es notwendig, daß das allgemeine logische
System den Zustand aller interner Speicherelemente
is ü'ynamisch überwachen kann. Damit können alle besonderen
Prüfpunkte weggelassen werden, alle Phasen manueller Entstörung werden vereinfacht und man
erhält eine Normschnittstelle für die Betriebs- und Wartungskonsole. Zu diesem Zweck ist bei jeder Verriegelungsschaltung
einer jeden Verriegelungsschaltungsgruppe des Systems eine Schaltung vorgesehen, durch
die die Verriegelungsschaltung als eine Stufe eines Schieberegisters mit einer von der Systemtaktgabe
unabhängigen Schiebesteuerung arbeiten kann, und einer Eingabe/Ausgabe, die von der Systemeingabe/
Ausgabe unabhängig ist. Die Schaltungsart wird als Schieberegister-Verriegelungsschaltung bezeichnet.
Alle diese Schieberegister-Verriegelungsschaltungen eines gegebenen Schaltungsplättchens, Moduls usw.,
sind zu einem oder mehreren Schieberegistern miteinander verbunden. Jedes der Schieberegister hat einen
Eingang und einen Ausgang und an den Klemmen des Aufbaues zugängliche Schiebesteuerleitungen.
Durch Umwandlung getakteter Gleichstromverriegelungsschaltungen in Schieberegisterschaltungen erhält man die Vorteile der Schieberegister-Verriegelungsschaltungen. D. h. bei diesen Schaltungen kann man allgemein die Sysiemiaktschaitung anhalten, den Betriebszustand aller Verriegelungsschaitungen ausspeichern und/oder neue oder die ursprünglichen Werte in jede Verriegelungsschaltung eingeben. Dies wird als eingangs- und ausgangsseitiger Signalzugriff bezeichnet.
Durch Umwandlung getakteter Gleichstromverriegelungsschaltungen in Schieberegisterschaltungen erhält man die Vorteile der Schieberegister-Verriegelungsschaltungen. D. h. bei diesen Schaltungen kann man allgemein die Sysiemiaktschaitung anhalten, den Betriebszustand aller Verriegelungsschaitungen ausspeichern und/oder neue oder die ursprünglichen Werte in jede Verriegelungsschaltung eingeben. Dies wird als eingangs- und ausgangsseitiger Signalzugriff bezeichnet.
Bei dem Prüfverfahren gemäß der Erfindung wird die
Gleichstromprüfung von sequentieller Prüfaij auf
kombinatorische Prüfung reduziert, die wesentlich leichter und wirksamer durchzuführen ist. Der eingangs-
und ausgangsseitige Zugriff ergibt die notwendige Möglichkeit, sowohl Konstruktionsfehler als auch
den Ausfall von Schaltungen beim Einrichten des
so Systems, beim Systemendtest und der Fehlerdiagnose im Feld, genau festzustellen. Die Schieberegister sind
außerdem für Systemfunktionen, wie Schnittstelle mit einer Konsole, Systemrückstellung und Setzen von
Prüfpunkten, brauchbar.
Wie aus der Technik allgemein bekannt ist, ist die automatische Erzeugung von Prüfmustern, wie sie im
Zusammenhang mit Fig. 1 beschrieben ist, für kombinatorische logische Netzwerke viel leichter durchzuführen,
als die Erzeugung von Prüfmustern für komplizierte sequentielle logische Schaltungen. Es ist demgemäß
erforderlich, die sequentiellen logischen Schaltungen, wie z. B. die internen Speicherschaltungen eines
allgemeinen logischen Systems, in eine kombinatorische Form zu überführen. Dies wird durch Hinzufügen
zusätzlicher Schaltungen erreicht, die selektiv die getakteten Gieichstromverriegelungsschaltungen in Schieberegisterschaltungen
umwandeln und gleichzeitig die Möglichkeit für ein- und ausgangsseitigen Zugriff
13 14
schaffe». Gruppen zugeleitet. In gleicher Weise wird der Schiebein
Fig. 5 ist ein logisches System gezeigt, daß diese takt B der zweiten Schaltung jeder Verriegelungsschalzusätzlichen
Schaltungen aufweist, und zwei Taktsi- tung einer Gruppe zugeleitet. Das Ausgangssignai an
gnale sowie z*ei Gruppen von Schieberegisterverriege- der Ausgangsklemme V der Schaltung 52 in Fig. Ί
lungsschaltungcn benutzt. Die kombinatorischen Netz- 5 würde als Eingangssignal für die nächstfolgende Verriewerke 40, 41 und 42 sind gleicher Art wie die im gelungsschaltung der Gruppe dienen, bis zur letzten
Zusammenhang mit Fig. 2 beschriebenen Netzwerke. Veniegelungsschaltung des gesamten Registers, worauf
Sie sprechen auf Gruppen von Eingangssignalen S, dieses Ausgangssignal das Äquivalent des Ausgangssisowie auf die ran den Schieberegister-Verriegelungs- gnalsauf Leitung 56 der Anordnung in Fig. 5 wäre. Die
Schaltungsgruppen 43 und 44 gelieferten Verriegelungs- io Schieberegister-Verriegelungsschaltungen sind daher
signale an. Die kombinatorischen Netzwerke 40 und 41 mit einem Eingang, einem Ausgang und zwei Schiebeliefem jeweils eine Gruppe von Einstellsignalen £1, El takteingängen zu einem Schieberegister verbunden,
und eine Gruppe von Durchschaltsignalen Gl, Gl. Mit den Erfordernissen der einseitig begrenzten Ver-Über UND-Torschaltungen 45 und 46 werden die zögerungsabhängigkeit und der eingangs- und ausgangs-Systemtiktsignale Cl. C2 nach den Gruppen von Ver- 15 seitigen Zugreifbarkeit, wie sie zusammen mit Fig. 5
riegelungsschahungen 43, bzw. 44 durchgeschaltet. beschrieben sind, können Prüfmuster vom Prüfcompiler ; Die Gruppe von Verriegelungsschaltungen 43 und 44 und Operationscode-Prüfgenerator 17 in Fig. 1 benutzt ,., unterscheidet sich von den in Fig. 2 dargestellten werden, um die zu prüfende Einheit 10 nachdem erfin- ~£ dadurch, daß sie als. Schieberegister-Verriegelungs- dusgsg£s.äSs!. Verfahren zu prüfen. Ist die SystenUakt- M schaltungen geschaltet sind. Eine solche Schieberegi- 20 schaltung wie im Block 80, Fig. 8, angegeben, abgc- ;■'-■ ster-Verriegelungsschaltung ist symbolisch m Fig. 6 schaltet, wird das aus den Schieberegister-Verriege- >;; dargestellt. Sie enthält zwei getrennte Verriegelungs- lungsschaltungsgruppen 43, 44 in Fig. 5 gebildete äff und Speicherschaltungen 47 bzw. 48. Die Verriege- Schieberegister zuerst geprüft. Vom Compiler und ϊί| lungsschaltung >V7 ist die gleiche Schaltung wie sie in den Generator 17 kommende Prüfmuster werden über die || Schaltungsgruppen der Fig. 2 benutzt wird und in einer 25 Eingangsschaltung 55 sequentiell den Verriegelungs- V\j Ausführungsfccm in Fig. 4 gezeigt ist. Jede solche Ver- schaltungen der Schaltungsgruppe 44, wie im Block 81, f| riegelungsschaltung weist einen Einstelleingang E, Fig. 8 angegeben, zugeführt. Durch Abschaltung des ',fy einen Eingang C für einen Taktimpulszug, und einen Systemtaktes wird das Schieberegister von der übrigen Sj Ausgang für dts Ausgangssignal L auf. Die Verriege- Schaltung isoliert. Die Steuerung der Systemtakte wird fj lungsschaltung 48 ist die zusätzliche Schaltung, die die 30 an den Eingangs/Ausgangsanschlüssen für die || Gesamtschakung zur Schieberegister-Verriegelungs- bestimmte zu prüfende modulare Einheit vorgenom- g, schaltung mach it. Sie enthält einen getrennten Eingang men. Das Prüfmuster aus binären Einsen und Nullen v| U, einen getrennten Ausgangs V und Schiebesteuerlei- wird nach Anlegen über die Leitung 55 an die Verriege- ;w tungen A und £1. Die Ausführungsform einer Schiebere- lungsschaltungsgnippe 44 durch die Verriegelungsschal- L gister-Veniegelungsschaltung mit Hilfe von UND- 35 tungsgruppe 43 auf die Ausgangsleitung 56 verschoben. w Invertier-Torsciialtungen ist in Fig. 7 gezeigt. Dieser Verschiebevorgang erfolgt unter Steuerung des |J Dort ist in r.estrichslter Umrandung die Verriege- Schiebetaktes A und B auf den Leitungen 57, bzw. 58. :;1 lungsschaltung 47 von Fig. 4 gezeigt. Die zusätzliche Wie sich aus Fig. 7 ergibt, wirkt der Schiebetakt A auf !?';' Eingangsklemnie U führt nach einer UND-Invertierlo- die erste Verriegelungsschaltung 47 und der Schiebetakt Sj gik mit den To !schaltungen 49 und 50, sowie die Inver- 40 B auf die zweite Veniegelungsschaltung 52 der Schiebe- '/} tierstufe 51. Diese Schaltung nimmt außerdem über register-Veniegelungsschaltung ein. Das auf Leitung 56 A Leitung 57 einen ersten Schiebetakt A von der Ein- aufgetretene Ausgangssignal (Ist-Ergebnis) wird gegen <h gangsklemme: A auf. Von den Torschaltungen 49 und 50 das erwartete Ausgangssignai (Soll-Ergebnis) für das :;' wird eine Verbindung zu der Veniegelungsschaltung 47 Prüfmuster 79 (Fig. 8) verglichen. Diese Messung wird 1I hergestellt. Am Ausgang der Veniegelungsschaltung 47 45 im Block 82 durchgeführt. Der Zweck dieser Prüfung 'A, ist eine zweite Verriegelungsschaltung angekoppelt, mit besteht darin, sicherzustellen, daß das Schieberegister \\ einem Speicherteil 52 und den UND-Invertier-Torschal- richtig arbeitet. Zeigt die Messung an, daß das Schiebe- '" \ tungen 53, 54, die die Ausgangssignale der Verriege- register nicht brauchbar ist, wird die zu prüfende Ein- ;', lungsschaltung 47, sowie den zweiten Verschiebetakt B heit bei 83 zurückgewiesen. Andererseits wird bei '] über die Leitung 58 empfangen. 50 erfolgreichem Vergleich die eigentliche Signalpegelprü- ,; Die Schaltung 52 dient zur Zwischenspeicherung hing der Schaltung durchgeführt. J während des Vcrschiebevorgangs. Die Schieberegister- Im nächsten Schritt des Verfahrens gertiäß der Erfin- jjs Verriegelungssohaltungen dienen dazu, jedes ge- dung in Block 84, wird ein Prüfsignal in Form eines {.] wünschte Muster aus Einsen und Nullen zu den Verrie- bestimmten Musters auf der Eingangsleitung 55 dem ] gelungsschalturiigen 47 zu schieben. Diese Muster wer- 55 Schieberegister zugeführt und wird in die Verriege- , den dann als Eingangssignal für die kombinatorischen lungsschaltungen des Registers hineingeschoben, die ··'■ Netzwerke benutzt. Die Ausgangssignale der Verriege- aus den Schaltungsgruppen 43 und 44 bestehen. Dies || lungsschaltung 47 werden dann taktgesteuert zu der hat den Zweck, die einzelnen Schaltungen des Schiebe- j; Veniegelungsschaltung 52 übertragen und, gesteuert registers in einen Anfangszustand zu versetzen, und alle durch das bei B zugeführte Verschiebetaktsignal, zur «> Auswirkungen der Vorgeschichte der sequentiellen , Auswertung ausgegeben. Schaltungen der zu prüfenden Einheit zu beseitigen.
Jede der Gruppen von Verriegelungsschaltungen 43, Effektiv sieht dann das automatische Prüfgeneratorsy-44 in Fig. 5 entlhält eine Anzahl der in Fig. 7 gezeigten stern der Fig. 1 die Schaltung der Fig. 9. Dies ist ein
Schaltungen. Diese Schaltungen sind sequentiell mitein- kombinatorischer logischer Block 37 mit einer Gruppe
ander verbunden, so daß die Eingangsklemme U in w von echten Primäreingangssignalen .V. bestehend aus
Fig. 7 die Eingiingsleitung 55 in Fig. 5 sein würde. Der den Signalen Xi, Xl. Xn und der echten primären
Schiebetakt/1 \rird der ersten Schaltung, beispielsweise Ausgangssignalgruppe R, bestehend aus den Signalen
Schaltung 47, üller der Verriegelungsschaltungen der Rl, R2 bis Rn. Zusätzlich werden durch die Rückkopp-
gnale sowie z*ei Gruppen von Schieberegisterverriege- der Ausgangsklemme V der Schaltung 52 in Fig. Ί
lungsschaltungcn benutzt. Die kombinatorischen Netz- 5 würde als Eingangssignal für die nächstfolgende Verriewerke 40, 41 und 42 sind gleicher Art wie die im gelungsschaltung der Gruppe dienen, bis zur letzten
Zusammenhang mit Fig. 2 beschriebenen Netzwerke. Veniegelungsschaltung des gesamten Registers, worauf
Sie sprechen auf Gruppen von Eingangssignalen S, dieses Ausgangssignal das Äquivalent des Ausgangssisowie auf die ran den Schieberegister-Verriegelungs- gnalsauf Leitung 56 der Anordnung in Fig. 5 wäre. Die
Schaltungsgruppen 43 und 44 gelieferten Verriegelungs- io Schieberegister-Verriegelungsschaltungen sind daher
signale an. Die kombinatorischen Netzwerke 40 und 41 mit einem Eingang, einem Ausgang und zwei Schiebeliefem jeweils eine Gruppe von Einstellsignalen £1, El takteingängen zu einem Schieberegister verbunden,
und eine Gruppe von Durchschaltsignalen Gl, Gl. Mit den Erfordernissen der einseitig begrenzten Ver-Über UND-Torschaltungen 45 und 46 werden die zögerungsabhängigkeit und der eingangs- und ausgangs-Systemtiktsignale Cl. C2 nach den Gruppen von Ver- 15 seitigen Zugreifbarkeit, wie sie zusammen mit Fig. 5
riegelungsschahungen 43, bzw. 44 durchgeschaltet. beschrieben sind, können Prüfmuster vom Prüfcompiler ; Die Gruppe von Verriegelungsschaltungen 43 und 44 und Operationscode-Prüfgenerator 17 in Fig. 1 benutzt ,., unterscheidet sich von den in Fig. 2 dargestellten werden, um die zu prüfende Einheit 10 nachdem erfin- ~£ dadurch, daß sie als. Schieberegister-Verriegelungs- dusgsg£s.äSs!. Verfahren zu prüfen. Ist die SystenUakt- M schaltungen geschaltet sind. Eine solche Schieberegi- 20 schaltung wie im Block 80, Fig. 8, angegeben, abgc- ;■'-■ ster-Verriegelungsschaltung ist symbolisch m Fig. 6 schaltet, wird das aus den Schieberegister-Verriege- >;; dargestellt. Sie enthält zwei getrennte Verriegelungs- lungsschaltungsgruppen 43, 44 in Fig. 5 gebildete äff und Speicherschaltungen 47 bzw. 48. Die Verriege- Schieberegister zuerst geprüft. Vom Compiler und ϊί| lungsschaltung >V7 ist die gleiche Schaltung wie sie in den Generator 17 kommende Prüfmuster werden über die || Schaltungsgruppen der Fig. 2 benutzt wird und in einer 25 Eingangsschaltung 55 sequentiell den Verriegelungs- V\j Ausführungsfccm in Fig. 4 gezeigt ist. Jede solche Ver- schaltungen der Schaltungsgruppe 44, wie im Block 81, f| riegelungsschaltung weist einen Einstelleingang E, Fig. 8 angegeben, zugeführt. Durch Abschaltung des ',fy einen Eingang C für einen Taktimpulszug, und einen Systemtaktes wird das Schieberegister von der übrigen Sj Ausgang für dts Ausgangssignal L auf. Die Verriege- Schaltung isoliert. Die Steuerung der Systemtakte wird fj lungsschaltung 48 ist die zusätzliche Schaltung, die die 30 an den Eingangs/Ausgangsanschlüssen für die || Gesamtschakung zur Schieberegister-Verriegelungs- bestimmte zu prüfende modulare Einheit vorgenom- g, schaltung mach it. Sie enthält einen getrennten Eingang men. Das Prüfmuster aus binären Einsen und Nullen v| U, einen getrennten Ausgangs V und Schiebesteuerlei- wird nach Anlegen über die Leitung 55 an die Verriege- ;w tungen A und £1. Die Ausführungsform einer Schiebere- lungsschaltungsgnippe 44 durch die Verriegelungsschal- L gister-Veniegelungsschaltung mit Hilfe von UND- 35 tungsgruppe 43 auf die Ausgangsleitung 56 verschoben. w Invertier-Torsciialtungen ist in Fig. 7 gezeigt. Dieser Verschiebevorgang erfolgt unter Steuerung des |J Dort ist in r.estrichslter Umrandung die Verriege- Schiebetaktes A und B auf den Leitungen 57, bzw. 58. :;1 lungsschaltung 47 von Fig. 4 gezeigt. Die zusätzliche Wie sich aus Fig. 7 ergibt, wirkt der Schiebetakt A auf !?';' Eingangsklemnie U führt nach einer UND-Invertierlo- die erste Verriegelungsschaltung 47 und der Schiebetakt Sj gik mit den To !schaltungen 49 und 50, sowie die Inver- 40 B auf die zweite Veniegelungsschaltung 52 der Schiebe- '/} tierstufe 51. Diese Schaltung nimmt außerdem über register-Veniegelungsschaltung ein. Das auf Leitung 56 A Leitung 57 einen ersten Schiebetakt A von der Ein- aufgetretene Ausgangssignal (Ist-Ergebnis) wird gegen <h gangsklemme: A auf. Von den Torschaltungen 49 und 50 das erwartete Ausgangssignai (Soll-Ergebnis) für das :;' wird eine Verbindung zu der Veniegelungsschaltung 47 Prüfmuster 79 (Fig. 8) verglichen. Diese Messung wird 1I hergestellt. Am Ausgang der Veniegelungsschaltung 47 45 im Block 82 durchgeführt. Der Zweck dieser Prüfung 'A, ist eine zweite Verriegelungsschaltung angekoppelt, mit besteht darin, sicherzustellen, daß das Schieberegister \\ einem Speicherteil 52 und den UND-Invertier-Torschal- richtig arbeitet. Zeigt die Messung an, daß das Schiebe- '" \ tungen 53, 54, die die Ausgangssignale der Verriege- register nicht brauchbar ist, wird die zu prüfende Ein- ;', lungsschaltung 47, sowie den zweiten Verschiebetakt B heit bei 83 zurückgewiesen. Andererseits wird bei '] über die Leitung 58 empfangen. 50 erfolgreichem Vergleich die eigentliche Signalpegelprü- ,; Die Schaltung 52 dient zur Zwischenspeicherung hing der Schaltung durchgeführt. J während des Vcrschiebevorgangs. Die Schieberegister- Im nächsten Schritt des Verfahrens gertiäß der Erfin- jjs Verriegelungssohaltungen dienen dazu, jedes ge- dung in Block 84, wird ein Prüfsignal in Form eines {.] wünschte Muster aus Einsen und Nullen zu den Verrie- bestimmten Musters auf der Eingangsleitung 55 dem ] gelungsschalturiigen 47 zu schieben. Diese Muster wer- 55 Schieberegister zugeführt und wird in die Verriege- , den dann als Eingangssignal für die kombinatorischen lungsschaltungen des Registers hineingeschoben, die ··'■ Netzwerke benutzt. Die Ausgangssignale der Verriege- aus den Schaltungsgruppen 43 und 44 bestehen. Dies || lungsschaltung 47 werden dann taktgesteuert zu der hat den Zweck, die einzelnen Schaltungen des Schiebe- j; Veniegelungsschaltung 52 übertragen und, gesteuert registers in einen Anfangszustand zu versetzen, und alle durch das bei B zugeführte Verschiebetaktsignal, zur «> Auswirkungen der Vorgeschichte der sequentiellen , Auswertung ausgegeben. Schaltungen der zu prüfenden Einheit zu beseitigen.
Jede der Gruppen von Verriegelungsschaltungen 43, Effektiv sieht dann das automatische Prüfgeneratorsy-44 in Fig. 5 entlhält eine Anzahl der in Fig. 7 gezeigten stern der Fig. 1 die Schaltung der Fig. 9. Dies ist ein
Schaltungen. Diese Schaltungen sind sequentiell mitein- kombinatorischer logischer Block 37 mit einer Gruppe
ander verbunden, so daß die Eingangsklemme U in w von echten Primäreingangssignalen .V. bestehend aus
Fig. 7 die Eingiingsleitung 55 in Fig. 5 sein würde. Der den Signalen Xi, Xl. Xn und der echten primären
Schiebetakt/1 \rird der ersten Schaltung, beispielsweise Ausgangssignalgruppe R, bestehend aus den Signalen
Schaltung 47, üller der Verriegelungsschaltungen der Rl, R2 bis Rn. Zusätzlich werden durch die Rückkopp-
lungsverbindungen von den Verriegelungsschaltungsgruppen nach den kombinatorischen Netzwerken 40
und 41 effektiv Gruppen von Pseudoeingangssignalen LS aus den Ergebnissignalen von dem in das Schieberegistger
hineingeschobenen Prüfmuster gebildet. Außerdem werden Pseudoausgangssignale LR erzeugt. Diese
Arbeitsweise des kombinatorischen logischen Blocks 37 wird unter Steuerung der Systemtaktimpulsfolgen Cl,
Cl. . . Cn, durchgeführt. Die Prüfung der funktioneilen
logischen Schaltung, die tatsächlich sowohl aus kombinatorischen logischen Netzwerken und sequentiellen
Schaltungen besteht, wird damit effektiv auf die Prüfung einer kombinatorischen logischen Anordnung
zurückgeführt, mit eiagangsseitig zugeführten Prüfsignalen und ausgangsseitig abgenommenen Ergebnissignalen,
wobei die einzelnen verschiedenen Netzwerke der Anordnung mittels unabhängiger Taktimpulseingangssignalen
Cl, CZ . . . Cn, betrieben werden.
Liegt das Prüfmuster in den verschiedenen Stufen des Schieberegisters, wird das gleiche Prüfmusier bei 85 an
den Systemeingang mit einer Gruppe von Eingangssignalen 5 angelegt. Dieses Prüfmuster aus S Eingangssignal
durchläuft, wie in Block 86 angedeutet, die kombinatorischen Netzwerke 40 und 41 in Fig. 5. Die
Gruppe von Eingangssignalen wird mit den erwarteten Ergebnissignalen auf die bestimmte Prüfsignale, die
dem Schieberegister zugeführt werden, verglichen. Erhält man eine schlechte Anzeige, dann wird die zu
prüfende Einheit zurückgewiesen. Erhält man jedoch eine gute Anzeige-, dann wird eine der Systemtaktimpulsfolgen
benutzt, für die erforderliche Dauer angelegt und d^nn wieder, wie in Block 88 angegeben, abgeschaltet.
Wird beispielsweise der Taktimpuls zu Cl benutzt, dann wird die Gruppe von Prüfeingangssignalen
El in die Vciricgclungsschaltung 43 hineingeschoben.
Die Taktsteuerung kann dadurch vorgenommen werden, das sie unmittelbar an die Gruppe von Verriegelungsschaltungen,
wie in Fig. 5 gezeigt, in Verbindung mit einer Gruppe von Durchschaltsignalen Gl
über UND-Torschaltungen 45 angelegt werden.
Hält man den Taktimpuls Cl für die zur Einstellung der verschiedenen Verriegelungsschaltungen in der
Schaltungsgruppe 43 nötige Zeit eingeschaltet und schallet ihn dann ab, dann sind anschließend alle
Systemtaktimpulszüge, wie in Block 89 angedeutet, abgeschaltet. Die in der Verriegelungsschaltungsgruppe
43 eingespeicherte Information wird dann unter Steuerung der Verscitiebctaktimpulszüge A und B (Block 90)
über Leitung 56 ausgegeben. Das auf der Leitung 56 auftretende Ergebnissignal des Schieberegisters wird
mit dem erwarteten Ergebnis für dieses Prüfsignal (Block 91) verglichen. Die Zurückweisung der gerade
zu prüfenden Einheit erfolgt bei 83, wenn der Vergleich einen Fehler in der zu prüfenden Einheit anzeigt. Zeigt
der Vergleich eine gute Einheit an, dann wird bei 92 abgefragt, ob die Prüfung für diese Einheit vollständig
ist oder nicht. Ist sie nicht vollständig, wird der Vorgang durch Anlegen des gleichen oder eines anderen Prüfmusters
an das Schieberegister in Block 84 wiederholt. In der Praxis werden tatsächlich Hunderte und möglicherweise
Tausende von verschiedenen Prüfmustern an eine zu prüfende Einheit angelegt, um alle Schaltungen
innerhalb der Einheit zu prüfen, so daß vernünftigerweise erwartet werden kann, daß die Einheit in der
Funktion, für die sie in einem wirklichen logischen System innerhalb einer Datenverarbeitungsanlage
bestimmt ist, mich richtig funktionieren würde. Sind alle diese Prüflingen an einer Einheit durchgeführt, dann
wird sie bei 93 für gut befunden. Jede Unterteilung der in Fig. 5 gezeigten allgemeinen Anordnung ergibt eine
funktioneik Anordnung, die in gleicher Weise geprüft
werden kann. AHe logischen Torschaltungen werden durch kombinatorische Prüfmuster dadurch geprüft,
daß man die Prüfsignale an einer Gruppe von Eingangsklemmen mit einer Gruppe von Eingangssignalen 5 und
am Scbieberegistereingang anlegt, und sie hintereinander durch die Schieberegister-Verriegelungsschaltungen
ίο hindurchschiebt. Die Ergebnissignale können an den
Ausgangsklemmen R als Gruppe von Ausgangssignalen erhalten werden, und indem man das im Schieberegister
gespeicherte Bitmuster herausschiebt. Das gleiche Prüfverfahren ist anwendbar, unabhängig davon, um welche
is Ebene der Packung es sich hier handelt, sei es Halbleiterplättchen,
Modul. Karte, Großkarte oder 5>stemebene.
In Fig. 10 sind drei Verriegelungsschaltungen der in
Fig. 6 symbolisch dargestellten Art auf einem Halbleiterpiäilchen 63 mit όβ. 61 und 62 bezeichnet. Jede
dieser Verriegelungsschaltungen empfängt die Verschiebetakte A und B über die Leitungen 64, bzw. 65.
Das Prüfsignal wird der ersten dieser Verriegelungsschaltungen über die Leitung 66 zugeführt, und die
einzelnen Verriegelungsschaltungen sind sequentiell miteinander verbunden, wie dies im Zusammenhang
mit Fig. 5 und 7 beschrieben ist, so daß das Ausgangsmuster auf der Leitung 67 abgenommen werden kann.
In Fig. 11, sind vier solcher Schaltungsplättchen gemäß Fig. 10, die mit 70. 71, 72 und 73 bezeichnet
sind, miteinander gekoppelt. Die Verschiebetakte A und B liegen über Leitungen 74 bzw. 75 an jedem der
Halbleiterplättchen 70-73. Das Prüfsignal wird dem ersten dieser Halbleiterplättchen in der sequentiellen
Verbindung nun mit dem Halbleiterpiättchen 70 über
Leitung 76 zugeführt, und das Ergebnissignal wird an Leitung 77 von den sequentiell verbundenen Halbleiterplättchen
70-73 abgenommen.
Mit dem Verfahren gemäß der Erfindung läßt sich eine dynamische Messung logischer Netzwerke, die
unzugänglich in einer bestimmten logischen Packung angeordnet sind, durchführen. Dies wird dadurch
erreicht, daß man die eingangs- und ausgangsseitige Zugreifbarkeit an die logische Packung benutzt. Die
Wartung und Überprüfung der Maschine oder die Instandhaltung mit Überwachung des Zustandes jeder
Verriegelungsschaltung in dem System, läßt sich mit dem erfindungsgemäßen Verfahren durchführen. Dies
wird auf der Basis eines einzigen Zyklus erreicht, durch den »'le in den Verriegelungsschaltungen liegende
Daten an eine Ameigevorrichtung abgegeben werden. Dies stört den Betriebszustand des Systems nicht, wenn
die so ausgegeben Daten in der gleichen Reihenfolge in der sie herausgeschoben wurden, wieder in die Verriegelungsschaltungen
hineingeschoben werden. Somit wird der Zustand aller Verriegelungsschaltungen nach
jedem Taktsignal geprüft.
Hat man aber die Möglichkeit aller Verriegelungsschaltungen gemäß diesem Verfahren zu überprüfen,
entfällt selbstverständlich die Notwendigkeit, besondere Prüfpunkte vorzusehen, und der Konstrukteur dieser
logischen Schaltungen kann sie wesentlich dichter packen, da er für die Wartung und Instandhaltung im
Feld keine zusätzlichen Eingangs- und Ausgangsleitungen vorsehen muß. Mit der Möglichkeit, den Betriebszustand
jeder Verriegelungsschaltung im System nach jedem Taktsignal zu überprüfen, läßt sich jeder auftretende
Fehler auf ein bestimmtes kombinatorisches logi-
sches Netzwerk eingrenzen, dessen Eingänge und Ausgänge überwacht werden können.
Hierzu 5 Blatt Zeichnungen
15
20
25
30
35
45
5C
Claims (6)
1. Verfahren zum Prüfen einer aus kombinatorischen Netzwerken (30 bis 32,36) und zugehörigen zu
Schieberegistern zusammengeschalteten Gruppen von Verriegelungsschaltungen (33 bis 35) aufgebauten
Funktionseinheit mit einseitig begrenzter Verzögerungsabhängigkeit, mit Schiebetakt- und Steuereingängen,
die von den Takt- und Steuereingängen für die Daten der Funktionseinheit unabhängig sind
und bei der jede Schaltungsgruppe durch eine andere Taktreihe (Cl - C3) angesteuert wird, gekennzeichnet
durch foigende Verfahrensschritte:
Abschalten der Taktreihen der gerade nicht zu prüfenden Schaltungsgruppen zur Isolierung dieser von der zu prüfenden Schaltungsgnippe,
Abschalten der Taktreihen der gerade nicht zu prüfenden Schaltungsgruppen zur Isolierung dieser von der zu prüfenden Schaltungsgnippe,
Eingeben eines Prüfmusters über die Schieberegistereingänge (Ein), gesteuert durch eine Scniebesteuerung,
zur Prüfung der Schieberegister,
Anlegen des gleichen Prüfmusitrs an den Eingang (S) der Funktionseinheit,
Anlegen des gleichen Prüfmusitrs an den Eingang (S) der Funktionseinheit,
sequentielles Durchschalten der Ausgangssignale der kombinatorischen Netzwerke zu den zugehörigen
Gruppen von sequentiellen logischen Schaltungen durch nicht überlappendes Anlegen der entsprechenden
Taktreihen,
Ausgeben des sich ergebenden Betriebszustandes der kombinatorischen Netzwerke über die Schieberegister
nach jeder Durchschaltung für eine Prüfung des Zustan:'3s der Funktionseinheit und
Anlegen des nächsten Prüfmusters, solange, bis die Funktionseinheit vollständig durchgeprüft ist.
Anlegen des nächsten Prüfmusters, solange, bis die Funktionseinheit vollständig durchgeprüft ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangssignale jedes zweiten
Netzwerkes sequentiell nach der zugeordneten Schaitungsgruppe durchgeschaltet werden, und daß
anschließend der sich ergebende Betriebszustand der Schaltungsgruppe für eine Anzeige des Prüfzustandes
der gesamten Schaltung abgenommen und ausgewertet wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem -iie
Prüfmuster aus Prüfsignalen und auf die Prüfsignale erwarteten Ergebnissignalen der gesamten Schaltung
bestehen, dadurch gekennzeichnet, daß die Prüfsignale eines Prüfmusters in ein Schieberegister eingegeben
und an die Eingänge der gesamten Schaltung angelegt werden, und daß die sich ergebenden
Ergebnissignale mit den auf die Prüfsignale erwarteten Ergebnissignalen verglichen werden, um den
Prüfzustand der gesamtgen Schaltung zu bestimmen.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß nach gegenseitiger Isolierung aller
Schaltungsgruppen voneinander Prüfsignale eines speziellen Prüfmusters über das Schieberegister (33
bis 35) eingegeben und mit den zu erwartenden Ergebnissignalen für dieses spezielle Prüfmuster verglichen
werden, um einen Fehlerzustand des Schieberegisters zu ermitteln.
5. Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die Prüfschaltung aus einer großen Anzahl von auf einem einzigen Halbleiterplättchen
angeordneten Prüfschaltkreisen (43-46) besteht und einen einzigen Eingang (55) zur Zuführung der Prüfsignale,
einen einzigen Ausgang (56) zur Abnahme der Ergebnissignale und Abtaststeuerungen zur
Erzeugung der Steuersignale (Cl, Cl, A, B) enthält.
6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß bei mehreren zu einem Modul zusammengeschalteten Halbleiterplättchen die Prüfschaltungen
derart miteinander verbunden sind, daß sie einen externen EingangsanschJuß (76; Fig. 11) aufweisen,
der mit dem einzigen Eingangsanschluß (55) des ersten Halbleiterplättchens (70) verbunden ist,
dessen Ausgangsanschluß (56) mit dem einzigen Eingangsanschluß des nächsten Halbleiterplättchens
(71), dessen einziger Ausgangsanschluß wieder mit dem einzigen Eingangsanschluß des nächsten Halbleiterplättchens
(72) usw. verbunden ist, bis schließlich der einzige Ausgangsanschluß des letzten Halbleiterplättchens
(73j mit einem externen Ausgangs-
anschluß (77) verbunden ist, wobei die Schiebeeingänge {A, B) parallel mit den Schiebeeingängen aller
Halbleiterplättchen (70 bis 73) verbunden sind.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US29808772A | 1972-10-16 | 1972-10-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2349324A1 DE2349324A1 (de) | 1974-04-25 |
DE2349324C2 true DE2349324C2 (de) | 1986-11-06 |
Family
ID=23148971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2349324A Expired DE2349324C2 (de) | 1972-10-16 | 1973-10-01 | Verfahren zum Prüfen einer Funktionseinheit und Einrichtung zur Durchführung des Verfahrens |
Country Status (7)
Country | Link |
---|---|
US (1) | US3761695A (de) |
JP (1) | JPS5225287B2 (de) |
CA (1) | CA989481A (de) |
DE (1) | DE2349324C2 (de) |
FR (1) | FR2203543A5 (de) |
GB (1) | GB1441775A (de) |
IT (1) | IT1045382B (de) |
Families Citing this family (130)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3867618A (en) * | 1973-06-25 | 1975-02-18 | Ibm | Dynamic power supply test system |
US3961251A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
IN146507B (de) * | 1975-09-29 | 1979-06-23 | Ericsson Telefon Ab L M | |
US4025768A (en) * | 1976-05-24 | 1977-05-24 | Burroughs Corporation | Method and apparatus for testing and diagnosing data processing circuitry |
US4051353A (en) * | 1976-06-30 | 1977-09-27 | International Business Machines Corporation | Accordion shift register and its application in the implementation of level sensitive logic system |
US4071902A (en) * | 1976-06-30 | 1978-01-31 | International Business Machines Corporation | Reduced overhead for clock testing in a level system scan design (LSSD) system |
US4074851A (en) * | 1976-06-30 | 1978-02-21 | International Business Machines Corporation | Method of level sensitive testing a functional logic system with embedded array |
US4055802A (en) * | 1976-08-12 | 1977-10-25 | Bell Telephone Laboratories, Incorporated | Electrical identification of multiply configurable circuit array |
US4108358A (en) * | 1977-03-22 | 1978-08-22 | The Bendix Corporation | Portable circuit tester |
JPS54121036A (en) * | 1978-03-13 | 1979-09-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of testing function of logic circuit |
FR2432175A1 (fr) * | 1978-07-27 | 1980-02-22 | Cii Honeywell Bull | Procede pour tester un systeme logique et systeme logique pour la mise en oeuvre de ce procede |
DE2842750A1 (de) * | 1978-09-30 | 1980-04-10 | Ibm Deutschland | Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen |
GB2030807B (en) * | 1978-10-02 | 1982-11-10 | Ibm | Latch circuit |
US4225957A (en) * | 1978-10-16 | 1980-09-30 | International Business Machines Corporation | Testing macros embedded in LSI chips |
US4204633A (en) * | 1978-11-20 | 1980-05-27 | International Business Machines Corporation | Logic chip test system with path oriented decision making test pattern generator |
JPS5585264A (en) * | 1978-12-23 | 1980-06-27 | Toshiba Corp | Function test evaluation device for integrated circuit |
US4244048A (en) * | 1978-12-29 | 1981-01-06 | International Business Machines Corporation | Chip and wafer configuration and testing method for large-scale-integrated circuits |
US4293919A (en) * | 1979-08-13 | 1981-10-06 | International Business Machines Corporation | Level sensitive scan design (LSSD) system |
US4312066A (en) * | 1979-12-28 | 1982-01-19 | International Business Machines Corporation | Diagnostic/debug machine architecture |
US4340857A (en) * | 1980-04-11 | 1982-07-20 | Siemens Corporation | Device for testing digital circuits using built-in logic block observers (BILBO's) |
EP0037965B1 (de) * | 1980-04-11 | 1987-07-15 | Siemens Aktiengesellschaft | Einrichtung zum Prüfen einer digitalen Schaltung mittels in diese Schaltung eingebauter Prüfschaltungen |
US4313199A (en) * | 1980-06-26 | 1982-01-26 | International Business Machines Corp. | Recirculating loop memory array fault locator |
US4363124A (en) * | 1980-06-26 | 1982-12-07 | International Business Machines Corp. | Recirculating loop memory array tester |
DE3029883A1 (de) * | 1980-08-07 | 1982-03-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schieberegister fuer pruef- und test-zwecke |
US4358847A (en) * | 1980-09-02 | 1982-11-09 | Lehigh University | Electrical circuit test apparatus and method |
US4388701A (en) * | 1980-09-30 | 1983-06-14 | International Business Machines Corp. | Recirculating loop memory array having a shift register buffer for parallel fetching and storing |
JPS5789154A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Logical integrated circuit |
US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
US4441075A (en) * | 1981-07-02 | 1984-04-03 | International Business Machines Corporation | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
US4477738A (en) * | 1982-06-14 | 1984-10-16 | Ibm Corporation | LSSD Compatible clock driver |
US4477902A (en) * | 1982-06-18 | 1984-10-16 | Ibm Corporation | Testing method for assuring AC performance of high performance random logic designs using low speed tester |
US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
US4476560A (en) * | 1982-09-21 | 1984-10-09 | Advanced Micro Devices, Inc. | Diagnostic circuit for digital systems |
US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
US4488259A (en) * | 1982-10-29 | 1984-12-11 | Ibm Corporation | On chip monitor |
US4554466A (en) * | 1982-12-01 | 1985-11-19 | International Business Machines Corp. | Edge-triggered latch circuit conforming to LSSD rules |
JPS59119917A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
US4564943A (en) * | 1983-07-05 | 1986-01-14 | International Business Machines | System path stressing |
US4580137A (en) * | 1983-08-29 | 1986-04-01 | International Business Machines Corporation | LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control |
US4581738A (en) * | 1983-10-06 | 1986-04-08 | Honeywell Information Systems Inc. | Test and maintenance method and apparatus for a data processing system |
JPH07119790B2 (ja) * | 1983-11-10 | 1995-12-20 | 株式会社日立製作所 | 半導体集積装置 |
US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
DE3375843D1 (en) * | 1983-12-28 | 1988-04-07 | Ibm | Electrical-diagnosis method for a defect cell in a chain of cells of a shift register |
US4625310A (en) * | 1984-04-23 | 1986-11-25 | Mercer M Ray | Universally testable logic elements and method for structural testing of logic circuits formed of such logic elements |
US4625313A (en) * | 1984-07-06 | 1986-11-25 | Tektronix, Inc. | Method and apparatus for testing electronic equipment |
GB8432458D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
US4855670A (en) * | 1985-03-15 | 1989-08-08 | Tektronix, Inc. | Method of providing information useful in identifying defects in electronic circuits |
US4728883A (en) * | 1985-03-15 | 1988-03-01 | Tektronix, Inc. | Method of testing electronic circuits |
US4682329A (en) * | 1985-03-28 | 1987-07-21 | Kluth Daniel J | Test system providing testing sites for logic circuits |
US4687988A (en) * | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
US4686462A (en) * | 1985-09-26 | 1987-08-11 | International Business Machines Corporation | Fast recovery power supply |
US4680761A (en) * | 1986-01-30 | 1987-07-14 | Burkness Donald C | Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI |
US4669081A (en) * | 1986-02-04 | 1987-05-26 | Raytheon Company | LSI fault insertion |
JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
US4718065A (en) * | 1986-03-31 | 1988-01-05 | Tandem Computers Incorporated | In-line scan control apparatus for data processor testing |
US4726023A (en) * | 1986-05-14 | 1988-02-16 | International Business Machines Corporation | Determination of testability of combined logic end memory by ignoring memory |
JPH0690260B2 (ja) * | 1986-05-30 | 1994-11-14 | 三菱電機株式会社 | 論理回路試験装置 |
US4745630A (en) * | 1986-06-18 | 1988-05-17 | Hughes Aircraft Company | Multi-mode counter network |
US4761801A (en) * | 1986-06-18 | 1988-08-02 | Hughes Aircraft Company | Look ahead terminal counter |
NL192801C (nl) * | 1986-09-10 | 1998-02-03 | Philips Electronics Nv | Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen. |
JPH0711787B2 (ja) * | 1987-03-02 | 1995-02-08 | 日本電気株式会社 | デ−タ処理装置 |
US5155432A (en) * | 1987-10-07 | 1992-10-13 | Xilinx, Inc. | System for scan testing of logic circuit networks |
US4855669A (en) * | 1987-10-07 | 1989-08-08 | Xilinx, Inc. | System for scan testing of logic circuit networks |
US5047710A (en) * | 1987-10-07 | 1991-09-10 | Xilinx, Inc. | System for scan testing of logic circuit networks |
US5068603A (en) * | 1987-10-07 | 1991-11-26 | Xilinx, Inc. | Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays |
US4875209A (en) * | 1988-04-04 | 1989-10-17 | Raytheon Company | Transient and intermittent fault insertion |
US4903266A (en) * | 1988-04-29 | 1990-02-20 | International Business Machines Corporation | Memory self-test |
US4945536A (en) * | 1988-09-09 | 1990-07-31 | Northern Telecom Limited | Method and apparatus for testing digital systems |
NL8900151A (nl) * | 1989-01-23 | 1990-08-16 | Philips Nv | Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. |
US5023875A (en) * | 1989-05-26 | 1991-06-11 | Hughes Aircraft Company | Interlaced scan fault detection system |
DD284981B5 (de) * | 1989-06-13 | 1996-11-28 | Zentr Mikroelekt Dresden Gmbh | Anordnung zum Test digitaler Schaltungen mit konfigurierbaren in den Test einbezogenen Takterzeugungsschaltungen |
US5101409A (en) * | 1989-10-06 | 1992-03-31 | International Business Machines Corporation | Checkboard memory self-test |
US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
US4972414A (en) * | 1989-11-13 | 1990-11-20 | International Business Machines Corporation | Method and apparatus for detecting oscillator stuck faults in a level sensitive scan design (LSSD) system |
US5079725A (en) * | 1989-11-17 | 1992-01-07 | Ibm Corporation | Chip identification method for use with scan design systems and scan testing techniques |
JP2945103B2 (ja) * | 1990-05-15 | 1999-09-06 | 株式会社リコー | テスト用スキャン回路装置 |
JPH04140677A (ja) * | 1990-10-01 | 1992-05-14 | Toshiba Corp | 半導体集積回路 |
US5210759A (en) * | 1990-11-19 | 1993-05-11 | Motorola, Inc. | Data processing system having scan testing using set latches for selectively observing test data |
US5271019A (en) * | 1991-03-15 | 1993-12-14 | Amdahl Corporation | Scannable system with addressable scan reset groups |
US5291495A (en) * | 1991-07-12 | 1994-03-01 | Ncr Corporation | Method for designing a scan path for a logic circuit and testing of the same |
US5694327A (en) * | 1992-09-02 | 1997-12-02 | Texas Instruments Incorporated | Asynchronous state machine attribute compeller |
US5475815A (en) * | 1994-04-11 | 1995-12-12 | Unisys Corporation | Built-in-self-test scheme for testing multiple memory elements |
US5612965A (en) * | 1994-04-26 | 1997-03-18 | Unisys Corporation | Multiple memory bit/chip failure detection |
US5666371A (en) * | 1995-02-24 | 1997-09-09 | Unisys Corporation | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements |
US5701313A (en) * | 1995-02-24 | 1997-12-23 | Unisys Corporation | Method and apparatus for removing soft errors from a memory |
US5784382A (en) * | 1995-03-01 | 1998-07-21 | Unisys Corporation | Method and apparatus for dynamically testing a memory within a computer system |
US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
US5539753A (en) * | 1995-08-10 | 1996-07-23 | International Business Machines Corporation | Method and apparatus for output deselecting of data during test |
US5821773A (en) * | 1995-09-06 | 1998-10-13 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
US5777489A (en) | 1995-10-13 | 1998-07-07 | Mentor Graphics Corporation | Field programmable gate array with integrated debugging facilities |
CN1084878C (zh) * | 1996-02-06 | 2002-05-15 | 艾利森电话股份有限公司 | 测试集成电路器件的设备和方法 |
US5869979A (en) | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
JPH1172541A (ja) | 1997-06-10 | 1999-03-16 | Altera Corp | プログラマブル集積回路を構成する方法、プログラマブル集積回路、jtag回路の使用、およびjtag命令レジスタに入力される命令の使用 |
US6691267B1 (en) | 1997-06-10 | 2004-02-10 | Altera Corporation | Technique to test an integrated circuit using fewer pins |
US6687865B1 (en) | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
EP0992809A1 (de) | 1998-09-28 | 2000-04-12 | Siemens Aktiengesellschaft | Schaltungsanordnung mit deaktivierbarem Scanpfad |
US6184707B1 (en) | 1998-10-07 | 2001-02-06 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
GB2344184A (en) | 1998-11-26 | 2000-05-31 | Ericsson Telefon Ab L M | Testing integrated circuits |
US6308290B1 (en) | 1999-05-20 | 2001-10-23 | International Business Machines Corporation | Look ahead scan chain diagnostic method |
US6442720B1 (en) | 1999-06-04 | 2002-08-27 | International Business Machines Corporation | Technique to decrease the exposure time of infrared imaging of semiconductor chips for failure analysis |
US6326586B1 (en) | 1999-07-23 | 2001-12-04 | Lillbacka Jetair Oy | Laser cutting system |
US6516432B1 (en) | 1999-12-22 | 2003-02-04 | International Business Machines Corporation | AC scan diagnostic method |
US6532571B1 (en) | 2000-01-21 | 2003-03-11 | International Business Machines Corporation | Method to improve a testability analysis of a hierarchical design |
US6629277B1 (en) | 2000-02-15 | 2003-09-30 | Sun Microsystems, Inc. | LSSD interface |
US6748565B1 (en) | 2000-10-02 | 2004-06-08 | International Business Machines Corporation | System and method for adjusting timing paths |
US6971054B2 (en) * | 2000-11-27 | 2005-11-29 | International Business Machines Corporation | Method and system for determining repeatable yield detractors of integrated circuits |
US6728914B2 (en) | 2000-12-22 | 2004-04-27 | Cadence Design Systems, Inc | Random path delay testing methodology |
US7260757B2 (en) | 2003-11-25 | 2007-08-21 | International Business Machines Corporation | System and method for testing electronic devices on a microchip |
US7313744B2 (en) * | 2004-02-27 | 2007-12-25 | International Business Machines Corporation | Methods and apparatus for testing a scan chain to isolate defects |
US7089474B2 (en) * | 2004-02-27 | 2006-08-08 | International Business Machines Corporation | Method and system for providing interactive testing of integrated circuits |
US7231621B1 (en) | 2004-04-30 | 2007-06-12 | Xilinx, Inc. | Speed verification of an embedded processor in a programmable logic device |
US7269805B1 (en) | 2004-04-30 | 2007-09-11 | Xilinx, Inc. | Testing of an integrated circuit having an embedded processor |
EP1776595A1 (de) * | 2004-08-03 | 2007-04-25 | Koninklijke Philips Electronics N.V. | Scan-testbare logische schaltung |
CN1993626A (zh) * | 2004-08-03 | 2007-07-04 | 皇家飞利浦电子股份有限公司 | 具有异步计时电路的电路测试 |
US7234090B2 (en) * | 2004-09-02 | 2007-06-19 | International Business Machines Corporation | Method and apparatus for selective scan chain diagnostics |
US20090210761A1 (en) * | 2008-02-15 | 2009-08-20 | Forlenza Donato O | AC Scan Diagnostic Method and Apparatus Utilizing Functional Architecture Verification Patterns |
US7908532B2 (en) * | 2008-02-16 | 2011-03-15 | International Business Machines Corporation | Automated system and processing for expedient diagnosis of broken shift registers latch chains |
US7930601B2 (en) * | 2008-02-22 | 2011-04-19 | International Business Machines Corporation | AC ABIST diagnostic method, apparatus and program product |
US7908534B2 (en) * | 2008-02-25 | 2011-03-15 | International Business Machines Corporation | Diagnosable general purpose test registers scan chain design |
US8065575B2 (en) * | 2008-10-13 | 2011-11-22 | International Business Machines Corporation | Implementing isolation of VLSI scan chain using ABIST test patterns |
US8086924B2 (en) * | 2008-10-13 | 2011-12-27 | International Business Machines Corporation | Implementing diagnosis of transitional scan chain defects using logic built in self test LBIST test patterns |
US10613142B2 (en) | 2017-02-22 | 2020-04-07 | International Business Machines Corporation | Non-destructive recirculation test support for integrated circuits |
US10585142B2 (en) | 2017-09-28 | 2020-03-10 | International Business Machines Corporation | Functional diagnostics based on dynamic selection of alternate clocking |
US11443823B2 (en) | 2020-10-29 | 2022-09-13 | SambaNova Systems, Inc. | Method and circuit for scan dump of latch array |
US11449404B1 (en) | 2021-07-09 | 2022-09-20 | SambaNova Systems, Inc. | Built-in self-test for processor unit with combined memory and logic |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3581074A (en) * | 1968-02-19 | 1971-05-25 | Burroughs Corp | Automatic checkout apparatus |
US3602809A (en) * | 1968-06-12 | 1971-08-31 | Kogyo Gijutsuin | High speed function tester for integrated circuits |
US3633016A (en) * | 1970-03-04 | 1972-01-04 | Digital General Corp | Apparatus and method for testing electrical systems having a plurality of terminals |
US3762037A (en) * | 1971-03-30 | 1973-10-02 | Ibm | Method of testing for the operability of integrated semiconductor circuits having a plurality of separable circuits |
-
1972
- 1972-10-16 US US00298087A patent/US3761695A/en not_active Expired - Lifetime
-
1973
- 1973-08-31 IT IT28415/73A patent/IT1045382B/it active
- 1973-09-11 CA CA180,726A patent/CA989481A/en not_active Expired
- 1973-09-19 FR FR7334198A patent/FR2203543A5/fr not_active Expired
- 1973-09-21 JP JP48106060A patent/JPS5225287B2/ja not_active Expired
- 1973-10-01 DE DE2349324A patent/DE2349324C2/de not_active Expired
- 1973-10-01 GB GB4575173A patent/GB1441775A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5225287B2 (de) | 1977-07-06 |
GB1441775A (en) | 1976-07-07 |
DE2349324A1 (de) | 1974-04-25 |
JPS4974858A (de) | 1974-07-19 |
US3761695A (en) | 1973-09-25 |
FR2203543A5 (de) | 1974-05-10 |
CA989481A (en) | 1976-05-18 |
IT1045382B (it) | 1980-05-10 |
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