JP7169387B2 - 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム - Google Patents

高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム Download PDF

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Description

本明細書で説明する実施形態は、ダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）を含む電子システムに関する。
ＤＲＡＭが発展し続けるにつれて、ＤＲＡＭの設計は、高バンド幅、大容量、及び低電力消費量（高いエネルギー効率）を有する高密度ストレージなどの、ＤＲＡＭの理想的な目的が異なることにより複雑化している。密度／容量を改善する設計選択は、バンド幅を低減する（又は少なくとも増加させない）傾向を有する。バンド幅を増加させ得る設計選択は、容量及びエネルギー効率を低減する（又は少なくとも増加させない）傾向を有する。
一実施形態では、メモリシステムは、少なくとも１つの特性が異なる少なくとも２つのタイプのＤＲＡＭを含むことができる。例えば、一方のＤＲＡＭタイプは高密度ＤＲＡＭであってよく、一方、他方のＤＲＡＭタイプは、一方のＤＲＡＭタイプよりも低い密度を有するが、より低いレイテンシ及びより高いバンド幅も有することができる。第１のタイプのＤＲＡＭは１つ以上の第１の集積回路にあってよく、第２のタイプのＤＲＡＭは１つ以上の第２の集積回路にあってよい。２つのタイプのＤＲＡＭ（例えば１つは高密度、及び１つは低レイテンシ、高バンド幅）を備えるメモリシステムを提供することにより、非常にエネルギー効率的な動作を可能にすることができ、それにより、消費されるエネルギー単位当たりのエネルギー効率及び性能が重要な属性であるポータブルデバイス及び他のデバイスに好適なメモリシステムを製作することができる。
一実施形態では、第１の集積回路と第２の集積回路はスタックにおいて互いに接続することができる。第２の集積回路は、他の回路（例えば、システムオンチップ（ＳＯＣ）など、メモリコントローラを有する集積回路）に接続するために物理層回路を含むことができ、この物理層回路は第１の集積回路のＤＲＡＭによって共有することができる。いくつかの実施形態では、このメモリを使用して高いエネルギー効率、大容量、及び低レイテンシを実現することができる。
以下の詳細な説明は、以下に簡単に記述する添付の図面を参照する。
メインメモリ及びキャッシュメモリへのメモリコントローラ及び物理層回路を有するシステムオンチップ（system on a chip、ＳＯＣ）の一実施形態のブロック図である。 キャッシュメモリからメインメモリへの別の物理層回路を備えるキャッシュメモリへのメモリコントローラ及び物理層回路を有するＳＯＣの別の実施形態のブロック図である。 キャッシュメモリへのメモリコントローラ及び物理層回路と、キャッシュメモリからメインメモリへの別の物理層回路を備えるメインメモリ及び別の物理層回路とを有する別の実施形態のブロック図である。 一実施形態のためのシステムオンチップ（ＳＯＣ）及びメモリを示すブロック図である。 一実施形態のための１つ以上のキャッシュを含むＳＯＣ、及びＳＯＣ／キャッシュに接続されたメインメモリを示すブロック図である。 一実施形態のためのＳＯＣ及び複数のメモリを示すブロック図である。 一実施形態のための１つ以上のキャッシュを含むＳＯＣ、及び複数のメインメモリを示すブロック図である。 パッケージオンパッケージ（package-on-package、ＰＯＰ）構成でメインメモリ及びキャッシュメモリを有するシステムの一実施形態のブロック図である。 パッケージオンパッケージ（ＰＯＰ）構成でメインメモリ及びキャッシュメモリを有するシステムの別の実施形態のブロック図である。 メインメモリ及びキャッシュメモリを有し、メインメモリが別々にパッケージングされたシステムの一実施形態のブロック図である。 メインメモリ及びキャッシュメモリを有し、メインメモリが別々にパッケージングされたシステムの別の実施形態のブロック図である。 キャッシュ及びメインメモリダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むシステムの一実施形態のブロック図である。 本システムの別の実施形態のブロック図である。 本システムのまた別の実施形態のブロック図である。
この開示に記述する実施形態には、各種の変更形態及び代替形態の余地があり得るが、その具体的な実施形態を例として図面に示し、本明細書で詳細に説明する。しかし、図面及び図面に関する詳細な説明は、開示する特定の形態に実施形態を限定することを意図しておらず、むしろその意図は、添付の請求項の趣旨及び範囲に含まれる全ての変更形態、均等形態、及び代替形態を網羅することであることを理解されたい。本明細書において用いられる表題は、構成を目的とするに過ぎず、説明の範囲を制限するために用いることを意図していない。本出願を通して使用するとき、「～し得る、～してもよい（may）」という語は、義務的な意味（すなわち、～しなければならないことを意味する）ではなく、許容的な意味（すなわち、～する可能性を有することを意味する）で使用される。同様に、「含む（include、including、及びincludes）」という語は、「～を含むが、それに限定するものではないこと」を意味する。
本開示内で、（「ユニット」、「回路」、他の構成要素などと様々に呼ばれることがある）様々なエンティティは、１つ以上のタスク又は動作を実施するように「構成されている（configured）」ものとして記述又は請求されることがある。［１つ以上のタスクを実施する］ように構成されている［エンティティ］というこの明確な語句は、本明細書では構造（すなわち、電子回路など、物理的なもの）を指すために使用される。より具体的には、この明確な語句は、この構造が動作中に１つ以上のタスクを実施するように配置されたことを示すために使用される。構造は、その構造が現在動作していない場合でも、何らかのタスクを実施する「ように構成されている」と述べられることがある。「出力クロック信号を生成するように構成されているクロック回路」は、例えば、当該の回路が現在使用されていない（例えば、その回路に電源が接続されていない）場合でも、動作中にこの機能を実施する回路を網羅することを意図している。このように、何らかのタスクを実施するように「構成されている」ものとして記述又は具陳されるエンティティは、そのタスクを実装するように実行可能なデバイス、回路、プログラム命令を記憶したメモリなど、物理的なものを指す。この句は、本明細書では無形のものを指すために使用されない。概して、「～ように構成されている」に対応する構造を形成する回路は、ハードウェア回路を含み得る。ハードウェア回路は、組み合わせ論理回路、フロップ、レジスタ、ラッチ等のクロックド記憶デバイス、有限状態マシン、スタティックランダムアクセスメモリ又は埋め込みダイナミックランダムアクセスメモリなどのメモリ、カスタム設計回路、アナログ回路、プログラマブル論理アレイなどの任意の組み合わせを含むことができる。同様に、種々のユニット／回路／構成要素は、説明を簡便にするために、タスク（単数又は複数）を実施するものとして述べられることがある。そのような説明は、「～ように構成されている」という語句を含むものとして解釈されるべきである。
「～ように構成されている」という用語は、「～ように構成可能な」を意味することを意図していない。例えば、プログラムされていないＦＰＧＡは、何らかの特定の機能を実施する「ように構成可能」であり得るが、その機能を実施する「ように構成されている」とは見なされないであろう。適切なプログラミングの後に、ＦＰＧＡは、その場合、その機能を実施するように構成され得る。
１つ以上のタスクを実施するように構成されているユニット／回路／構成要素又は他の構造についての添付の請求項における記載は、その請求項要素について米国特許法第１１２条（ｆ）の解釈を援用しないことを明示的に意図している。したがって、出願された本出願中の請求項のいずれも、ミーンズプラスファンクション要素を有するものとして解釈されることを意図していない。出願人が審査過程中に１１２条（ｆ）を援用することを望む場合、それは、［機能を実施する］「ための手段」という構成体を使用して請求項要素を具陳することになる。
一実施形態では、本開示によるハードウェア回路は、回路の記述を、Ｖｅｒｉｌｏｇ又はＶＨＤＬなどのハードウェア記述言語（hardware description language、ＨＤＬ）でコーディングすることによって実装されてもよい。ＨＤＬ記述は、所与の集積回路製造技術のために設計されたセルのライブラリに対して合成されてもよく、タイミング、電力、及び他の理由のために修正されて、結果としてファウンドリに送信することができる最終設計データベースとなり、マスクを生成し、最終的に集積回路を製造することができる。いくつかのハードウェア回路又はその一部も、回路図エディタでカスタム設計して、合成された回路とともに集積回路設計に取り込むことができる。集積回路は、トランジスタを含んでもよく、他の回路素子（例えば、コンデンサ、抵抗、インダクタなどの受動素子）、及びトランジスタと回路素子との間の相互接続を更に含むことができる。いくつかの実施形態は、ハードウェア回路を実現するために一体的に接続された複数の集積回路を実装することができ、及び／又は、いくつかの実施形態では、個別素子を使用することができる。あるいは、ＨＤＬ設計は、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）などのプログラム可能な論理アレイに統合してもよく、ＦＰＧＡに実装してもよい。
本明細書で使用する「～に基づいて」又は「～に依存して」という用語は、判定に影響を及ぼす１つ以上の要因を記述するために使用される。この用語は、追加の要因が判定に影響を及ぼすことがある可能性を除外しない。すなわち、判定は、指定された要因のみに基づくか、又は、指定された要因並びに他の指定されていない要因に基づき得る。「Ｂに基づいてＡを判定する」という句を検討する。この句により、Ｂは、Ａを判定するために使用されるか又はＡの判定に影響を及ぼす要因であることが指定される。この句は、Ａの判定が、Ｃなど、何らかの他の要因にも基づき得ることを除外しない。この句は、ＡがＢのみに基づいて判定される実施形態をも網羅することを意図している。本明細書で使用する「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同義である。
本開示が特定の一実装形態を指すことを意図しておらず、むしろ、添付の請求項を含む、本開示の趣旨内に入る実施形態の範囲を指すことを意図していることを示すために、本明細書は様々な実施形態への言及を含む。特定の特徴、構造、又は特性は、本開示と一貫したいずれかの適切な方式で組み合わされてもよい。
次に図１を参照すると、メモリシステム１０及び集積回路１２を含むシステムの一実施形態のブロック図が示されている。図示の実施形態では、集積回路１２はシステムオンチップ（ＳＯＣ）であり、本開示における他の実施形態ではＳＯＣを例として使用する。しかしながら、任意の集積回路を様々な実施形態で使用することができる。図１の実施形態では、メモリ１０は、複数のメインＤＲＡＭチップ（ＤＲＡＭ）１６Ａ～１６Ｄ、及びキャッシュＤＲＡＭ１８を含む。メインＤＲＡＭ１６Ａ～１６Ｄは物理層回路（ＰＨＹ）６０Ａを含み、キャッシュＤＲＡＭ１８はＰＨＹ６０Ｂを含む。ＰＨＹ６０ＡはＳＯＣ１２においてＰＨＹ６０Ｃに接続され、ＰＨＹ６０ＢはＳＯＣ１２においてＰＨＹ６０Ｄに接続される。より具体的には、ＰＨＹ６０Ｃはメインメモリコントローラ（ＭＣ）ブロック２８Ａに接続してよく、ＰＨＹ６０Ｄはキャッシュコントローラブロック（ＣＣ）２８Ｂに接続してよく、それらの両方は図１においてメモリコントローラ２８（Ｍｅｍ）の一部であってよい。
メモリシステム１０は２つの異なるタイプのＤＲＡＭを含むことができ、それらのＤＲＡＭについて、ＳＯＣ１２のメモリコントローラ２８は、メインＤＲＡＭ１６Ａ～１６Ｄ及びキャッシュＤＲＡＭ１８を独立して制御することができる。メインＤＲＡＭ１６Ａ～１６ＤとキャッシュＤＲＡＭ１８との組み合わせは、ＳＯＣ１２のメモリエージェントに高バンド幅を提供し、全体的に大きい記憶容量及び低電力をも提供することができる。記憶容量は、密度及び容量に対して設計されたメモリを有することのできるメインＤＲＡＭ１６Ａ～１６Ｄによって提供することができる。高バンド幅は、キャッシュＤＲＡＭ１８とＳＯＣ１２との間の広いインタフェースによって提供することができる。インタフェースが広くなると、より遅いクロック速度でクロック制御することが可能になり、従来の同期型ＤＲＡＭの高速で狭いインタフェースと比較して電力が節約される。一実施形態では、キャッシュＤＲＡＭ１８とＳＯＣ１２との間のインタフェース、及びメインＤＲＡＭ１６Ａ～１６ＤとＳＯＣ１２との間のインタフェースは幅が異なってもよい（例えば、キャッシュＤＲＡＭ１８は、メインＤＲＡＭ１６Ａ～１６Ｄよりも２倍を超えて広いインタフェースを有してもよく、いくつかの実施形態では、２～４倍広くてもよい）。更に、キャッシュＤＲＡＭ１８は、密度はより低いが、より小さいエネルギーでより高いバンド幅を実現することのできる比較的小さいメモリアレイを含むことができる。例えば、メモリアレイは、従来のＤＲＡＭ又はＤＲＡＭ１６Ａ～１６Ｄと比較して、より多くのバンク、より小さいページサイズ、より低いレイテンシ、より多くのチャネルなどを有することができる。いくつかの実施形態では、メモリアレイは、電力を低減するために、ＤＲＡＭ１６Ａ～１６Ｄの同様の特性と比較して、１ビット線当たりでより少ないメモリセル、１ワード線当たりでより少ないメモリセル、及び／又はより小さいバンク、のうちの１つ以上を含むことができる。より具体的には、一実施形態では、キャッシュＤＲＡＭ１８のメモリアレイは、エネルギー消費量を低減するために、メインＤＲＡＭ１６Ａ～１６Ｄよりも低い密度をトレードオフすることができる。より低い密度は、（メインＤＲＡＭ１６Ａ～１６Ｄと比較して）１ビット線当たりでより少ないメモリセル、１ワード線当たりでより少ないメモリセル、より多数のバンク、及び／又はより小さいバンク、のうちの１つ以上により、キャッシュＤＲＡＭ１８において実現することができる。一実施形態では、キャッシュＤＲＡＭ１８は、メインＤＲＡＭ１６Ａ～１６Ｄのメモリアレイよりも４倍から１６倍低密度であり、好ましくは６倍から８倍低密度であるメモリアレイを有することができる。バンク内のデータ経路設計及びバンクからＰＨＹ６０Ｂへのデータ経路設計は最適化することができる。更に、キャッシュＤＲＡＭ１８からＳＯＣ１２へのデータ経路は、ポイントツーポイント、低キャパシタンス、低電圧接続であってよい。
２つのタイプのＤＲＡＭがメモリシステムを形成している場合、いくつかの実施形態では、それらのうちの一方をバンド幅のために最適化することができ、他方を容量のために最適化することができ、バンド幅増加及び容量増加の目的の両方を実現することができる。更に、エネルギー効率は、（より小容量／より小型であり、したがって密度をより低くすることのできる）メモリの高バンド幅部分において管理することができる。容量に関して最適化されたメモリの部分は、より低いバンド幅の目的、及び緩やかな（より長い）レイテンシの目的を有することができる。なぜなら、これらの目的は、バンド幅のために最適化された部分によって果たすことができるからである。同様に、バンド幅に関して最適化されたメモリの部分は、より低い面積効率の目的を有することができるが、レイテンシ及びエネルギー効率を改善することができる。いくつかの実施形態では、全体的に、高バンド幅、低レイテンシ、エネルギー効率的で大容量のメモリシステムを低コストで実現することができる。特に、高密度部分（メインＤＲＡＭ１６Ａ～１６Ｄ）と高バンド幅、低レイテンシ部分（キャッシュＤＲＡＭ１８）とを、共にメインメモリシステム１０を形成する別個のチップに実装することにより、各メモリ１６Ａ～１６Ｄ及び１８に対してエネルギー効率を改善することが可能になり、それにより、高性能及び高バンド幅でもあり、非常にエネルギー効率的なメモリソリューションを提供することができる。様々な実施形態における各メモリで行われ得る特定の最適化については、図１２～図１４に関して以下で更に詳述する。
一実施形態では、キャッシュＤＲＡＭ１８は、アクセスごとにキャッシュＤＲＡＭ１８に送信されるコマンドの数を低減するために、簡略化されたコマンドセットを実装することができる。例えば、メインＤＲＡＭ１６Ａ～１６Ｄは、アクティブコマンド、各読取りアクセス又は書込みアクセスのための列アドレスストローブ（column address strobe、ＣＡＳ）コマンド、並びに任意選択でリチャージコマンドを含むことができる。一方、キャッシュＤＲＡＭ１８は、読取りアクセスのための読取りコマンド、及び書込みアクセスのための書込みコマンドをサポートすることができる。キャッシュＤＲＡＭ１８の内部で、読取りコマンド又は書込みコマンドは、アクティブ化、１つ以上のＣＡＳ読取り又は書込み（それぞれ）、及びプリチャージなど、複数の内部動作を引き起こすことができる。所与のアクセスのために少数のコマンドしかインタフェースを介して送信されないので、アクセスのためのエネルギー消費量が低減することができる。
図示のように、メモリコントローラ２８は、メインＤＲＡＭ１６Ａ～１６Ｄ及びキャッシュＤＲＡＭ１８を独立して制御する。特に、一実施形態において、メインメモリコントローラブロック２８Ａ及びキャッシュコントローラブロック２８Ｂが図示されている。メインメモリコントローラブロック２８ＡはメインＤＲＡＭ１６Ａ～１６Ｄを制御することができ、キャッシュコントローラブロック２８ＢはキャッシュＤＲＡＭ１８を制御することができる。メインＤＲＡＭ１６Ａ～１６ＤからキャッシュＤＲＡＭ１８へのデータのキャッシングは、メモリコントローラ２８の制御下にあり、メインＤＲＡＭ１６Ａ～１６ＤからＳＯＣ１２を通してキャッシュＤＲＡＭ１８にデータを移動させることによって実行することができる。すなわち、キャッシュ線のキャッシングポリシー、割り当て及び割り当て解除などは、メモリコントローラ２８によって決定することができる。頻繁にアクセスされるデータを高バンド幅低電力キャッシュＤＲＡＭ１８に記憶することによって、有効メモリバンド幅をメインＤＲＡＭ１６Ａ～１６Ｄのメモリバンド幅よりも高めることができ、それと同時に、メインＤＲＡＭ１６Ａ～１６Ｄの大容量も享受することができる。メインメモリコントローラブロック２８Ａ及びキャッシュコントローラブロック２８Ｂの他にも、メモリコントローラ２８の追加の回路がキャッシングポリシー、データ転送などを協調させることができ、あるいは、ブロック２８Ａ～２８Ｂはキャッシング動作を実施するために直接相互作用することができる。
図２は、メインＤＲＡＭ１６Ａ～１６Ｄ、及びＳＯＣ１２に接続しているキャッシュＤＲＡＭ１８の別の実施形態のブロック図である。図２の実施形態では、単一のＰＨＹ６０ＤをＳＯＣ１２に実装することができ、ＳＯＣ１２は、キャッシュＤＲＡＭ１８の単一のＰＨＹ６０Ｂに接続される。メインＤＲＡＭ１６Ａ～１６Ｄに向けられた動作を復号することのできる論理が存在してもよく、この復号された動作は、図２に示されているようにＰＨＹ６０Ｃ及び６０Ａを通ってＤＲＡＭ１６Ａ～１６Ｄに転送することができる。
図３は、メインＤＲＡＭ１６Ａ～１６Ｄ、及びＳＯＣ１２に接続しているキャッシュＤＲＡＭ１８の第３の実施形態のブロック図である。図３の実施形態では、キャッシュコントローラブロック２８ＢがキャッシュＤＲＡＭ１８（ＰＨＹ６０Ｂ）と通信するためと、メインメモリコントローラブロックがメインＤＲＡＭ１６Ａ～１６Ｂ（ＰＨＹ６０Ａ）と通信するためとで、それぞれ別個のＰＨＹ６０Ｄ及び６０Ｃを実装することができる。しかしながら、キャッシュＤＲＡＭ１８は、図３に示されているように、ＰＨＹ６０Ｅを介してメインＤＲＡＭ１６Ａ～１６ＤのＰＨＹ６０Ｆと通信する、メインＤＲＡＭ１６Ａ～１６Ｄへのトランスポート層に対するホストとして動作することができる。
図１～図３が示すように、いくつかの実施形態では、キャッシュＤＲＡＭ１８に対するＰＨＹプロトコルはメインＤＲＡＭ１６Ａ～１６ＤのＰＨＹプロトコルとは異なってもよく、様々な構成において両方のプロトコルをサポートすることができる。他の実施形態では、同じＰＨＹプロトコルを使用することができる。
図４～図７は、キャッシュＤＲＡＭ１８及びメインＤＲＡＭ１６Ａ～１６ＤをＳＯＣ１２とパッケージングする様々な実施形態に基づき、種々異なる適用例のためのメモリシステム１０のスケーラビリティを示す。例えば、図４及び図６では、メインＤＲＡＭ１６Ａ～１６Ｄ及びキャッシュＤＲＡＭ１８（すなわちメインメモリ１０）は、ＳＯＣ１２とは別々にパッケージングされている。モバイルフォンなどの小型フォームファクタデバイスには、図４のようなシステムを使用することができ、ＳＯＣ１２の一方の側面にメモリシステム１０を有する。一方、タブレットコンピュータ、ラップトップ、又はデスクトップコンピュータなど、より大きいフォームファクタデバイスには、図６のような実施形態を使用することができ、メモリシステム１０は、ＳＯＣ１２の様々な側面の複数の部分（例えば図６における部分１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄ）から形成される。様々な実施形態において任意の数の部分を使用することができる。図５及び図７は、ＳＯＣ１２とキャッシュＤＲＡＭ１８が一緒にパッケージングされ、メインＤＲＡＭ１６Ａ～１６Ｄにインタフェースする実施形態を示す。図５は図４と同様であり、例えば、モバイルフォンなどの小形フォームファクタデバイスのために、ＳＯＣ１２／キャッシュＤＲＡＭ１８の一方の側面にメインＤＲＡＭ１６Ａ～１６Ｄを示す。一方、より大きいフォームファクタデバイスには、図７などの実施形態を使用することができる。図７では、ＳＯＣ１２及びキャッシュＤＲＡＭ１８の様々な側面にメインＤＲＡＭ１６Ａ～１６Ｄの複数のインスタンスが示されている。ＳＯＣ１２とパッケージされたキャッシュＤＲＡＭ１８も、必要に応じて、異なる実装形態ではスケーラブルである。例えば、以下の図８及び図９を参照されたい。様々な実施形態において任意の数のインスタンスを使用することができる。前述のように、図４～図７に示されている各メインＤＲＡＭ１６Ａ～１６Ｄは、様々な実施形態では必要に応じて、１つのＤＲＡＭ又は複数のＤＲＡＭであってよい。
図８は、ＳＯＣ１２及びキャッシュＤＲＡＭ１８を含むパッケージ５０を示すシステムの一実施形態のブロック図である。任意選択で、いくつかの実施形態ではキャッシュＤＲＡＭ１８の複数のインスタンスを含むことができる（例えば、図８には第２のキャッシュＤＲＡＭ１８が点線形状で示されている）。キャッシュＤＲＡＭ１８への比較的短い相互接続を含む接続層１４をパッケージに含んでもよい（例えば、さらなる詳細について以下の図１２及び説明を参照されたい）。１つ以上のメインＤＲＡＭ１６Ａ～１６ＤをＳＯＣ１２／キャッシュＤＲＡＭ１８と共に、パッケージオンパッケージ（ＰＯＰ）基板５２を使用したＰＯＰ構成で組み立てることができ、メインＤＲＡＭ１６Ａ～１６Ｄと接続層１４との間で（更にＳＯＣ１２へ、図８に示されていない接続層１４及びＰＯＰ基板５２における配線へ）接続することができる。図９は、１つ以上のメインＤＲＡＭ１６Ａ～１６Ｄ及びＳＯＣ１２／キャッシュＤＲＡＭ１８を用いたＰＯＰパッケージングの別の例である。図９の実施形態において、１つのキャッシュＤＲＡＭ１８（又はいくつかの実施形態では複数のキャッシュＤＲＡＭ１８）は、任意の所望の技法を使用してＳＯＣ１２上に取り付けられている。例えば、チップオンウエハ（chip on wafer、ＣＯＷ）パッケージング、ウエハオンウエハ（wafer on wafer、ＷＯＷ）パッケージング、及びチップオンチップ（chip on chip、ＣＯＣ）パッケージングなどを使用することができる。
他の実施形態では、メインＤＲＡＭ１６Ａ～１６Ｄは、ＳＯＣ１２及びキャッシュＤＲＡＭ１８とは別個にパッケージングしてもよい。例えば、図１０及び図１１は、それぞれ、図８及び図９に示されているようにＳＯＣ１２／キャッシュＤＲＡＭ１８を示すが、別々にパッケージングされたメインＤＲＡＭ１６Ａ～１６Ｄがシステム用の基板又はメインボード５４に接続されている。いくつかの実装形態では、図１０及び図１１の実施形態はマルチチップモジュール（multi-chip module、ＭＣＭ）であってよく、基板５４はＭＣＭ基板であってよい。他の実施形態では、メインボード５４は様々なタイプの回路板であってよく、例えばプリント回路板（ＰＣＢ）であってよい。メインＤＲＡＭ１６Ａ～１６Ｄの２つのセットが示されているが、各ＤＲＡＭは１つ以上のＤＲＡＭであってよく、図６及び図７に示されているように１つのＤＲＡＭ／ＤＲＡＭセット又は複数のＤＲＡＭセットがあってもよい。
図１２～図１４は、ＳＯＣ１２、キャッシュＤＲＡＭ１８、及びメインＤＲＡＭ１６Ａ～１６Ｄの様々な例示的な２．５次元（Ｄ）及び３Ｄ構成を示す。ただし、他の実施形態では、様々な他の２．５Ｄ及び／又は３Ｄソリューションを含む任意のパッケージングソリューションでも使用できることに留意されたい。
次に図１２を参照すると、接続層１４を通して接続されたメモリシステム１０及びＳＯＣ１２を含むシステムの一実施形態のブロック図が示されている。図１の実施形態では、メモリ１０は、複数のメインＤＲＡＭチップ（ＤＲＡＭ）１６Ａ～１６Ｄ、及びキャッシュＤＲＡＭ１８を含む。各メインＤＲＡＭ１６Ａ～１６Ｂは、図１に示されているように、１つ以上のメモリアレイ２０Ａ～２０Ｈを含む。キャッシュＤＲＡＭ１８は、メモリアレイ２２及び物理層インタフェース回路（ＰＨＹ回路２４）を含む。ＰＨＹ回路２４は、キャッシュＤＲＡＭ１８のピンを通して接続層１４に接続され、接続層１４を通してＳＯＣ１２のピンに接続され、次いで、ＳＯＣ１２の対応するＰＨＹ回路２６に接続される。ＰＨＹ２６はＳＯＣ１２のメモリコントローラ２８に接続され、メモリコントローラ２８は様々な他の回路３０（例えばプロセッサ、周辺機器など）を更に含む。他の回路３０は、ＳＯＣ１２の他のピンを通して接続層１４の反対側に接続され、システムの他の構成要素に接続することができる。
上述のように、メモリシステム１０は２つの異なるタイプのＤＲＡＭを含むことができ、それらのＤＲＡＭについて、ＳＯＣ１２のメモリコントローラ２８はメインＤＲＡＭ１６Ａ～１６Ｄ及びキャッシュＤＲＡＭ１８を独立して制御することができる。図１の実施形態には１つのＰＨＹ回路２４及び１つのＰＨＹ回路２６が示されているが、他の実施形態では、ＰＨＹ回路６０Ａ～６０Ｄ（並びに図３の実施形態における６０Ｅ及び６０Ｆ）に関して上記で説明したように、キャッシュＤＲＡＭ１８のためとメインＤＲＡＭ１６Ａ～１６Ｄのために、独立したＰＨＹ回路２４及び２６を有し得ることに留意されたい。
上述のように、メモリアレイ２０Ａ～２０Ｈは、ＤＲＡＭ１６Ａ～１６Ｄの単位面積当たりの高い記憶容量を提供するために、密度に関して設計することができる。ＤＲＡＭ１６Ａ～１６Ｄは、キャッシュＤＲＡＭ１８と比較して、例えば、大きいページサイズを実装することができる。ＤＲＡＭ１６Ａ～１６Ｄには、キャッシュＤＲＡＭ１８と比較してより少ないバンクが含むことができる。密度を更に高めるために、テスト回路、冗長性制御、誤り訂正コード（error correction code、ＥＣＣ）機構、基準電圧論理、温度制御基準論理など、ＤＲＡＭ１６Ａ～１６Ｄへの何らかの制御論理をキャッシュＤＲＡＭ１８上に置くことができる。
キャッシュＤＲＡＭ１８のページサイズが小さくなればなるほど（及び、キャッシュＤＲＡＭ１８のバンクの数が増大することに起因して、開かれたページ数が大きくなるほど）、ＳＯＣ１２の多数のメモリエージェントによって（そのページサイズと比較して）頻繁な小さいアクセスが助長されることがある。例えば、プロセッサは、データの１つ又は少数のキャッシュ線しか読み取らない傾向があり、ここで、ＤＲＡＭの従来のページサイズは大きさが２～４キロバイトであり得る。ページが開かれるたびに、データのページ全体がメモリアレイから読み取られ、アクセスのためにセンス増幅器及び／又はレジスタにおいてキャプチャすることができる。そのページが閉じられ、新しいページが開かれると、そのデータの新しいページ全体が読み取られる。一方、より小さいページを読み取れば、それに比例して電力の消費はより少なくなる。多数のエージェントがメモリへのアクセスについて競合している場合、ページ競合及びページオープン／クローズがより頻繁になることがあり、ページ当たりの電力消費量の低減が電力消費量全体の低減をもたらすことができる。
したがって、データを再利用できる場合には、メモリコントローラ２８は、メインＤＲＡＭ１６Ａ～１６Ｄから読み取られたデータをキャッシュＤＲＡＭ１８に書き込むように構成することができる。様々なキャッシング方式を使用することができる。しかしながら、キャッシュＤＲＡＭ１８は、ＳＯＣ上のスタティックＲＡＭ（on-SOC static RAM、ＳＲＡＭ）よりも高密度であるので、ＳＲＡＭを用いて可能であるよりも大きいキャッシュを実装することができる。更に、ＤＲＡＭは、記憶されたデータの１ビット当たりでＳＲＡＭよりも少ない数のトランジスタを含み（例えば、１ビット当たりで６つのトランジスタに対して１ビット当たりに１つのトランジスタ）、したがって、ＤＲＡＭは、ビット当たりの単位でＳＲＡＭよりも漏れ電力が小さい。更に、いくつかの実施形態では、オンチップメモリキャッシュを削減することによってＳＯＣ１２のシリコンダイ面積を節約すると、ある程度までキャッシュＤＲＡＭ１８の出費を埋め合わせすることができる。
メインＤＲＡＭ１６Ａ～１６Ｄは、相互接続の長さ及びキャパシタンスを低減するために、シリコン貫通電極（through-silicon-via、ＴＳＶ）相互接続（例えば図１２に示されているＴＳＶ３２）を採用することができる。ＴＳＶ３２は、例えば、知られているＴＳＶ製造技法を使用して形成することができる。ＴＳＶ３２は、ＤＲＡＭ１６Ａ～１６Ｄがピンを通してメモリ間で積層されるときに、互いに接続することができる。ＤＲＡＭ１６Ｄ（スタックの底部にあるメインＤＲＡＭ）は、ピンを通してキャッシュＤＲＡＭ１８に接続することができ、キャッシュＤＲＡＭ１８は信号をＰＨＹ回路２４にルーティングすることができる。ＰＨＹ回路２４は、キャッシュＤＲＡＭ１８のエッジに沿って物理的に配置された、ＰＨＹ回路２６への出力端子及び／又はＰＨＹ回路２６からの入力端子を有してもよく、ＰＨＹ回路２６の入力端子／出力端子は、ＳＯＣ１２のエッジに沿って同様に物理的に配置することができる。このようにして、ＰＨＹ回路２４／２６を接続するために、接続層１４を通る短い配線経路を使用することができる。ＰＨＹ回路２４及びＰＨＹ回路２６は、比較的短い相互接続を介して、固定された小型の負荷と接続層１４を通して通信するように設計することができる。より長い相互接続を有し、複数のＤＲＡＭ負荷を有している従来のＤＲＡＭインタフェース比較して、小型の低電力ドライバを使用することができる。
更に、キャッシュＤＲＡＭ１８は、このキャッシュＤＲＡＭ１８のエッジにおける所望の位置にＴＳＶ相互接続を経路設定するので、ＴＳＶは、メインＤＲＡＭ１６Ａ～１６Ｄ内により自由に位置することができる。いくつかの実施形態では、従来のＤＲＡＭにおいて可能であるよりも輻輳を軽減でき、より多くの相互接続を提供することができる。
図示の実施形態ではＴＳＶが使用されているが、他の実施形態では、台湾セミコンダクター・マニュファクチャリング・カンパニー（商標）（ＴＳＭＣ）から入手可能な集積ファンアウト（integrated fanout、ＩｎＦＯ）など、シリコンインターポーザー相互接続又はファンアウト技術を使用することができる。本明細書で言及するピンは、任意の形式のチップ間相互接続部とすることができる。例えば、ピンは「マイクロバンプ」であってもよく、あるいは半田ボール又は他のピン形成材料であってもよい。他の実施形態は明示的に半田ボールを示しているが、それらの実施形態では他のピン構成も同様に使用することができる。
接続層１４は任意の形態のチップ間相互接続であってもよい。例えば、接続層１４は、シリコンインターポーザー、再分布層、セラミック、有機物、又はプリント回路板様の基板などであってもよい。
図１３は、ＳＯＣ１２上のメモリシステム１０の別の実施形態のブロック図である。図２の実施形態では、パッケージは接続層１４を通して接続されるのではなく、直接接続されているので、ＰＨＹ回路２４をＰＨＹ回路２６に接続するピンは１つのエッジ上に存在する必要はない。ＳＯＣ１２の底面上のピン（図示せず）は、ＳＯＣをシステムの残部に接続するために使用することができる。上述したように、他の実施形態は、キャッシュＤＲＡＭ１８のためと、メインＤＲＡＭ１６Ａ～１６Ｄのために、独立したＰＨＹ回路２４を有することができる。
図１４は、キャッシュＤＲＡＭ１８がＳＯＣ１２とのスタックに実装され、メインＤＲＡＭ１６Ａ～１６Ｄが接続層１４を通してＳＯＣ１２に接続されているメモリシステムの第３の実施形態のブロック図である。この実施形態では、メインＤＲＡＭ１６Ａ～１６Ｄがベースダイ４０上に積層されており、ベースダイ４０は、ＴＳＶ３２からの信号をＰＨＹ回路２４にルーティングし、（エッジ近傍の）短い相互接続を通してＳＯＣ１２のＰＨＹ２６にルーティングする。
ＤＲＡＭ１８及びＳＯＣ１２は様々なパッケージング技術を使用して接続することができる。ＤＲＡＭ１８又はＳＯＣ１２のいずれかが「上部」チップであってよい（ただし、「上部」は図１４の配向を基準にする）。任意の３Ｄチップパッケージング技術を使用することができる。例えば、様々な実施形態では、ＴＳＶ接続、ＣＯＷパッケージング、ＷＯＷパッケージング、ＰＯＰパッケージングなどのうちの１つ以上を使用することができる。
上述の開示内容が十分に理解されれば、多くの変形形態及び変更形態が当業者にとって明らかになるであろう。以下の「特許請求の範囲」は、そのような変形形態及び変更形態の全てを包含するように解釈されることを意図している。

Claims (14)

  1. 第１のタイプの第１のダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む１つ以上の第１の集積回路と、
    前記１つ以上の第１の集積回路に積み重ねられて結合された第２の集積回路と、を備えるメモリであって、
    前記第２の集積回路は、第２のタイプの第２のＤＲＡＭと、物理層回路とを含み、前記物理層回路を共用することによりメモリコントローラ内の第１の制御ブロック及び第２の制御ブロックが前記第１のＤＲＡＭ及び前記第２のＤＲＡＭと通信している場合であっても、前記第１のＤＲＡＭ及び前記第２のＤＲＡＭは、前記第１の制御ブロック及び前記第２の制御ブロックにより前記物理層回路を介して独立して制御される、メモリ。
  2. 前記１つ以上の第１の集積回路は、積み重ねられた複数の集積回路を備え、前記複数の集積回路は、前記物理層回路に結合されている、請求項１に記載されたメモリ。
  3. 前記複数の集積回路は、前記物理層回路への相互接続の一部分を形成しているシリコン貫通ビアを含む、請求項２に記載のメモリ。
  4. 前記第２のＤＲＡＭは、前記第１のＤＲＡＭよりも高いバンド幅を有し、前記第２のＤＲＡＭは、前記第１のＤＲＡＭよりも低いレイテンシを有する、請求項１に記載のメモリ。
  5. 前記第２のＤＲＡＭ内の第２のメモリアレイは、前記第１のＤＲＡＭ内の第１のメモリアレイより密度が低い、請求項１に記載のメモリ。
  6. メモリを備えるシステムであって、前記メモリは、
    第１のタイプの第１のダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む１つ以上の第１の集積回路と、
    前記１つ以上の第１の集積回路に積み重ねて結合された第２の集積回路であって、前記第２の集積回路は、第２のタイプの第２のＤＲＡＭと、物理層回路とを含む、第２の集積回路と、
    前記第２の集積回路とともにパッケージングされた第３の集積回路であって、前記第３の集積回路は、前記物理層回路を共用する第１の制御ブロック及び第２の制御ブロックを含むメモリコントローラを備え、前記第１の制御ブロックは前記第１のＤＲＡＭを制御するように構成され、前記第２の制御ブロックは前記第２のＤＲＡＭを制御するように構成され、前記第１の制御ブロック及び前記第２の制御ブロックは、前記第１のＤＲＡＭ及び前記第２のＤＲＡＭを独立して制御するように構成されている、第３の集積回路と、を備える、システム。
  7. 前記メモリコントローラは、前記第１のタイプの複数のＤＲＡＭからのデータを、前記第２のタイプの第２のＤＲＡＭにキャッシュするように構成されている、請求項６に記載のシステム。
  8. 前記第３の集積回路は、第２の物理層回路を含み、前記物理層回路は、前記第２の物理層回路に結合されている、請求項６に記載のシステム。
  9. 前記１つ以上の第１の集積回路は、積み重ねられた複数の集積回路を備え、前記複数の集積回路は、前記物理層回路に結合されている、請求項６に記載のシステム。
  10. 前記複数の集積回路は、前記物理層回路への相互接続の一部分を形成しているシリコン貫通ビアを含む、請求項９に記載のシステム。
  11. 前記第２のタイプのＤＲＡＭは、前記第１のタイプのＤＲＡＭより高いバンド幅を有し、前記第２のタイプのＤＲＡＭは、前記第１のタイプのＤＲＡＭより低いレイテンシを有する、請求項６に記載のシステム。
  12. 前記第２のＤＲＡＭの第２のメモリアレイは、前記第１のＤＲＡＭの第１のメモリアレイより低密度である、請求項６に記載のシステム。
  13. 物理層回路が、第１のタイプの第１のダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む１つ以上の第１の集積回路と、前記１つ以上の第１の集積回路に積み重ねて結合された第２の集積回路とを備えるメモリ内の前記第１のＤＲＡＭ及び第２のＤＲＡＭと通信するステップであって、前記第２の集積回路は、第２のタイプの前記第２のＤＲＡＭと、前記物理層回路とを含む、ステップと、
    前記通信するステップの間に、メモリコントローラ内の第１の制御ブロック及び第２の制御ブロックが、前記物理層回路を介して前記第１のＤＲＡＭ及び前記第２のＤＲＡＭを独立して制御するステップであって、前記第１の制御ブロック及び前記第２の制御ブロックは、前記物理層回路を共用する、ステップと、を備える方法。
  14. 前記メモリコントローラが、前記第２のタイプのＤＲＡＭを、前記第１のタイプのＤＲＡＭのためのキャッシュとして動作させることを含む、請求項１３に記載の方法。
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