KR20000021618A - 스택 메모리 - Google Patents

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Abstract

본 발명은 스택 메모리에 관한 것으로서, 본 발명의 스택 메모리는 개별적인 어셈블리 공정을 통해 패키징된 제1 및 제2메모리 소자들이 적층되고, 상기 제1메모리 소자의 외측으로 돌출되어진 칩 선택 리드 및 비연결 리드를 포함하는 리드들 각각은 상기 제2메모리 소자의 외측으로 돌출되어진 칩 선택 리드 및 비연결 리드를 포함하는 리드들 중에서 동일한 기능을 하는 리드와 공통 리드에 의해 상호 연결되어져 있는 스택 메모리로서,
상기 제1메모리 소자의 칩 선택 리드와 비연결 리드는 제2메모리 소자의 칩 선택 리드 및 비연결 리드와 각각 서로 대응하는 측면에 배치되며, 상기 제1메모리 소자의 칩 선택 리드는 상기 제2메모리 소자의 비연결 리드와 공통 리드에 의해 상호 연결되고, 상기 제1메모리 소자의 비연결 리드는 상기 제2메모리 소자의 칩 선택 리드와 상기 공통 리드에 의해 상호 연결되어진 것을 특징으로 한다.

Description

스택 메모리
본 발명은 패키징된 두 개의 메모리 소자를 적층시킨 스택 메모리(Stack Memory)에 관한 것으로, 특히, 칩 선택 리드(Chip Select Lead) 및 비연결 리드(No Connect Lead)의 배치 방법에 관한 것이다.
반도체 제조 기술이 진보됨에 따라, 메모리 소자의 용량이 증대되는 것은 주지의 사실이다. 그런데, 현재 제작되고 있는 메모리 소자는 그 용량이 만족할만한 것이 못되기 때문에, 상기한 메모리 소자를 대용량을 필요로 하는 시스템에 적용할 경우에는 용량 부족이라는 문제점이 상존하였다.
이에 따라, 종래에는 메모리 용량 부족이라는 문제점을 보완하기 위한 방법으로서, 패키징된 메모리 소자를 두 개 이상, 바람직하게는, 두 개를 하나의 단위로 묶는 스택 메모리를 제작하였고, 이러한 스택 메모리를 대용량 시스템에 적용시킴으로써, 요구되는 메모리 용량을 충족시켰다.
도 1은 상기한 바와 같은 종래 기술에 따른 스택 메모리를 도시한 도면으로서, 도시된 바와 같이, 스택 메모리는 개별적으로 패키징된 제1메모리 소자(10 : 이하, 바텀 디바이스라 칭함)의 상부면에 접착제(도시되지 않음)에 의해 제2메모리 소자(20: 이하, 탑 디바이스라 칭함)가 접착되어 있고, 바텀 디바이스(10)의 리드들(2 : 이하, “핀”이라 칭함)과 탑 디바이스(20)의 핀들(12)은 동일한 기능을 하는 핀들(2, 12)끼리 상기 바텀 디바이스(10)의 측면으로부터 탑 디바이스(20)의 상부면까지 연장되어 부착된 수 개의 공통 리드(30)에 각각 연결되어 있는 형태이다.
상기에서, 핀들(2, 12)은 각 디바이스(10, 20)에 구비되는 전극패드들(도시되지 않음)과 각각 금속 와이어(도시되지 않음)에 의해 연결되어 있는 것으로서, 각 핀들(2, 12)은 RAS(Row Address Signal) 핀, CAS(Column Address Signal) 핀, WE(Write Enable) 핀, A0∼A11(Address0∼Address11) 핀, 데이터 인(In)/아웃(Out) 핀, Vcc 핀, Vss 핀, /CS(Chip Select) 핀 및 /NC(No Connected) 핀 등으로 명명된다.
상기한 /CS 핀(2a, 12a)은 스택 메모리의 구동시에 바텀 디바이스(10) 또는 탑 디바이스(20) 중에서 어느 하나의 디바이스를 선택하기 위하여 구비되는 것으로, 통상의 메모리 소자에서는 19번 핀이 /CS 핀(2a, 12a)이 된다.
또한, /NC 핀(2b, 12b)은 메모리 소자의 제작시에 그의 용량 증대를 고려하여 여분으로 더 구비시키는 것으로, 통상의 메모리 소자에서는 36번 핀을 포함한 소정 개의 핀들이 상기 /NC 핀(2b, 12b)이 된다. 여기서, /NC 핀(2b, 12b)은 디바이스의 전극패드(도시되지 않음)와 연결됨이 없이 그대로 구비되지만, 만약, 메모리 용량 증대에 따라 메모리 소자에 추가로 전극패드가 구비될 경우에는 상기 /NC 핀(2b, 12b)은 추가로 더 구비된 전극패드와 연결되어 특별한 기능을 갖게 된다.
한편, 상기한 핀들(2, 12)을 공통 리드(30)에 연결시킴에 있어서, 바텀 디바이스(10) 및 탑 디바이스(20)의 CAS 핀, RAS 핀, WE 핀, A0∼A11 핀, In/Out 핀 등은 하나의 공통 리드(30)에 각각 연결되지만, 도시된 바와 같이, 탑 디바이스(20)를 선택하기 위한 /CS 핀(12a)은 상기 바텀 디바이스(10)의 /NC 핀(2b)과 탑 디바이스(20)의 /NC 핀(12b)을 연결하는 공통 리드(30)에 함께 연결되고, 아울러, 바텀 디바이스(10)의 /CS 핀(2a)은 공통 리드들(30) 사이로 인출되는 독립 리드(32)에 연결된다.
그러나, 상기와 같은 종래 기술에서는 탑 디바이스와 바텀 디바이스의 /CS 핀이 서로 다른 구성, 즉, 탑 디바이스의 /CS 핀은 /NC 핀들을 연결하는 공통 리드에 연결시키고, 바텀 디바이스의 /CS 핀과 연결된 독립 리드는 공통 리드들 사이로 인출되도록 하고 있기 때문에 제작이 어려운 문제점이 있다.
또한, 바텀 디바이스의 /CS 핀과 연결된 독립 리드는 공통 리드들간의 피치(Pitch)가 좁은 것에 기인하여, 인접된 공통 리드들간의 쇼트(Short)를 유발시키게 되는 문제점이 있었다.
게다가, 탑 디바이스의 상면에 공통 리드가 배치되는 것으로 인하여 정전기에 의한 디바이스의 파괴가 유발되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 바텀 디바이스 또는 탑 디바이스의 /CS 핀의 위치가 서로 대응되는 측면에 각각 배치되도록 함으로써, 공통 리드들간의 쇼트를 방지함과 동시에 제작이 보다 용이한 스택 메모리를 제공하는데, 그 목적이 있다.
또한, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 동일 기능을 하는 핀들간을 연결하는 공통 리드가 탑 디바이스의 상부면에 배치되지 않도록 함으로써, 정전기에 의한 디바이스의 파괴를 방지할 수 있는 스택 메모리를 제공하는데, 그 다른 목적이 있다.
도 1은 종래 기술에 따른 스택 메모리를 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 스택 메모리를 설명하기 위한 사시도.
도 3은 본 발명의 실시예에 따른 탑 디바이스를 설명하기 위한 평면도.
(도면의 주요 부분에 대한 부호의 설명)
32a,42a : /CS 핀 40 : 바텀 디바이스
41 : 메모리 소자 41a : /CS 패드
42b : /NC 핀 44 : 금속 와이어
50 : 탑 디바이스 60 : 공통 리드
상기와 같은 목적을 달성하기 위한 본 발명의 스택 메모리는, 개별적인 어셈블리 공정을 통해 패키징된 제1 및 제2메모리 소자들이 적층되고, 상기 제1메모리 소자의 외측으로 돌출되어진 /CS 핀 및 /NC 핀을 포함하는 핀들 각각은 상기 제2메모리 소자의 외측으로 돌출되어진 /CS 핀 및 /NC 핀을 포함하는 핀들 중에서 동일한 기능을 하는 핀과 공통 리드에 의해 상호 연결되어져 있는 스택 메모리로서, 상기 제1메모리 소자의 /CS 핀과 /NC 핀은 제2메모리 소자의 /CS 핀 및 /NC 핀과 각각 서로 대응하는 측면에 배치되며, 상기 제1메모리 소자의 /CS 핀은 상기 제2메모리 소자의 /NC 핀과 공통 리드에 의해 상호 연결되고, 상기 제1메모리 소자의 /NC 핀은 상기 제2메모리 소자의 /CS 핀과 상기 공통 리드에 의해 상호 연결되어WU 있는 것을 특징으로 한다.
본 발명에 따르면, 탑 디바이스 또는 바텀 디바이스중 어느 하나의 디바이스를 제작함에 있어서, 각 디바이스의 /CS 핀과 /NC 핀이 서로 대응되는 측면에 각각 배치되도록 제작함으로써, 공통 리드들간의 쇼트 방지는 물론 제작 공정을 보다 용이하게 할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 스택 메모리를 도시한 도면으로서, 도시된 바와 같이, 개별적인 어셈블리(Assembly) 공정을 통해 각각 제작된 바텀 디바이스(40)와 탑 디바이스(50)가 적층되어 있고, 각 디바이스(40, 50)의 핀들(32, 42)은 동일한 기능을 하는 핀들끼리, 즉, 상·하에 배치된 핀들끼리 각각의 공통 리드(60)에 연결되어 있다.
여기서, 바텀 디바이스(40) 또는 탑 디바이스(50) 중에서 어느 하나, 예를 들어, 탑 디바이스(50)는 메모리 소자의 /CS 패드가 /NC 핀인 36번 핀에 연결되어 제작된다.
즉, 일반적인 어셈블리 공정에서는 메모리 소자의 /CS 패드가 /CS 핀인 19번 핀에 연결되지만, 도 3에 도시된 바와 같이, 본 발명의 실시예에서는 메모리 소자(41)의 /CS 패드(41a)가 /CS 핀(42a)이 배치된 일측면과 대응하여 타측면에 배치된 /NC 핀(42b)과 금속 와이어(44)에 의해 연결된다.
이에 따라, 탑 디바이스(50)의 /CS 핀(42a)은 메모리 소자(41)의 전극패드와 연결되지 않은 것은 기인하여 /NC 핀의 기능을 하게 되고, 반대로, /NC 핀(42b)은 메모리 소자(41)의 /CS 패드(41a)와 연결되어지는 것에 기인하여 /CS 핀의 기능을 하게 된다.
따라서, 도 2에 도시된 바와 같이, 일반적인 어셈블리 공정을 통해 패키징된 바텀 디바이스(40) 상에 본 발명의 실시예에 따른 어셈블리 공정을 통해 패키징된 탑 디바이스(50)를 적층시키게 되면, 상기 바텀 디바이스(40)의 /CS 핀(32a)과 /NC 핀(도시되지 않음)은 탑 디바이스(50)의 /CS 핀(42a) 및 /NC 핀(도시되지 않음)과 각각 동일 면에서 상·하에 배치되지만, 탑 디바이스(50)의 /CS 핀(42a)은 /NC 핀의 기능을 하고 있고, 반대로, /NC 핀은 /CS 핀의 기능을 하고 있기 때문에, 실질적으로는, 바텀 디바이스(40)의 /CS 핀과 탑 디바이스(50)의 /CS 핀은 대응하는 측면에 각각 배치되고, 마찬가지로, /NC 핀들도 대응하는 측면에 각각 배치된다.
그러므로, 동일한 기능을 하는 핀들간을 연결하는 공통 리드를 구비시킴에 있어서, 바텀 디바이스와 탑 디바이스의 /CS 핀 및 /NC 핀이 대응하는 측면에 각각 배치되는 것에 기인하여, 상·하부에 배치되어 동일한 기능을 하게 되는 핀들, 즉, RAS 핀, CAS 핀, WE 핀, A0∼A11 핀, 데이터 인/아웃 핀, Vcc 핀, Vss 핀 등은 물론 /CS 핀 및 /NC 핀도 하나의 공통 리드에 각각 연결시킬 수 있게 된다.
즉, 스택 메모리에서의 디바이스의 선택은 /CS 핀에 의해 이루어지는 것에 기인하여, 종래에는 탑 디바이스의 /CS 핀을 바텀 디바이스의 /NC 핀과 탑 디바이스의 /NC 핀을 연결하고 있는 공통 리드에 연결 리드를 이용하여 함께 연결시키고, 바텀 디바이스의 /CS 핀은 독립 리드로 인출시키는 방법을 채택하였으나, 본 발명의 실시예에서는 /CS 핀들과 /NC 핀들을 각각 공통 리드에 연결시킬 수 있다.
이는, 탑 디바이스의 /CS 핀이 실질적으로 /NC 핀이고, 반대로, /NC 핀은 /CS 핀이기 때문이며, 이에 따라, /CS 핀들이 공통 리드에 모두 연결되어 있을지라도, 상기 공통 리드에 신호를 인가하게 되면 바텀 디바이스가 선택되고, 반대로, 바텀 디바이스의 /NC 핀과 탑 디바이스의 /NC 핀이 연결된 공통 리드에 신호를 인가하게 되면 탑 디바이스를 선택할 수 있게 된다.
따라서, 종래 보다는 공통 리드의 형태를 단순화시킬 수 있고, 아울러, 보다 용이하게 구비시킬 수 있다.
게다가, 공통 리드는 종래와는 달리 탑 디바이스의 상면에 배치됨이 없이, 디바이스들의 측면에만 배치되는 형태이기 때문에, 종래와는 달리 정전기에 의한 소자의 파괴가 일어나는 것을 방지할 수 있게 된다.
한편, 본 발명의 실시예에 따른 스택 메모리를 실장함에 있어서는, 바텀 디바이스와 탑 디바이스의 /CS 핀 및 /NC 핀이 각각 대응하는 측면에 배치되어 있는 것을 고려하여 인쇄회로기판의 /CS 및 /NC 전극단자의 위치도 변경시킨다.
이상에서와 같이, 본 발명은 탑 디바이스의 제작시에 메모리 소자의 /CS 패드를 /NC 핀에 연결시켜 /CS 핀이 /NC 핀의 기능을 갖도록 하고, 반대로, /NC 핀은 /CS 핀의 기능을 갖도록 제작함으로써, 공통 리드를 이용한 핀들간의 상호 연결을 쉽게 할 수 있으며, 이에 따라, 스택 메모리의 제작을 보다 용이하게 진행할 수 있다.
또한, 공통 리드들 사이에 추가로 디바이스 선택을 위한 독립 리드를 구성시킬 필요가 없기 때문에, 스택 메모리의 전기적 특성 결함 발생을 방지할 수 있다.
게다가, 공통 리드의 형태는 디바이스들의 측면에만 배치될 뿐, 탑 디바이스의 상면에 배치되지 않도록 함으로써, 정전기에 의해 소자의 파괴가 발생되는 것을 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

  1. 개별적인 어셈블리 공정을 통해 패키징된 제1 및 제2메모리 소자들이 적층되고, 상기 제1메모리 소자의 외측으로 돌출되어진 칩 선택 리드 및 비연결 리드를 포함하는 리드들 각각은 상기 제2메모리 소자의 외측으로 돌출되어진 칩 선택 리드 및 비연결 리드를 포함하는 리드들 중에서 동일한 기능을 하는 리드와 공통 리드에 의해 상호 연결되어져 있는 스택 메모리로서,
    상기 제1메모리 소자의 칩 선택 리드와 비연결 리드는 제2메모리 소자의 칩 선택 리드 및 비연결 리드와 각각 서로 대응하는 측면에 배치되며, 상기 제1메모리 소자의 칩 선택 리드는 상기 제2메모리 소자의 비연결 리드와 공통 리드에 의해 상호 연결되고, 상기 제1메모리 소자의 비연결 리드는 상기 제2메모리 소자의 칩 선택 리드와 상기 공통 리드에 의해 상호 연결되어진 것을 특징으로 하는 스택 메모리.
  2. 제 1 항에 있어서, 상기 제1메모리 소자 또는 제2메모리 소자중 어느 하나의 메모리 소자는 그의 칩 선택 패드가 비연결 리드와 연결되어 제작된 것을 특징으로 하는 스택 메모리.
  3. 제 1 항에 있어서, 상기 제1메모리 소자의 칩 선택 리드와 상기 제2메모리 소자의 비연결 리드는 동일 측면에서 상·하에 배치되어 있는 것을 특징으로 하는 스택 메모리.
  4. 제 1 항에 있어서, 상기 제1메모리 소자의 비연결 리드와 제2메모리 소자의 칩 선택 리드는 동일 측면에서 상·하에 배치되어 있는 것을 특징으로 하는 스택 메모리.
  5. 제 1 항에 있어서, 상기 공통 리드는 동일 측면에서 상·하에 배치된 리드들을 상호 연결하도록 구비되며, 아울러, 측면에만 배치되도록 구비된 것을 특징으로 하는 스택 메모리.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100376884B1 (ko) * 2001-04-24 2003-03-19 주식회사 하이닉스반도체 스택 패키지
KR20040007883A (ko) * 2002-07-11 2004-01-28 주식회사 썬더스 반도체 패키지 적층용 리드 프레임, 이를 이용한 적층반도체 패키지 및 그 제조방법

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