KR20010028576A - 데이터라인의 전환을 이용한 메모리ｉｃ의 적층패키지 - Google Patents

데이터라인의 전환을 이용한 메모리ｉｃ의 적층패키지 Download PDF

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Abstract

본 발명은 메모리IC를 이용한 적층패키지에 관한 것이다. 본 발명에 따른 데이터라인의 전환을 이용한 메모리IC의 적층패키지는, 적층패키지를 형성하기 위해 칩셀렉션(CS)핀의 연결변화를 이용하는 종래의 기술과 달리, 적층패키지에 이용되는 메모리IC 중 일부 메모리IC에서 미연결(미사용)핀들에 데이터버스의 각 핀(라인)들을 각각 연결하여 연결상태가 변화된 상태로 적층하며, 이로써 데이터포트 및 메모리용량을 증가시킨 적층패키지를 형성한다. 따라서 본 발명은 메모리IC의 데이터비트 수와 저장용량을 배가시킴은 물론 완성된 적층패키지를 이용하여 회로를 구성하는 데도 편리함을 제공할 뿐만 아니라 실장효율을 향상시키는 효과가 있다.

Description

데이터라인의 전환을 이용한 메모리ＩＣ의 적층패키지 {Stacking package of memory by rerouting of data line}
본 발명은 메모리IC를 이용한 적층패키지에 관한 것으로, 본 발명의 적층패키지에 이용되는 메모리IC 중 일부 메모리IC는 데이터전달을 위한 연결상태를 고려하여 미연결(미사용)핀들에 데이터버스의 각 핀(라인)들을 각각 연결하고, 이와같이 연결상태가 변화되게 적층함으로써 데이터포트 및 메모리용량을 증가시킨 메모리IC를 이용한 적층패키지에 관한 것이다.
일반적인 기기의 동작회로에는 많은 메모리IC들이 실장되고 있다. 이와 같은 패키지 형태의 반도체칩들은 단일로 인쇄회로기판(PCB)에 장착되는 것이 일반적이지만, 기기의 소형화에 대한 요구 및 실장기술 등의 발달로 실장효율을 향상시키는 적층패키지가 실용화단계로 접어들고 있다. 이러한 종래 적층패키지에 대한 기술을 도 1a 및 1b를 참조하여 설명한다.
도 1a는 종래의 적층패키지를 설명하기 위한 회로도이고 도 1b는 도 1a의 회로도에 대한 적층패키지의 사시도이다.
도 1a에 도시한 바와 같이, 일반적으로 적층패키지를 형성하는 각 메모리IC(ICT, ICBT)의 버스는 크게 데이터(data)버스, 어드레스(address)버스, 컨트롤(control)버스의 3가지로 분류한다.
두꺼운 선으로 나타낸 어드레스(ADD)버스는 데이터를 저장하거나 또는 데이터가 저장되어 있는 번지를 지정하는 버스이다. 도시된 일예에서 4개의 데이터라인(DQ0∼DQ3)을 갖는 데이터버스는 어드레스(ADD)버스에서 지정하는 번지로 저장할 데이터를 전달하거나 또는 지정된 주소의 데이터를 읽어내는 라인이다. 데이터버스(DQ0∼DQ3)와 어드레스(ADD)버스를 제외한 라인(핀)들을 통틀어 통상 컨트롤버스로 구분하며, 이러한 컨트롤버스는 메모리IC를 제어하기 위한 많은 라인(핀)들로 구성되어 있다. 이러한 3가지 버스를 구성하는 각 라인이외에 NC(미연결)핀이 존재한다. 이는 메모리IC를 패키지형태로 제작하는 과정에서 패키지내부회로에 연결하지 않으며, 따라서 사용하지 않는 핀으로 메모리IC의 형태에 따라 그 수를 달리한다.
컨트롤버스의 CKE(클럭인에이블)핀은 해당 메모리칩의 동작을 위한 클럭(clock)신호가 정상적으로 받아들일 수 있는 상태(enable)로 만드는 라인이며, CK(클럭)핀은 그러한 클럭신호를 인가하는 라인이다. CS(칩셀렉션)핀은 해당 메모리IC가 정상적으로 동작되도록 활성화하는 라인으로, 다수의 메모리IC에서는 해당 메모리IC를 선택(지정)하는 의미를 갖는다. RAS(Row Address Selection)핀과 CAS(Coloumn Address Selection)핀은 패키지내부 메모리회로의 각 메모리셀들을 구성하는 가로의 줄(Row)과 세로의 열(Column)을 선택하는 핀이며, /WE(라이트인에이블)핀은 해당 메모리IC를 기록(저장)상태로 만드는 신호라인이다. NC(No Collection)핀은 메모리IC의 내부 집적회로에 연결되지 않아 사용되지 않는 핀을 가리키며, 전술한 바와 같이 이러한 NC핀은 하나의 메모리IC에 다수 존재할 수도 있고, 존재하지 않을 수도 있다.
종래의 적층패키지는 메모리IC에 존재하는 NC핀을 이용하여 상부 및 하부 메모리IC(ICTP, ICBT)의 CS핀을 선택적으로 동작시키므로써, 메모리용량을 배가시키도록 구동한다. 따라서, 상부 메모리IC(ICTP)의 NC핀은 메모리IC의 패키지 내부 또는 외부에서 전기적으로 CS핀에 연결되며 결국 CS핀의 기능을 수행한다. 그리고 이때는 상부 메모리IC(ICTP)의 CS핀은 하부 메모리IC(ICBT)의 CS핀과 전기적으로 차단된다. 도 1b는 상부 메모리IC(ICTP)의 CS핀(P19TP)은 하부 메모리IC(ICBT)의 CS핀(P19BT)과 전기적으로 차단되어 있음을 보이고 있다.
국제적인 합의규정(JEDEC)을 기초로 제작되는 메모리칩은 핀의 위치가 동일하다. 통상적으로 19번핀은 칩선택기능을 하며, 36번 핀은 통상적인 메모리칩에 존재하는 사용되지 않는(No Connection) 핀들중의 하나이다. 즉, 적층패키지(ICTP, ICBT)에 신호를 인가함에 있어서, 19번 핀에 신호를 인가하면 하부메모리칩(ICBT)이 동작상태로 되고, 36번 핀에 신호를 인가하면 상부메모리칩(ICTP)이 동작상태가 되기 때문에, 적층패키지는 기억(저장)용량이 2배로 증가된다. 아울러 전술한 바와 같이, 상부 메모리IC(ICTP)의 CS핀(P19TP)이 메모리IC 내부에서 전기적으로 차단되어 있는 경우는, 도 1b와는 달리 상부 메모리IC(ICTP)의 CS핀(P19TP)을 하부 메모리IC(ICBT)의 CS핀(P19BT)에 연결하여 적층해도 동작에는 이상이 없다.
본 발명자에 의한 이러한 종래 기술은 적층패키지를 구성하는 상부 및 하부메모리IC(ICTP, ICBT)는 각 핀들을 직접적으로 연결하므로써 적층패키지를 형성하는 것이며, 또 다른 종래의 기술로는 '헤더(header)'라는 지지연결대를 이용하여 상부 및 하부메모리IC(ICTP, ICBT)의 각 핀들을 연결하는 것이 있다. 이러한 종래의 각 기술에 있어서 적층패키지의 동작원리는 적층패키지를 형성하는 각 메모리IC의 CS핀에 선택신호를 인가한 후 동작시키는 것이다.
하지만, 종래의 적층패키지는 적층패키지의 동작을 위해 CS핀을 연결되지 않은 NC핀에 연결해야 했으므로, 완성된 적층패키지를 동작시키는데 별도의 설계에 의한 모듈 PCB를 만드는 등의 어려움이 있었다. 또한 종래의 방법으로 용량이 배가된 적층패키지는 칩선택을 위한 CS핀이 2이상 존재하므로, 완성된 적층패키지는 같은 용량의 CS핀이 한 개 있는 메모리IC와 기능적으로 같지 않고, 또한 종래의 방법은 data port의 정전(Capacitance)용량이 배증되어 memory의 고속응용에 불리하였다.
따라서, 본 발명의 목적은 전술한 문제점을 해결할 수 있도록, 적층패키지를 형성하는 각 메모리IC의 CS(칩선택)라인은 공통으로 사용하고, 일부 메모리IC는 미연결(미사용)핀들에 데이터버스의 각 핀(라인)들을 각각 연결하여 연결상태가 변화된 상태로 적층함으로써, 데이터포트 및 메모리용량을 증가시킨 데이터버스의 전환을 이용한 메모리IC의 적층패키지를 제공함에 있다.
도 1a 및 도 1b는 종래의 적층패키지를 설명하기 위한 회로도 및 사시도.
도 2a 및 도 2b는 본 발명에 따른 적층패키지를 설명하기 위한 회로도 및 사시도.
도 3a 및 도 3b는 본 발명에 따른 적층패키지의 패키지 내부 연결상태를 설명하기 위한 도면.
도 4는 8비트형 64M SDRAM 메모리IC의 데이터핀을 전환시키는 패키지내부 와이어본딩의 예를 나타낸 도면.
도 5는 본 발명에 따른 적층패키지의 패키지 외부 연결상태를 설명하기 위한 도면.
＜ 도면의 주요부분에 대한 부호의 설명 ＞
ICTP, ICBT; 메모리IC 300, 400 : 내부다이
50 : 메모리IC 몸체
50A, 50B : 연결보조체 501∼504 : 연결선
이와 같은 목적을 달성하기 위한 본 발명에 따른 데이터라인의 전환을 이용한 메모리IC의 적층패키지는, 제1메모리IC와, 상기 제1메모리IC와 적층되는 적어도 하나 이상의 제2메모리IC를 구비한 적층패키지에 있어서,
상기 제1메모리IC는 상기 적층패키지를 외부회로에 연결하기 위한 적어도 하나 이상의 제1데이터리드 및 소정의 미연결리드들을 포함한 다수의 제1리드들을 구비하며;
상기 제2메모리IC는 상기 제1메모리IC의 소정의 미연결리드들에 대응하는 적어도 하나 이상의 제2데이타리드를 구비한 다수의 제2리드들을 포함하고, 상기 제2메모리IC의 소정의 제2리드들이 상기 제1메모리IC의 소정의 제1리드들에 전기적으로 연결하여 데이터라인을 배가시키는 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2a는 본 발명에 따른 적층패키지를 설명하기 위한 회로도이고 도 2b는 도 2a의 회로도에 대한 적층패키지의 사시도이다. 본 실시예에서는 4비트형 64M SDRAM을 예로 들어 설명한다.
SDRAM(Synchrous Dynamic Random Access Memory)의 메모리용량은 총 번지(address)의 수와 데이터비트의 곱으로 나타내어 진다. 즉, 64M(메가)는 데이터버스가 4비트인 경우 16M(메가)의 번지수를, 데이터버스가 8비트인 경우 8M(메가)의 번지수를, 데이터버스가 16비트인 경우 4M(메가)의 번지수를 각각 가지는 형(type)으로 구분된다.
메모리IC의 핀구조와 기능은 국제적인 제덱(JEDEC)규약을 따르기 때문에 제조회사가 다르더라도 제조된 각 메모리IC의 핀 구조와 기능은 동일하다. 또한 동일한 용량의 메모리IC, 즉 64M SDRAM인 경우 데이터버스가 4비트, 8비트, 16비트 등으로 서로 다르더라도 메모리IC의 핀수는 동일하며, 이는 메모리IC 제조의 편리성과 사용의 효율성을 기하기 위한 것이다. 그리고 데이터버스가 4비트인 경우 16비트의 데이터버스를 갖는 패키지의 핀 구조와 비교해 볼 때, 데이터비트 수의 차이가 되는 12개의 핀은 사용되지 않는 NC(미연결)핀으로 처리된다.
도 2a 및 도 2b에 도시한 바와 같이, 적층패키지를 형성하는 상부메모리IC(ICTP)와 하부메모리IC(ICBT)의 각 어드레스버스라인과 컨트롤버스라인은 적층과정에서 서로 연결된다. 따라서 종래의 기술과 달리, 상부 및 하부 메모리IC(ICTP, ICBT)의 각 CS핀은 바로 연결되어 적층패키지의 CS핀으로 되며 적층패키지의 칩선택기능을 수행한다. 도시한 바와 같이, 상부 및 하부 메모리IC(ICTP, ICBT)의 CS핀인 19번 핀(P19TP, P19BT)이 서로 연결되어 있다.
본 발명에서는 데이터버스를 구성하는 각 데이타라인들의 연결상태를 변화시켜 주는 것이 중요하다. 전술한 바와 같이 64M SDRAM 4비트의 메모리IC는 다수의 NC(미연결)핀들을 포함하고 있으며, 이러한 NC(미연결)핀들은 데이터비트의 수가 작은 메모리IC일수록 많다. 따라서 상부 및 하부의 각 메모리IC는 각각의 데이터라인들과 미연결라인들의 연결방법을 다양하게 변화시킬 수 있다.
도시한 바와 같이, 상부 및 하부 메모리IC(ICTP, ICBT)의 데이터핀들(D0∼D3)은 전기적으로 연결하지 않는다. 대신 상부메모리IC(ICTP)의 각 데이터핀들(D0∼D3)은 상부메모리IC(ICTP)의 NC핀들에 각각 연결되고, 적층과정에서 하부메모리IC((ICBT)의 NC핀들과 연결되므로, 결과적으로 하부메모리IC(ICBT)의 NC핀들은 상부메모리IC(ICTP)의 데이터라인이 된다. 도 2b에는 상부 및 하부 메모리IC(ICTP, ICBT)의 데이터핀인 5번 핀(P5TP, P5BT)과 11번 핀(P11TP, P11BT)이 서로 절단되어 나타나 있다.
이렇게 데이터핀들의 연결에 변화를 준 다음 적층패키지를 형성하면 완성된 적층패키지는 하나의 8비트형 128M SDRAM과 동일한 저장용량을 갖는다. 또한 8비트형 128M SDRAM의 데이터핀들의 위치와 같도록 미연결단자들과 연결을 고려하므로, 적층패키지는 하나의 8비트 128M SDRAM과 동일한 핀구조와 기능을 갖는다. 따라서 종래의 기술과 달리 적층패키지에 형성된 2이상의 CS(칩선택)핀을 처리하기 위한 추가적인 과정들이 필요하지 않으며, 8비트 128M SDRAM을 실장(mount)하는 종래의 인쇄회로기판(PCB)을 그대로 사용할 수 있는 등 회로 구성이 용이하다. 물론 필요하다면 통상적인 구조와 다른 특수한 형태로 핀 위치를 형성할 수도 있다.
도 3a 및 도 3b는 본 발명에 따른 적층패키지의 패키지 내부 연결상태를 설명하기 위한 도면이다.
도시한 바와 같이, 메모리IC 내부에는 메모리기능을 실제 수행하는 집적화된 회로다이(300)가 있다. 회로다이(300)는 다수의 리드들(301LD, ......)와 전기적으로 연결하기 위한 다수의 패드들(301PD, ......)이 있으며, 이 패드들(301PD, ......)과 리드들(301LD, ......)은 다수의 본딩와이어들(301WR, ......)에 의해 연결된다. 전술한 바와 같이 NC(미연결)핀들은 회로다이(300)와 연결되어 있지 않다.
도 3a는 통상적으로 제조되는 메모리IC의 내부를 보인 것으로, 본 실시예의 설명에서는 적층패키지의 하부메모리IC(ICBT)로 가정한다. 도 3b는 적층패키지의 상부메모리IC(ICTP)를 나타낸 것으로, 본 발명에 따라 적층하기 위해 데이터리드들(305LD, 311LD, 344LD, 350LD)의 본딩와이어에 변화를 준 것이다.
도 3b에 도시한 바와 같이, 데이터전달을 위한 4개의 패드들(305PD, 311PD, 344PD, 350PD)이 하부메모리IC(ICBT)와 달리 NC(미연결)핀들인 4번, 10번, 45번 및 51번 핀(304LD, 310LD, 345LD, 351LD)들에 연결되어 있다. 이 경우는 상부메모리IC(ICTP)의 NC핀들이 실제 데이터핀의 기능을 수행하므로, 도 2b와 달리 상부메모리IC(ICTP)의 데이터핀들은 절단되지 않고 적층된다. 그러나 통상적인 메모리IC들을 이용하여 적층패키지를 형성하는 경우에는 도 2b에 도시한 바와 같이 상부메모리IC(ICTP)의 데이터핀들은 절단되어야 한다.
중요한 것은 적층패키지를 형성하는 상부 및 하부 메모리IC(ICTP, ICBT)에서 있어서, 통상적인 NC(미연결)핀들을 데이터핀으로 전환한 후 이용하기 위하여 연결에 변화를 주는 것이다. 이렇게 함으로써, NC(미연결)핀들이 데이터라인(버스)의 기능을 수행하게 되고 적층패키지는 데이터버스 및 저장용량이 배가된다.
아울러 패키지 내부적으로 변화를 준 후 적층하는 기술은 본 발명자에 의해 출원된 특허출원 제 98-29723호, 제 98-36556호 및 제 98-37974호에 기재되어 있다.
도 4는 8비트형 64M SDRAM 메모리IC의 데이터핀을 변화시키는 패키지내부 와이어본딩의 예를 나타낸 도면이다.
통상적인 8비트형 64M SDRAM의 모든 리드들의 형태는 1번리드(핀)(401LD)와 같은 일자형이다. 그러나 본 발명에 따라 데이터핀이 16개가 되도록 적층패키지를 형성하고 또 통상적인 16비트 64M SDRAM과 핀번호와 기능을 맞추기 위해 패키지내부에서 리드의 형태 및 와이어본딩에 변화를 준 것이다.
도 4에 도시한 바와 같이, 국제규정에 따른 통상적인 데이터핀들(2번, 5번, 8번, 11번, 44번, 47번, 50번, 53번)의 리드프레임은 짧게 하고 NC(미연결)핀들의 리드프레임은 '??'자 형태로 만들어 와이어본딩하게 된다. 따라서 내부다이(400)의 데이터패드들(402PD, 405PD, 408PD, 411PD, 444PD, 447PD, 450PD, 453PD)이 NC핀들에 연결되며, 이러한 NC핀들(404LD, 407LD, 410LD, 413LD, 442LD, 445LD, 448LD, 451LD)은 적층패키지에서 새로운 데이터핀들이 된다.
도 5는 본 발명에 따른 적층패키지를 형성하기 위하여 상부메모리IC의 패키지 외부연결상태에 변화를 준 일실시예를 설명하기 위한 도면이다. 도시한 바와 같이, 메모리 IC의 몸체(50) 끝부분과 각 리드들의 구부러진 공간에, 각 데이터핀들과 NC(미연결)핀들을 연결하기 위한 전기적 연결선(501∼504)을 가진 연결보조체(50A, 50B)를 각각 삽입하고, 연결선(501∼504)을 이용하여 데이터핀들(5번, 11번, 44번 및 50번)과 NC(미연결)핀들에 전기적으로 연결한다. 이후 데이터핀들(5번, 11번, 44번 및 50번)은 도 2b와 같이 각각 절단한 후, 상부 및 하부 메모리IC(ICTP, ICBT)의 각 리드들을 연결함으써, 64M SDRAM의 저장용량이 배가된 128M SDRAM의 적층패키지를 형성한다.
아울러 이러한 기술외에도 메모리IC 외부적으로 변화를 주는 방법은 본 발명자에 의해 출원된 특허출원 제 98-38739호 및 제 98-44335호에 기재된 바와 같이, 메모리IC의 몸체(BODY) 저면에 다수의 연결선들이 실장된 연결기판을 삽입한 후, 적층하는 것 등이 가능하다.
또한 전술한 실시예들에서는 데이터라인의 연결상태를 변화를 준 메모리IC를 적층패키지의 상부메모리IC로 사용하였으나, 연결상태의 변화를 준 메모리IC를 하부메모리IC로 사용하는 것도 가능하다. 즉, 데이터핀들의 연결상태를 변화시킨 하부메모리IC를 기판(PCB) 등에 먼저 장착(mount)한 다음, 연결하지 않아야 할 데이타핀들은 하부메모리IC의 바디에서 가까운 부분을 일부 절단해 준 상태에서 다시 상부메모리IC를 적층함으로써, 기판에 장착된 상태로 절단된 핀들을 통해 상부메모리IC의 해당 핀들이 연결되며, 결과적으로는 연결상태에 변화를 준 상부메모리IC로 적층한 적층패키지와 전기적인 연결상태가 동일하게 된다.
상술한 바와 같이, 본 발명은 CS(칩셀렉션)핀의 연결변화를 이용하여 적층패키지를 형성하는 종래의 기술과 달리, 적층패키지에 이용되는 메모리IC 중 일부 메모리IC를 NC(미연결)핀들에 데이터의 전달을 고려하여 데이터버스의 각 핀(라인)들을 각각 연결하고, 연결상태가 변화된 메모리IC를 적층함으로써 이로써 데이터포트 및 메모리용량을 배가시킨 적층패키지를 형성한다. 따라서 본 발명에 따른 적층패키지는 적층효율을 향상시킴은 물론 완성된 적층패키지를 이용하여 회로를 구성하는 데도 편리함을 제공하는 효과가 있다.

Claims (6)

  1. 제1메모리IC와, 상기 제1메모리IC와 적층되는 적어도 하나 이상의 제2메모리IC를 구비한 적층패키지에 있어서,
    상기 제1메모리IC는 상기 적층패키지를 외부회로에 연결하기 위한 적어도 하나 이상의 제1데이터리드 및 소정의 미연결리드들을 포함한 다수의 제1리드들을 구비하며;
    상기 제2메모리IC는 상기 제1메모리IC의 소정의 미연결리드들에 대응하는 적어도 하나 이상의 제2데이타리드를 구비한 다수의 제2리드들을 포함하고, 상기 제2메모리IC의 소정의 제2리드들이 상기 제1메모리IC의 소정의 제1리드들에 전기적으로 연결하여 데이터라인을 배가시키는 것을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
  2. 제 1항에 있어서, 상기 제2메모리IC는
    상기 제2메모리IC의 데이터전달을 위한 적어도 하나 이상의 제2데이타패드와, 상기 제2메모리IC의 동작을 위한 제2연결패드들을 구비하고 있는 제2회로다이;
    적어도 하나 이상의 상기 제2데이타리드는 적어도 하나 이상의 상기 제2데이타패드와 전기적으로 차단되고, 상기 제2회로다이와 전기적으로 연결되지 아니한 상기 다수의 제2리드들 중 소정의 리드들은 상기 각 제2데이타패드와 각각 전기적으로 연결된 상기 다수의 제2리드들; 및,
    상기 제2회로다이 및 상기 다수의 제2리드들의 일부를 함몰하여 패키지형태로 형성시키는 제2패키지보호부를 포함하는 것을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
  3. 제 2항에 있어서, 상기 제2회로다이와 전기적으로 연결되지 아니한 상기 다수의 제2리드들 중 소정의 리드들은, 적어도 하나 이상의 상기 제2데이타패드와 전기적으로 용이하게 연결되도록 제작된 것임을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
  4. 제 3항에 있어서, 상기 제2회로다이와 전기적으로 연결되지 아니한 상기 다수의 제2리드들 중 소정의 리드들은, '??'자 형태인 것을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
  5. 제 1항에 있어서, 상기 제2메모리IC의 몸체와 상기 다수의 제2리드들 사이에 삽입되고, 적어도 하나 이상의 상기 제2데이타리드 중 각각의 제2데이타리드와 상기 제2연결패드들에 연결되지 아니한 상기 다수의 제2리드들 중 어느 하나를, 각각 전기적으로 연결하기 위한 적어도 하나 이상의 연결선을 내포한 연결보조부를 더 포함하는 것을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
  6. 제 1항에 있어서, 상기 제2메모리IC의 하부에 부착되고, 적어도 하나 이상의 상기 제2데이타리드 중 각각의 제2데이타리드는 상기 제2연결패드들에 연결되지 아니한 상기 다수의 제2리드들 중 어느 하나를, 각각 전기적으로 연결하기 위한 적어도 하나 이상의 연결선을 내포한 연결기판을 더 포함하는 것을 특징으로 하는 데이터라인의 전환을 이용한 메모리IC의 적층패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011109970A1 (zh) * 2010-03-10 2011-09-15 上海海尔集成电路有限公司 数据堆栈存储电路及微控制器

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