CN212783438U - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN212783438U
CN212783438U CN202021815421.7U CN202021815421U CN212783438U CN 212783438 U CN212783438 U CN 212783438U CN 202021815421 U CN202021815421 U CN 202021815421U CN 212783438 U CN212783438 U CN 212783438U
Authority
CN
China
Prior art keywords
pin
node
electrically connected
area
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202021815421.7U
Other languages
English (en)
Inventor
孟宪余
周新书
王志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Aixin Technology Co ltd
Original Assignee
Beijing Aixin Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Aixin Technology Co ltd filed Critical Beijing Aixin Technology Co ltd
Priority to CN202021815421.7U priority Critical patent/CN212783438U/zh
Application granted granted Critical
Publication of CN212783438U publication Critical patent/CN212783438U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供了一种芯片封装结构，包括：一基板；一运算单元，其设置于所述基板上，所述运算单元设置有公共CA引脚；一第一存储芯片，其设置于所述运算单元上，所述第一存储芯片设置有第一CA引脚，所述第一CA引脚与所述公共CA引脚电连接；一第二存储芯片，其设置于所述第一存储芯片上，所述第二存储芯片设置有第二CA引脚，所述第二CA引脚与所述公共CA引脚电连接；以及，一封装层，其设置于所述基板上，并将所述运算单元、所述第一存储芯片以及所述第二存储芯片封装于其内。本申请具有降低布线难度以及降低封装成本的有益效果。

Description

芯片封装结构
技术领域
本申请涉及芯片技术领域，特别涉及一种芯片封装结构。
背景技术
在芯片设计中，为了小型化，SOC芯片(比如运算单元)和DRAM(Dynamic RandomAccess Memory，DRAM)动态随机存取存储器经常会通过系统级封装的方式集成在一个封装结构里。但是现有技术中，为了将两个低数据位宽的动态随机存取存储器与SOC芯片进行一起封装，由于两个动态随机存取存储器具有两组CA引脚，导致布线困难，封装难成本较高。
实用新型内容
本申请实施例的目的在于提供一种芯片封装结构，具有降低布线难度，以及降低封装成本的有益效果。
本申请实施例提供了一种芯片封装结构，包括：
一基板；
一运算单元，其设置于所述基板上，所述运算单元设置有公共CA引脚；
一第一存储芯片，其设置于所述运算单元上，所述第一存储芯片设置有第一CA引脚，所述第一CA引脚与所述公共CA引脚电连接；
一第二存储芯片，其设置于所述第一存储芯片上，所述第二存储芯片设置有第二CA引脚，所述第二CA引脚与所述公共CA引脚电连接；一封装层，其设置于所述基板上，并将所述运算单元、所述第一存储芯片以及所述第二存储芯片封装于其内。
可选地，在本所述的芯片封装结构中，所述基板包括第一区域以及第二区域，所述运算单元设置于所述第一区域，所述第二区域设置有第一CA节点以及第二CA节点；
所述第一CA引脚通过导线与所述第一CA节点电连接，所述第一CA节点通过设置于所述基板上的印刷线路与所述公共CA引脚电连接；所述第二CA引脚通过导线与所述第二CA节点电连接，所述第二CA节点通过设置于所述基板上的印刷线路与所述第一CA节点电连接。
可选地，在本所述的芯片封装结构中，所述运算单元设置有第一引脚区，所述第一存储芯片设置有第二引脚区，所述第二存储芯片设置有第三引脚区；
所述公共CA引脚设置于所述第一引脚区，所述第一CA引脚设置于所述第二引脚区，所述第二CA引脚设置于所述第三引脚区；
所述第一引脚区位于所述运算单元的朝向所述第二区域的一侧；
所述第二引脚区位于所述第一存储芯片的朝向所述第二区域的一侧；
所述第三引脚区位于所述第二存储芯片的朝向所述第二区域的一侧。
可选地，在本所述的芯片封装结构中，所述第二存储芯片与所述第一存储芯片错位设置，以将所述第一存储芯片的第二引脚区露出。
可选地，在本所述的芯片封装结构中，所述运算单元还设置有第一DQ引脚、第二DQ引脚、第三DQ引脚以及第四DQ引脚；所述第一存储芯片设置有第五DQ引脚以及第六DQ引脚；所述第二存储芯片设置有第七DQ引脚以及第八DQ引脚；
所述第一DQ引脚与所述第五DQ引脚电连接，所述第二DQ引脚与所述第七DQ引脚电连接，所述第三DQ引脚与所述第八DQ引脚电连接，所述第四DQ引脚与所述第六DQ引脚电连接。
可选地，在本所述的芯片封装结构中，所述第一DQ引脚、第二DQ引脚、第三DQ引脚、第四DQ引脚以及所述公共CA引脚设置所述运算单元的同一侧；
可选地，在本所述的芯片封装结构中，所述第五DQ引脚、第六DQ引脚以及所述第一CA引脚设置于所述第一存储芯片的同一侧；述第七DQ引脚、第八DQ引脚以及所述第二CA引脚设置于所述第二存储芯片的同一侧；
可选地，在本所述的芯片封装结构中，所述第二区域还设置有第一DQ节点、第二DQ节点、第三DQ节点以及第四DQ节点；
所述第五DQ引脚与第一DQ节点通过导线电连接，所述第一DQ节点与所述第一DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第七DQ引脚与第二DQ节点通过导线电连接，所述第二DQ节点与所述第二DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第八DQ引脚与第三DQ节点通过导线电连接，所述第三DQ节点与所述第三DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第六DQ引脚与第四DQ节点通过导线电连接，所述第四DQ节点与所述第四DQ引脚通过设置于所述基板上的印刷线路电连接。
可选地，在本所述的芯片封装结构中，所述第一区域与所述第二区域均沿着第一预设方向延伸且沿着第二预设方向并列排布，所述第一预设方向与所述第二预设方向垂直；
所述第一DQ引脚、第二DQ引脚、公共CA引脚、第三DQ引脚、第四DQ引脚沿着第一预设方向依次排列；
所述第二区域包括沿着第一预设方向依次排列的第一子区域、第二子区域、第三子区域、第四子区域以及第五子区域；
所述第一DQ节点设置于所述第一子区域；
所述第二DQ节点设置于所述第二子区域；
所述第一CA节点以及所述第二CA节点设置于所述第三子区域；
所述第三DQ节点设置于所述第四子区域；
所述第四DQ节点设置于所述第五子区域。
可选地，在本所述的芯片封装结构中，所述第一存储芯片以及所述第二存储芯片均分别具有16比特数据位。
本申请实施例提供的芯片封装结构通过将第一存储芯片以及第二存储芯片的CA引脚与运算单元的CA公共引脚进行连接，从而实现共享CA引脚，可以降低布线难度，减小封装成本。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请一些实施例中的一种芯片封装结构的剖视结构示意图。
图2是本申请一些实施例中的一种芯片封装结构的俯视结构示意图。
图3是本申请一些实施例中的第一存储芯片的俯视结构示意图。
图4是本申请一些实施例中的第二存储芯片的俯视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请中，DRAM(Dynamic Random Access Memory，DRAM)为动态随机存取存储器；SOC(System-on-a-Chip，SOC)芯片为系统芯片；CA是control and addres的缩写，也即是控制指令及地址指令。DQ是指data Input/Output的缩写，也即是数据输入\输出。CA引脚为命令及地址引脚；DQ引脚为数据信号引脚。
请同时参照图1以及图2，图1是本申请一些实施例中的一种芯片封装结构的剖视结构示意图。图2是本申请一些实施例中的芯片封装结构的俯视结构示意图。其中，该芯片封装结构，包括：一基板10、一运算单元20、一第一存储芯片30、一第二存储芯片40以及一封装层50。
其中，运算单元20设置于所述基板10上，所述运算单元20设置有公共CA引脚23；第一存储芯片30设置于所述运算单元20上，所述第一存储芯片30设置有第一CA引脚，所述第一CA引脚与所述公共CA引脚23电连接；第二存储芯片40设置于所述第一存储芯片30上，所述第二存储芯片40设置有第二CA引脚，所述第二CA引脚与所述公共CA引脚电连接；封装层50设置于所述基板10上，并将所述运算单元20、所述第一存储芯片30以及所述第二存储芯片40封装于其内。
具体地，该基板10大致呈矩形板状。该基板10采用非导电介质材料制成，其上可以设置有印刷线路以及其他电路元件。该基板10包括第一区域11以及第二区域12，其中该第一区域11以及该第二区域12并排设置。其中，该第一区域11以及该第二区域12均大致呈矩形状，并均分别沿着第一预设方向延伸。该第一区域11以及该第二区域12沿着第二预设方向并排设置，该第一预设方向与该第二预设方向垂直。
其中，该运算单元20可以为SOC芯片，当然，也可以为其他类型的芯片或者集成电路。该运算单元20设置于该第一区域11，该第二区域12设置有多个用于将运算单元20与第一存储芯片30以及第二存储芯片40电连接的连接节点。具体地，该第二区域设置有第一CA节点123、第二CA节点124、第一DQ节点121、第二DQ节点122、第三DQ节点125以及第四DQ节点126。第一CA节点123、第二CA节点124、第一DQ节点121、第二DQ节点122、第三DQ节点125以及第四DQ节点126用于作为将一运算单元20预设引脚与第一存储芯片30以及第二存储芯片40的对应引脚进行电连接的中转节点。其中，第一CA节点123、第二CA节点124、第一DQ节点121、第二DQ节点122、第三DQ节点125以及第四DQ节点126可以为设置于该基板10上的金属化盲孔或者导电焊盘。
该运算单元20设置有第一DQ引脚21、第二DQ引脚22、公共CA引脚23、第三DQ引脚24以及第四DQ引脚25，当然，该运算单元20可能还设置有其他多个功能引脚，但是其与本申请的主要发明点相关度不大，因此无需过多描述。具体地，该运算单元20设置有沿着第一预设方向延伸的第一引脚区，该第一引脚区位于该运算单元20的朝向该第二区域12的一侧，该第一DQ引脚21、第二DQ引脚22、公共CA引脚23、第三DQ引脚24以及第四DQ引脚25沿着第二预设方向依次排列于该第一引脚区。
请参照图3所示，该第一存储芯片30为DRAM(Dynamic Random Access Memory，DRAM)动态随机存取存储器。该第一存储芯片30设置有第一CA引脚32、第五DQ引脚31以及第六DQ引脚33。该第一存储芯片30设置有第二引脚区，该第二引脚区位于该第一存储芯片30的朝向该第二区域的一侧，该第五DQ引脚31、第一CA引脚32以及第六DQ引脚33沿着第一预设方向依次排列于该第二引脚区。
请参照图4所示，该第二存储芯片40设置有第二CA引脚42、第七DQ引脚41以及第八DQ引脚43。该第一存储芯片30设置有第三引脚区，该第三引脚区位于该第二存储芯片40的朝向该第二区域12的一侧，第七DQ引脚41、第二CA引脚42以及第八DQ引脚43沿着第一预设方向依次排列。第二存储芯片40与所述第一存储芯片30错位设置，以将所述第一存储芯片30的第二引脚区露出。
其中，该第一存储芯片30以及所述第二存储芯片40均分别具有16比特数据位，通过将该第一存储芯片30以及所述第二存储芯片40的第一CA引脚32以及第二CA引脚42与该运算单元的公共CA引脚连接，实现了CA引脚的共享，可以降低引脚数量，减少绑定点的数量，可以降低封装难度以及封装层的大小，可以降低封装成本。
其中，上述各个芯片的引脚中，第一DQ引脚21与第五DQ引脚31电连接，第二DQ引脚22与第七DQ引脚41电连接，第三DQ引脚24与第八DQ引脚43电连接，第四DQ引脚25与第六DQ引脚33电连接，第一CA引脚32以及第二CA引脚42分别与该CA公共引脚23电连接。
具体地，第一CA引脚32通过导线60与所述第一CA节点123电连接，所述第一CA节点123通过设置于所述基板10上的印刷线路70与所述公共CA引脚23电连接；第二CA引脚42通过导线60与所述第二CA节点124电连接，所述第二CA节点124通过设置于所述基板10上的导线60与所述第一CA节点123电连接。
该第五DQ引脚31与第一DQ节点121通过导线60电连接，所述第一DQ节点121与所述第一DQ引脚21通过设置于所述基板10上的印刷线路70电连接。该第七DQ引脚41与第二DQ节点122通过导线60电连接，所述第二DQ节点122与所述第二DQ引脚22通过设置于所述基板10上的印刷线路70电连接。该第六DQ引脚33与第三DQ节点125通过导线60电连接，所述第三DQ节点125与所述第三DQ引脚24通过设置于所述基板10上的印刷线路70电连接。该第八DQ引脚43与第四DQ节点126通过导线60电连接，所述第四DQ节点126与所述第四DQ引脚25通过设置于所述基板10上的印刷线路70电连接。
可以理解地，在一些实施例中，该第二区域12包括沿着第一预设方向依次排列的第一子区域、第二子区域、第三子区域、第四子区域以及第五子区域；第一DQ节点121设置于所述第一子区域；第二DQ节点122设置于所述第二子区域；第一CA节点123以及所述第二CA节点124设置于所述第三子区域；第三DQ节点125设置于所述第四子区域；第四DQ节点126设置于所述第五子区域。从而配合该第一存储芯片30的各个引脚的排列顺序、该第二存储芯片40的各个引脚的排列顺序以及该运算单元20的各个引脚的排列顺序，使得该用于连接各个引脚的印刷线路不会出现交叉的情况，因此，无需设置另外的线路层来实现交叉处的跨线连接，可以降低该基板的厚度，降低布线难度。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
一基板；
一运算单元，其设置于所述基板上，所述运算单元设置有公共CA引脚；
一第一存储芯片，其设置于所述运算单元上，所述第一存储芯片设置有第一CA引脚，所述第一CA引脚与所述公共CA引脚电连接；
一第二存储芯片，其设置于所述第一存储芯片上，所述第二存储芯片设置有第二CA引脚，所述第二CA引脚与所述公共CA引脚电连接；以及，
一封装层，其设置于所述基板上，并将所述运算单元、所述第一存储芯片以及所述第二存储芯片封装于其内。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述基板包括第一区域以及第二区域，所述运算单元设置于所述第一区域，所述第二区域设置有第一CA节点以及第二CA节点；
所述第一CA引脚通过导线与所述第一CA节点电连接，所述第一CA节点通过设置于所述基板上的印刷线路与所述公共CA引脚电连接；所述第二CA引脚通过导线与所述第二CA节点电连接，所述第二CA节点通过设置于所述基板上的印刷线路与所述第一CA节点电连接。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述运算单元设置有第一引脚区，所述第一存储芯片设置有第二引脚区，所述第二存储芯片设置有第三引脚区；
所述公共CA引脚设置于所述第一引脚区，所述第一CA引脚设置于所述第二引脚区，所述第二CA引脚设置于所述第三引脚区；
所述第一引脚区位于所述运算单元的朝向所述第二区域的一侧；
所述第二引脚区位于所述第一存储芯片的朝向所述第二区域的一侧；
所述第三引脚区位于所述第二存储芯片的朝向所述第二区域的一侧。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述第二存储芯片与所述第一存储芯片错位设置，以将所述第一存储芯片的第二引脚区露出。
5.根据权利要求2-4任一项所述的芯片封装结构，其特征在于，所述运算单元还设置有第一DQ引脚、第二DQ引脚、第三DQ引脚以及第四DQ引脚；所述第一存储芯片设置有第五DQ引脚以及第六DQ引脚；所述第二存储芯片设置有第七DQ引脚以及第八DQ引脚；
所述第一DQ引脚与所述第五DQ引脚电连接，所述第二DQ引脚与所述第七DQ引脚电连接，所述第三DQ引脚与所述第八DQ引脚电连接，所述第四DQ引脚与所述第六DQ引脚电连接。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述第一DQ引脚、第二DQ引脚、第三DQ引脚、第四DQ引脚以及所述公共CA引脚设置于所述运算单元的同一侧。
7.根据权利要求5所述的芯片封装结构，其特征在于，所述第五DQ引脚、第六DQ引脚以及所述第一CA引脚设置于所述第一存储芯片的同一侧；所述第七DQ引脚、第八DQ引脚以及所述第二CA引脚设置于所述第二存储芯片的同一侧。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述第二区域还设置有第一DQ节点、第二DQ节点、第三DQ节点以及第四DQ节点；
所述第五DQ引脚与第一DQ节点通过导线电连接，所述第一DQ节点与所述第一DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第七DQ引脚与第二DQ节点通过导线电连接，所述第二DQ节点与所述第二DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第八DQ引脚与第三DQ节点通过导线电连接，所述第三DQ节点与所述第三DQ引脚通过设置于所述基板上的印刷线路电连接；
所述第六DQ引脚与第四DQ节点通过导线电连接，所述第四DQ节点与所述第四DQ引脚通过设置于所述基板上的印刷线路电连接。
9.根据权利要求8所述的芯片封装结构，其特征在于，所述第一区域与所述第二区域均沿着第一预设方向延伸且沿着第二预设方向并列排布，所述第一预设方向与所述第二预设方向垂直；
所述第一DQ引脚、第二DQ引脚、公共CA引脚、第三DQ引脚、第四DQ引脚沿着第一预设方向依次排列；
所述第二区域包括沿着第一预设方向依次排列的第一子区域、第二子区域、第三子区域、第四子区域以及第五子区域；
所述第一DQ节点设置于所述第一子区域；
所述第二DQ节点设置于所述第二子区域；
所述第一CA节点以及所述第二CA节点设置于所述第三子区域；
所述第三DQ节点设置于所述第四子区域；
所述第四DQ节点设置于所述第五子区域。
10.根据权利要求1所述的芯片封装结构，其特征在于，所述第一存储芯片以及所述第二存储芯片均分别具有16比特数据位。
CN202021815421.7U 2020-08-26 2020-08-26 芯片封装结构 Active CN212783438U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202021815421.7U CN212783438U (zh) 2020-08-26 2020-08-26 芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202021815421.7U CN212783438U (zh) 2020-08-26 2020-08-26 芯片封装结构

Publications (1)

Publication Number Publication Date
CN212783438U true CN212783438U (zh) 2021-03-23

Family

ID=75055068

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202021815421.7U Active CN212783438U (zh) 2020-08-26 2020-08-26 芯片封装结构

Country Status (1)

Country Link
CN (1) CN212783438U (zh)

Similar Documents

Publication Publication Date Title
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
US8881389B2 (en) Methods of flash dual inline memory modules with flash memory
EP2748850B1 (en) Packaging dram and soc in an ic package
CN101626016B (zh) 半导体器件
US20100078635A1 (en) Semiconductor device
US20090091962A1 (en) Multi-chip memory device with stacked memory chips, method of stacking memory chips, and method of controlling operation of multi-chip package memory
JPS60208850A (ja) アレイモジユ−ル
US20020088633A1 (en) Multi-chip memory devices, modules and control methods including independent control of memory chips
US9559079B2 (en) Semiconductor stack packages
US6720643B1 (en) Stacked semiconductor module
US20240186293A1 (en) Semiconductor package having chip stack
US11682627B2 (en) Semiconductor package including an interposer
TW202145492A (zh) 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件
US8004848B2 (en) Stack module, card including the stack module, and system including the stack module
US9418967B2 (en) Semiconductor device
JPH1187640A (ja) 半導体装置および電子装置
US6876562B2 (en) Apparatus and method for mounting microelectronic devices on a mirrored board assembly
CN212783438U (zh) 芯片封装结构
CN106205670B (zh) 包括再分布层的半导体器件
US7294936B2 (en) Semiconductor device
US11322475B2 (en) Stack semiconductor packages having wire-bonding connection structure
TWI541651B (zh) 共支撐系統和微電子組件
CN213184274U (zh) Sdram存储器
CN220798942U (zh) 存储器
CN113675173B (zh) 半导体封装件

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant