JPH04284661A - 半導体装置 - Google Patents

半導体装置

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JPH04284661A
JPH04284661A JP3048418A JP4841891A JPH04284661A JP H04284661 A JPH04284661 A JP H04284661A JP 3048418 A JP3048418 A JP 3048418A JP 4841891 A JP4841891 A JP 4841891A JP H04284661 A JPH04284661 A JP H04284661A
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container
semiconductor device
semiconductor
chip
leads
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田沢　浩
Tomoaki Takubo
知章 田窪
Yoshiharu Tsuboi
義治 坪井
Mamoru Sasaki
佐々木　衛
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】〔発明の目的〕
【０００２】
【産業上の利用分野】本発明は、半導体装置に係り、特
に複数の半導体装置の積層構造に関する。
【０００３】
【従来の技術】近年、半導体集積回路の分野では、集積
化が進められており、入出力信号や電源電圧を供給する
ためのパッド数は益々増大し、動作速度の迅速化は進む
一方である。
【０００４】このように高密度に集積化された半導体集
積回路、特にパーソナルコンピュータや大型コンピュー
タにおいては実装面積は増大する傾向にある。これは機
器の小形化を阻害する原因となっている。
【０００５】そこで従来からチップ内素子を高集積化し
メモリ容量を増大させ、そのチップをパッケージングし
、プリント配線基板の高密度に実装する等の方法が用い
られてきた。
【０００６】そしてプリント基板への高密度実装に際し
ては、主に表面実装型半導体装置を複数個配列し、各リ
ードをプリント基板上の信号配線に接続することにより
行っている。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
な実装技術では、表面実装型半導体装置を並列またはマ
トリックス状に実装する方法がとられるため大幅に実装
面積を縮小することができないという問題があった。
【０００８】本発明は前記実情に鑑みてなされたもので
、実装密度を高くし大幅に実装面積を縮小することので
きる半導体装置を提供することを目的とする。
【０００９】〔発明の構成〕
【００１０】
【課題を解決するための手段】本発明では、それぞれ半
導体チップを収容する第１および第２の容器を互いに積
層すると共に、各容器から導出される第１および第２の
外部リードがそれぞれ第２および第１の各容器の面まで
折り曲げられ、互いに接続されるようにしている。
【００１１】また本発明の第２ではそれぞれ半導体チッ
プを収容する第１および第２の容器の対応する位置に形
成された位置合わせ用の凹凸部が係合するように第１お
よび第２の容器を互いに積層している。
【００１２】さらにまた本発明の第３では、半導体チッ
プを収容する第１および第２の容器を互いに積層すると
共に、各容器から導出される第１および第２の放熱板が
それぞれ第２および第１の各容器の面まで折り曲げられ
、互いに接続されるようにしている。
【００１３】望ましくは、外部リードが他の外部リード
との接続部で幅広となるように構成している。
【００１４】
【作用】上記構成によれば、互いに電気的に接続するよ
うな端子は半導体チップを積層するだけで接続されるよ
うにすることができ、１回で信号供給を行うことができ
る。
【００１５】したがって実装面積を増大することなく大
容量のメモリを得ることができる。また、従来用いられ
ている実装工程を変更することなくリードの折り曲げ形
状を変更するのみで得ることができる。
【００１６】さらに、本発明の第２によれば、互いに係
合する位置合わせ用の凹凸部を形成しているため、位置
合わせが極めて容易となる。
【００１７】本発明の第３によれば、第１および第２の
放熱板がそれぞれ第２および第１の各容器の面まで折り
曲げられ、互いに接続されるようにしているため、実装
が容易でかつ放熱性が極めて良好となる。
【００１８】また、外部リードが他の外部リードとの接
続部で幅広となるように構成されているため、接続が確
実で安定したものとなるようにすることができる。
【００１９】
【実施例】以下本発明の実施例について、図面を参照し
つつ詳細に説明する。
【００２０】実施例１ 図１は、本発明実施例の半導体装置の断面図、図２は同
斜視図を示す図である。この半導体装置は、４層の半導
体装置を積層したものであり、図１および２に示すよう
に、第１の半導体チップ１１ａを収容する第１の容器１
０ａが第２の半導体チップ１１ｂを収容する第２の容器
１０ｂ上に積層されると共に、各容器から導出される第
１および第２の外部リード１２ａ，１２ｂがそれぞれ第
２および第１の各容器の面まで折り曲げられ、それぞれ
１組づつ接続部１３で面接触して接続され、プリント基
板１５上の配線パターン１４に接続されていることを特
徴とする。そして第１および第２の容器は対応する位置
に位置あわせ用の凹凸部１９ａ，１９ｂを具備している
。
【００２１】なお、第１の外部リード１２ａは一旦第１
の容器１０ａの上面まで上がり、所定の長さの上面と平
行な領域を有しさらに第１の容器の下面まで下がってい
る。一方、第２の外部リード１２ｂは一旦第２の容器１
０ｂの下面まで下がり、所定の長さの下面と平行な領域
を有しさらに第２の容器の上面まで上がって、接続部１
３で面接触して半田層を介して第１の外部リードと接続
されている。
【００２２】そしてさらにこの上層に同様に第３の容器
１０ｃが第４の容器１０ｄに積層されて、４層構造とな
っている。
【００２３】すなわち、第３の半導体チップ１１ｃを収
容する第３の容器１０ｃが第４の半導体チップ１１ｄを
収容する第４の容器１０ｄ上に積層されると共に、各容
器から導出される第１および第２の外部リード１２ｃ，
１２ｄがそれぞれ第４および第３の各容器の面まで折り
曲げられ、１組づつ接続部１３で面接触して接続されて
いる。また第４の外部リードは、第４の容器１０ｄの下
面まで下がり、ここで第１の外部リード１２ａと面接触
して、第１の外部リードおよび第２の外部リード１２ｂ
を介してプリント基板１５上の配線パターン１４に接続
されていることを特徴とする。そして第３および第４の
容器は対応する位置に位置あわせ用の凹凸部１９ｃ，１
９ｄを具備している。
【００２４】なお、ここでも第３の外部リード１２ｃは
一旦第３の容器１０ｃの上面まで上がり、所定の長さの
上面と平行な領域を有しさらに第３の容器の下面まで下
がっている。
【００２５】一方、第４の外部リード１２ｄは一旦第４
の容器１０ｄの下面まで下がり、所定の長さの下面と平
行な領域を有しさらに第４の容器の上面まで上がって、
接続部１３で面接触して半田層を介して第３の外部リー
ドと接続されている。
【００２６】また、図３（ａ）　および（ｂ）　に外部
リードを拡大して示すように、外部リードは他の半導体
装置の外部リードと接続される接続部１３では幅広の接
続領域を構成している。
【００２７】図４および図５はこれら第１および第２の
半導体装置の一部を示す図である。図中２０および３０
がそれぞれ第１および第２の半導体装置に相当し、半導
体チップ２１および３１が半導体チップ１１ａおよび第
２の半導体チップ１１ｂに相当する。そしてそれぞれの
電極パッドとリードとの間をボンディングワイヤによっ
て接続されている。
【００２８】リード間の接続はあらかじめ互いに接続さ
れるリード部分に半田層を印刷しておき積層後に熱を加
えて接続するようにする。このとき熱を加える場合は積
層されたパッケージ群の一番上のパッケージのリードを
加熱することにより対応するリード全てが加熱され半田
が溶け一括接続を行うことが可能となる。
【００２９】図６はこのメモリチップの端子の接続状態
を示す図である。
【００３０】それぞれのチップＲＡＭ０　〜ＲＡＭ３　
は１Ｍの容量を有し、ＣＡＳ端子５４，データ入力端子
ＤＩＮ４０，データ出力端子Ｄｏｎｔ５５，ＷＥ端子４
１，アドレス端子Ａ０　〜Ａ９　，４３〜４６，４８〜
５３，電源端子Ｖｓｓ５６，Ｖｃｃ４７は共通端子とし
て使用する。
【００３１】半導体メモリチップへの情報の記憶（デー
タの入力）および記憶されている情報の読みだし（デー
タの出力）はチップ内に設定された番地単位で行われる
。ある番地への情報の書き込みは番地を指定するアドレ
ス信号、書き込みを許可するライトイネーブル信号、記
憶するデータを含むデータ信号が必要である。
【００３２】データを書き込む場合にはアドレス端子４
３〜４６，４８〜５３に番地を指定する番号を、データ
入力端子４０に書き込むべきデータ信号をライトイネー
ブル端子４１にロウ信号を、そしてＲＡＳ端子５７〜６
０とＣＡＳ端子５４に信号を印加することによってそれ
ぞれのチップの指定された番地にデータが書き込まれる
。データを読み出す場合はアドレス端子４３〜４６，４
８〜５３に番地を指定する信号を、ライトイネーブル端
子４１にハイ信号を与え、ＲＡＳ端子５７〜６０とＣＡ
Ｓ端子５４に信号を印加することによって、指定された
番地のデータがデータ出力端子５５から出力される。
【００３３】図４のチップ２０上の電極パッド２５，２
６，２７はそれぞれ図６におけるデータ入力端子ＤＩＮ
４０，ＷＥ端子４１，ＲＡＳ端子５７〜６０にそれぞれ
対応している。
【００３４】また図５のチップ３０上の電極パッド３５
，３６，３７もそれぞれ図６におけるデータ入力端子Ｄ
ＩＮ４０，ＷＥ端子４１，ＲＡＳ端子５７〜６０にそれ
ぞれ対応している。
【００３５】そしてメモリの共通接続パッドであるデー
タ入力端子ＤＩＮ４０，ＷＥ端子４１に対応するチップ
２０上の電極パッド２５，２６およびチップ３０上の電
極パッド３５，３６はそれぞれ対応するチップ２０用の
リード２７，２８およびチップ３０用のリード３７，３
８にワイヤにより接続される。これらのリード２７，２
８，３７，３８は図１に示すように重ねられて接続され
る。
【００３６】一方、共通化することのできないＲＡＳ端
子の接続については次のようにして行われる。チップ２
０用のリードには２４ａ〜２４ｄまでのＲＡＳ用のリー
ドが用意されている。またチップ３０用のリードには３
４ａ〜３４ｄまでのＲＡＳ用のリードが用意されている
。これらのリードの１つとＲＡＳパッドとをワイヤによ
り接続する。チップ２０のＲＡＳパッド２２は、リード
２４ａと接続され、リード２４ｂ〜２４ｄはどのパッド
とも接続されずに浮いた状態になっている。チップ３０
のＲＡＳパッド３２は、リード３４ｂと接続され、リー
ド３４ａ，３４ｃ，３４ｄはどのパッドとも接続されず
に浮いた状態になっている。同様にして第３のチップお
よび第４のチップ（図示せず）のＲＡＳパッドは、互い
に対応しないリードを選択して接続される。このような
状態で図１に示すような接続がなされると、例えばリー
ド２４ａには一番下のチップのＲＡＳ信号が、リード３
４ｂには下から２番目のチップのＲＡＳ信号が、リード
４４ｃには下から３番目のチップのＲＡＳ信号が、リー
ド５４ｄには下から４番目のチップのＲＡＳ信号が互い
に干渉されることなく独立に取り出されることになる。
【００３７】このように積層する数に相当するＲＡＳ用
リード端子を各パッケージに設けることになる。そして
各チップはそれらＲＡＳ用リード群の中の互いのＲＡＳ
信号が接続されないように１つを選びワイヤで接続され
る。また、実装基板１５上にも積層するチップの数に相
当するＲＡＳ用信号配線を設けるようにする。
【００３８】ところで、このような外部リードの成形は
、樹脂封止後、サイドバーの切除およびタイバーの切除
と共に、パッケージの１辺に沿って形成されている外部
リード列毎に３個の金型Ａ、金型Ｂおよび金型Ｃを用い
て、図７乃至図１０に示すように順次行われる。
【００３９】まず、図７に示すように金型治具Ａが下降
し、外部リード１２がパッケージ下面側に折れ曲がる。
【００４０】ついで、図８に示すように金型治具Ｂが上
昇し、外部リード１２がパッケージ上面側に折れ曲がる
。
【００４１】このようにして図９に示すように外部リー
ド１２の折り曲げが完了し、図１０に示すような外部リ
ード形状を得ることができる。
【００４２】なお、この外部リード成形に際しては、面
接触が良好となるようにややパッケージ面Ｂから外側ま
で曲げ、互いに押し合うようにして接触が良好となるよ
うにするとよい。
【００４３】実施例２ なお、接続部の形状は、実施例１では矩形状の幅広部１
３としたが、高密度化に耐える形状として図１１（ａ）
　および（ｂ）　に示すように幅広領域がほぼ三角形を
構成し、かつ隣接リード間で互いに相補的形状をなすよ
うにしてもよい。この構造では、パッケージ上面での幅
広領域１１３ｐも下面での幅広領域１１３ｑもいずれも
相補的形状をなしており、接触面積を最大限に大きくす
ることができる。また、ここでは配線の高密度化に対応
して最先端部１１３ｒを細くしてもう一段折り曲げ、こ
の細い部分で配線１４との接続を行うようにしている。
【００４４】この場合は、図１１（ｃ）　に示すように
最先端部１１３ｒが下面での幅広領域１１３ｑ同志の面
接触を妨げないように、最先端部１１３ｒを幅広領域１
１３ｑに対して偏在させるようにするとよい。
【００４５】実施例３ 図１２は、本発明の第３の実施例の半導体装置の断面図
、図１３は同斜視図を示す図である。
【００４６】この半導体装置は、実施例１に示した半導
体装置に放熱板２２０をとりつけたものでこの放熱板同
志も外部リードと同様に折曲げ成形されて接続され、プ
リント基板２１５に形成されたグランド配線２１４に接
続され、放熱と接地とを同時に行うようにしたものであ
る。ここでこの断面図は実施例１で示した断面とは直交
する方向の断面であり、この断面と直交する方向の断面
は実施例１とまったく同様である。
【００４７】図１３に示すように、第１および第２の放
熱板２２０ａ，２２０ｂはダイパッドを兼ねており、半
導体チップ２０１はいずれの装置においても放熱板２２
０ａ，２２０ｂ上に固着されている。
【００４８】２００ａ，２００ｂはそれそれ第１および
第２の容器であり、ここでも同様に第１の容器２００ａ
が第２の容器１０ｂ上に積層されると共に、各容器から
導出される第１および第２の外部リード２１２ａ，２１
２ｂがそれぞれ第２および第１の各容器の面まで折り曲
げられ、それぞれ１組づつ接続部２１３で面接触して接
続され、プリント基板２１５上の配線パターンに接続さ
れている。
【００４９】そして第１および第２の容器は対応する位
置に位置あわせ用の凹凸部２０９ａ，２０９ｂを具備し
ている。
【００５０】第３および第４の半導体装置についても同
様である。
【００５１】この放熱板も実施例１で用いた金型を用い
て同様に折曲げ成形がなされる。
【００５２】この半導体装置によれば実施例１の効果に
加え、放熱が極めて良好となり、発熱量の大きい半導体
チップを用いた場合にも信頼性の高い実装を行うことが
可能となる。
【００５３】なお、前記実施例では、外部リードも放熱
板も同様に折り曲げ接続するようにしたが、放熱板のみ
を折り曲げて互いに接続するようにし、外部リードは通
常の独立形状としてもよい。
【００５４】
【発明の効果】以上説明してきたように、本発明によれ
ば、容器から導出される第１および第２の外部リードが
それぞれ第２および第１の各容器の面まで折り曲げられ
、互いに接続されるようにしているため、互いに電気的
に接続する端子は半導体チップを積層するだけで接続さ
れるようにすることができ、１回で信号供給を行うこと
ができ、実装面積を増大することなく大容量のメモリを
得ることができる。
【００５５】さらに、互いに係合する位置合わせ用の凹
凸部を形成しているため、位置合わせが極めて容易とな
る。
【００５６】また、容器から導出される第１および第２
の放熱板がそれぞれ第２および第１の各容器の面まで折
り曲げられ、互いに接続されるようにしているため、半
導体チップを積層するだけで放熱板は互いに接続され、
放熱性が大幅に向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置を示す図。
【図２】本発明の第１の実施例の半導体装置を示す図。
【図３】本発明の第１の実施例の半導体装置の部分拡大
図。
【図４】本発明の実施例の半導体装置の部分拡大図。
【図５】本発明の実施例の半導体装置の部分拡大図。
【図６】本発明の実施例の半導体装置の回路例を示す図
。
【図７】本発明の第１の実施例の半導体装置の製造工程
の一部を示す図。
【図８】本発明の第１の実施例の半導体装置の製造工程
の一部を示す図。
【図９】本発明の第１の実施例の半導体装置の製造工程
の一部を示す図。
【図１０】本発明の第１の実施例の半導体装置の製造工
程の一部を示す図。
【図１１】本発明の第２の実施例の半導体装置の製造工
程の一部を示す図。
【図１２】本発明の第３の実施例の半導体装置を示す図
。
【図１３】本発明の第３の実施例の半導体装置を示す図
。
【符号の説明】
１０ａ　　容器 １０ｂ　　容器 １１ａ　　半導体チップ １１ｂ　　半導体チップ １２ａ　　外部リード １２ｂ　　外部リード １３　　接続部 １４　　配線パターン １５　　プリント基板 １８　　ワイヤ １９ａ　　凹凸部 １９ｂ　　凹凸部 １１３ｐ　　接続領域 １１３ｑ　　接続領域 １１３ｒ　　接続領域 ２００ａ　　容器 ２００ｂ　　容器 ２０１　　チップ ２２０ａ　　放熱板 ２２０ｂ　　放熱板

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　半導体チップを収容する第１の容器と
    、前記容器から導出された第１の外部リードとを具備し
    た第１の半導体装置と、半導体チップを収容する第２の
    容器と、前記容器から導出された第２の外部リードとを
    具備した第２の半導体装置とを具備し、前記第１および
    第２の容器が積層されるととともに前記第１および第２
    の外部リードがそれぞれ第２および第１の各容器の面ま
    で折り曲げられ、互いに接続されるようにしたことを特
    徴とする半導体装置。
  2. 【請求項２】　　半導体チップを収容する第１の容器と
    、前記容器から導出された第１の外部リードとを具備し
    た第１の半導体装置と、半導体チップを収容する第２の
    容器と、前記容器から導出された第２の外部リードとを
    具備した第２の半導体装置と、前記第１および第２の容
    器が積層されるととともに前記第１および第２の容器の
    対応する位置に形成され、互いに係合する位置合わせ用
    の凹凸部を有するようにしたことを特徴とする半導体装
    置。
  3. 【請求項３】　　半導体チップを収容する第１の容器と
    、前記容器から導出された第１の外部リードと、前記半
    導体チップに熱的に接触するとともに前記容器から導出
    された第１の放熱板とを具備した第１の半導体装置と、
    半導体チップを収容する第２の容器と、前記容器から導
    出された第２の外部リードと、前記半導体チップに熱的
    に接触するとともに前記容器から導出された第２の放熱
    板とを具備した第２の半導体装置とを具備し、前記第１
    および第２の容器が積層されるととともに、前記第１お
    よび第２の放熱板がそれぞれ第２および第１の各容器の
    面まで折り曲げられ、互いに接続されるようにしたこと
    を特徴とする半導体装置。
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