KR960007718B1 - 반도체 장치 - Google Patents

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치아끼 다꾸보
요시하루 쭈보이
마모루 사사끼
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 제1실시예의 반도체 장치를 도시한 도면.
제2도는 본 발명의 제1실시예의 반도체 장치를 도시한 도면.
제3도는 본 발명의 제1실시예의 반도체 장치의 부분 확대도.
제4도는 본 발명의 실시예의 반도체 장치의 부분 확대도.
제5도는 본 발명의 실시예의 반도체 장치의 부분 확대도.
제6도는 본 발명의 실시예의 반도체 장치 회로의 예를 도시한 도면.
제7도는 본 발명의 제1실시예의 반도체 장치 제조 공정의 일부를 도시한 도면.
제8도는 본 발명의 제1실시예의 반도체 장치 제조 공정의 일부를 도시한 도면.
제9도는 본 발명의 제1실시예의 반도체 장치 제조 공정의 일부를 도시한 도면.
제10도는 본 발명의 제1실시예의 반도체 장치 제조 공정의 일부를 도시한 도면.
제11도는 본 발명의 제2실시예의 반도체 장치 제조 공정의 일부를 도시한 도면.
제12도는 본 발명의 제3실시예의 반도체 장치를 도시한 도면.
제13도는 본 발명의 제3실시예의 반도체 장치를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10a,10b,200a, 및 200b : 용기 11a 및 11b : 반도체 칩
13 : 접속부 12a,12b : 외부 리드
14 : 배선 패턴 15 : 프린트 기판
18 : 와이어 19a,19b : 요철부
113p,113q,113r : 접속 영역 201 : 칩
220a,220b : 방열판 5a,205a : 제1반도체 장치
5b,205b : 제2반도체 장치 5c : 제3반도체 장치
5d : 제4반도체 장치
본 발명은 반도체 장치에 관한 것으로 특히 복수의 반도체 장치의 적층 구조에 관한 것이다.
최근에 반도체 집적 회로의 분야에서는 집적화가 진행되고, 입출력 신호나 전원 전압을 공급하기 위한 패드수도 점점 증대하여 동작 속도의 신속화가 진척 일로에 있다.
이와 같은 고밀도로 집적된 반도체 집적회로, 특히 퍼스날 컴퓨터나 대형 컴퓨터에 있어서는 실장 면적이 증대하는 경향이 있다. 이것은 기기의 소형화를 저해하는 요인으로 된다.
그래서 종래부터 칩내 소자를 집적화하여 메모리 용량을 증대시키고 그 칩을 패키지화해서 프린트 배선 기판에 고밀도로 실장하는 등의 방법이 이용되어 왔다.
그리고 프린트 기판에의 고밀도 실장 시에는 주로 표면 실장형 반도체 장치를 복수개 배열하여 각 리드를 프린트 기판상의 신호 배선에 접속함으로써 행해진다.
그러나 이와 같은 실장 기술에서는 표면 실장형 반도체 장치를 병렬 또는 매트릭스 상으로 실장하는 방법이 취해지기 때문에 실장면적을 대폭 축소할 수가 없다는 문제가 있었다.
본 발명은 상기 사정을 감안해서 이루어진 것으로, 실장 밀도가 높아서 실장 면적을 대폭 축소할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에서는 각각 반도체 칩을 수용하는 제1 및 제2용기를 서로 적층함과 동시에 각 용기에서 도출되는 제1 및 제2외부 리드가 각각 제2 및 제1의 각 용기의 면까지 굴곡하여 서로 접속되도록 되어 있다.
또 제2의 발명에서는 각각 반도체 칩을 수용하는 제1 및 제2용기와 대응하는 위치에 형성된 위치 맞춤용 요철부가 맞추어지도록 제1 및 제2용기를 서로 적층하고 있다.
또 제3의 발명에서는 반도체 칩을 수용하는 제1 및 제2용기를 서로 적층함과 동시에 각 용기에서 도출되는 제1 및 제2방열판이 각각 제2 및 제1의 각 용기의 면까지 굴곡되어 서로 접속되도록 하고 있다.
바람직하게는 외부 리드가 다른 외부 리드와의 접속부에서 폭이 넓어 지도록 구성되어 있다.
상기 구성에 따르면, 서로 전기적으로 접속하는 단자는 반도체 칩을 적층하는 것만으로 접속되도록 할 수 있어서 한꺼번에 신호 공급을 행할 수 있다.
따라서 실장 면적을 증대하지 않고 대용량의 메모리를 얻을 수 있다.
또 종래 이용되던 실장 공정을 변경하지 않고 리드의 굴곡형상을 변경하는 것 만으로 얻을 수 있다.
또 제2의 발명에 따르면 서로 맞추어지는 위치 맞춤용의 요철부를 형성하고 있기 때문에, 위치를 맞추기가 매우 용이하다.
제3의 발명에 따르면, 제1 및 제2방열판이 각각 제2 및 제1의 각 용기의 면까지 굴곡하여 서로 접속하도록 되어 있어서, 실장이 용이하고 방열성이 매우 양호해진다.
또 외부 리드가 다른 외부 리드와의 접속부에서 폭이 넓어지도록 구성되어 있기 때문에, 접속이 확실하고 안정하게 되도록 할 수 있다.
이하 본 발명의 실시예에 대해 도면을 참조해서 상세히 설명한다.
실시예 1
제1도는 본 발명의 실시예의 반도체 장치의 단면도, 제2도는 동사시도이다. 본 발명의 반도체 장치는 4층(제1-제4)의 반도체 장치(5a,5b,5c 및 5d)를 적층한 것으로, 제1 및 제2도에 도시한 바와 같이 제1반도체 칩(11a)를 수용하는 제1용기(10a)가 제2반도체 칩(11b)를 수용하는 제2용기(10b)상에 적층됨과 동시에 각 용기에서 도출되는 제1 및 제2의 외부 리드(12a 및 12b)가 각각 제2 및 제1의 각 용기의 면(A' 및 B)까지 굴곡되어 각각 1조씩 접속부(13A)에서 면접속하여 접속되어 있다. 외부 리드(12b)의 영역(13)은 프린트 기판(15)상의 배선 패턴(14)에 접속되어 있다. 그리고 제1 및 제2의 용기는 대응하는 위치에 위치 맞춤용의 요철부(19a 19b)를 구비하고 있다.
또 제1의 외부 리드(12a)는 일단 제1용기(10a)의 상면 A까지 올라가 소정 길이의 상면과 평행인 영역(13)을 가지고 또 제1용기의 하면 A'까지 내려가 있다.
한편 제2외부 리드(12b)는 일단 제2용기(10b)의 하면 B'까지 내려가 소정 길이의 하면과 평행한 영역(13)을 가지고, 또 제2용기의 상면 B까지 올라가 접속부(13A)에서 면 접촉하여 땜납층을 통해 제1외부 리드(12a)와 접속되어 있다.
그리고 또 이 상층에 마찬가지로 제3용기(10c)가 제4용기(10d)에 적층되어 4층 구조로 되어 있다.
즉 제3반도체 칩(11c)를 수용하는 제3용기(10c)가 제4반도체 칩(11d)를 수용하는 제4용기(10d)상에 적층됨과 동시에 각 용기에서 도출되는 제1 및 제2외부 리드(12c 및 12d)가 각각 제4 및 제3의 각 용기의 면까지 굴곡되어, 1조씩 접속부(13c)에서 면접촉하여 접속되어 있다. 또 제4외부 리드는 제4용기(10d)의 하면 A까지 내려가 여기서 제1외부 리드(12a)와 접속부(13B)에서 면접촉하여 제1외부 리드 및 제2외부 리드(12b)를 통해 프린트 기판(16)상의 배선 패턴(14)에 접속되어 있다. 그리고 제3 및 제4용기는 대응하는 위치에 위치 맞춤용의 요철부(19c 및 19d)를 구비하고 있다.
또, 여기서도 제3외부 리드(12c)는 일단 제3용기(10c)의 상면까지 올라가 소정 길이의 상면과 평행한 영역을 가지고 또 제3용기의 하면까지 내려가 있다.
한편 제4외부 리드(12d)는 일단 제4용기(10d)의 하면 A까지 내려가 소정 길이의 하면과 평행한 영역(13)을 가지고 또 제4용기의 상면까지 올라가 접속부(13c)에서 면접촉하여 땜납 층을 통해 제3외부 리드(12c)와 접속되어 있다.
또 반도체 칩(11a,…)와 외부 리드(12a,…)는 본딩 와이어(18a,18b,18c 및 18d)로 각각 접속되어 있다.
또 제3도(a) 및 (b)에 외부 리드(12a)를 확대해서 도시한 바와 같이, 외부 리드가 다른 반도체 장치의 외부 리드와 접속 되는 접속부(13B)에서는 광폭의 접속 영역(13)을 구성하고 있다.
제4도 및 제5도는 이들 제1 및 제2반도체 장치의 일부를 도시한 도면이다.
도면중 참조 번호(20 및 30)은 각각 제1 및 제2반도체 장치에 상당하고, 반도체 칩(21 및 31)은 반도체 칩(11a) 및 제2반도체 칩(11b)에 상당한다. 그래서 각각의 전극 패드와 리드와의 사이를 본딩 와이어(23 및 33)으로 접속하고 있다.
리드 사이의 접속은 사전에 서로 접속되는 리드 부분에 땜납층을 인쇄해 두고 적층후에 열을 가해서 접속하도록 한다. 이때 열을 가하는 경우는 적층된 패키지군의 가장 위의 패키지의 리드를 가열함으로서 대응하는 리드 모두가 가열되어 땜납이 녹아서 일괄 접속 가능하게 된다.
제6도는 메모리 칩 단자의 접속 상태를 도시한 도면이다.
각각의 칩 RAM0-RAM3은 1M의 용량을 가지고, CAS 단자(54), 데이타 입력 단자 DIN(40), 데이타 출력 단자 Dont(55), WE 단자(41), 어드레스 단자(A0-A9, 43-46 및 48-53), 전원 단자 Vss(56) 및 Vcc(47)은 공통 단자로서 사용한다.
반도체 메모리 칩으로의 정보 기억(데이타의 입력) 및 기억되어 있는 정보의 독출(데이타 출력)은 칩내에 설정된 번지 단위로 이루어진다. 어떤 번지로의 정보 기입은 번지를 지정하는 어드레스 신호, 기입을 허가하는 라이트 인에이블 신호, 기억하는 데이타를 포함하는 데이타 신호가 필요하다.
데이타를 기입할 경우에는 어드레스 단자(43-46 및 48-53)에 번지를 지정하는 번호를, 데이타 입력 단자(40)에 기입해야 할 데이타 신호를, 라이트 인에이블 단자(41)에 로우(low) 신호를, 그리고 RAS 단자(57-60)과, CAS 단자(54)에 신호를 인가함으로써 각각 칩의 지정된 번지에 데이타가 기입된다. 데이타를 독출하는 경우는 어드레스 단자(43-46 및 48-53)에 번지를 지정하는 신호를, 라이트 인에이블 단자(41)에 하이(high) 신호를 공급하고, RAS 단자(57-60)과 CAS 단자(54)에 신호를 인가함으로써 지정된 번지의 데이타가 데이타 출력 단자(55)에서 출력된다.
제4도의 칩(20)상의 전극 패드(25,26 및 22)는 각각 제6도에 있어서의 데이타 입력 단자 DIN(40), WE 단자(41) 및 RAS 단자(57-60)에 각각 대응한다.
또 제5도의 칩(30)상의 전극 패드(32,35 및 36)도 각각 제6도에 있어서의 데이타 입력 단자 DIN(40), WE 단자(41), RAS 단자(57-60)에 각각 대응한다.
그리고 메모리의 공통 접속 패드인 데이타 입력 단자 DIN(40), WE 단자(41)에 대응하는 칩(20)상의 전극 패드(25 및 26) 및 칩(30)상의 전극 패드(35 및 36)은 각각 대응하는 칩(20)용의 리드(27 및 28) 및 칩(30)용의 리드(37 및 38)에 와이어 본딩함으로써 접속된다. 이들 리드(27,28,37 및 38)은 제1도에 도시한 바와 같이 겹쳐서 접속된다.
한편 공통화가 불가능한 RAS 단자의 접속은 다음과 같이 접속된다. 칩(20)용의 리드에는 24a-24d 까지의 RAS용 리드가 준비되어 있다. 또 칩(30)용의 리드에는 34a-34d까지의 RAS용 리드가 준비되어 있다.
이들 리드중 하나와 RAS 패드를 와이어로 접속한다. 칩(20)의 RAS 패드(22)는 리드(24a)와 접속되고, 리드(24b-24d)는 어떤 패드와도 접속하지 않고 플로팅 상태로 되어 있다. 칩(30)의 RAS 패드(32)는 리드(34b)와 접속되고, 리드(34a,34c 및 34d)는 어느 패드와도 접속되지 않고 플로팅 상태로 되어 있다. 마찬가지로 제3칩 및 제4칩(도시하지 않음)의 RAS 패드는 서로 대응하지 않는 리드를 선택하여 접속된다. 이와 같은 상태에서 제1도에 도시한 바와 같은 접속이 이루어지면, 에를 들어 리드(24a)에는 제일 아래칩의 RAS 신호가, 리드(34b)에는 아래에서 2번째 칩의 RAS 신호가, 리드(44c)에는 아래에서 3번째 칩의 RAS 신호가, 리드(54d)에는 아래에서 4번째 칩의 RAS 신호가 서로 간섭하지 않고 독립으로 추출되게 된다.
이와 같이 적층하는 수에 상당하는 RAS용 리드 단자를 각 패키지에 설치하게 된다. 그리고 각 칩은 그들 RAS용 리드군 중의 RAS 신호가 서로 접속되지 않도록 하나를 선택하여 와이어로 접속한다. 또 실장기판(15)상에도 적층하는 칩의 수에 상당하는 RAS용 신호 배선을 설치하도록 한다.
그런데 이와 같은 외부 리드의 성형은 수지 밀봉후 사이드 바의 제거 및 타이 바(tie-bar)의 제거와 동시에 패키지의 한변을 따라 형성되어 있는 외부 리드열 마다에 3개의 금형 A, 금형 B 및 금형 C를 이용하여, 제7도 내지 제10도에 도시한 바와 같이 순차로 행한다.
먼저 제7도에 도시한 바와 같이 금형 지그(jig) A가 하강하여, 외부 리드(12)가 패키지(5)의 하면측으로 굴곡한다.
이어서, 제8도에 도시한 바와 같이 금형 지그 B가 상승하여 외부 리드(12)가 패키지(5)의 상면측으로 굴곡한다.
이와 같이 해서 제9도에 도시한 바와 같이 외부 리드(12)의 굴곡이 완료되어 제10도에 도시한 바와 같은 외부 리드 형상을 얻을 수 있다.
또 외부 리드 성형시에는 면 접촉이 양호해지도록 패키지 면 B에서 약간 외측까지 굽혀서 서로 밀도록하여 접촉이 양호해지도록 하면된다.
실시예 2
또 접속부의 형상은 실시예 1에서는 직사각형의 광폭부(13)으로 했으나, 고밀도화에 견디는 형상으로서 제11(a)도 및 (b)도에 도시한 바와 같이 광폭 영역을 거의 3각형으로 구성하고 또 인접 리드 사이에서 상보적 형상을 이루도록 해도 좋다. 이러한 구조에서는 패키지(200a) 상면에서의 광폭 영역(113p)도 하면에서의 광폭 영역(113q)도 모두 상보적 형상을 이루고 있어서 접촉 면적을 최대한으로 크게 할 수 있다.
또, 여기서는 배선의 고밀도화에 대응하여 최선단부(113r)을 얇게 해서 1단을 더 굽혀 얇은 부분에서 배선(14)와의 접속을 행하도록 하고 있다.
이 경우는, 제11도(c)에 도시한 바와 같이, 최선단부(113r)이 하면에서의 광폭 영역(113q) 끼리의 면 접촉을 방해하지 않도록, 최선단부(113r)을 광폭 영역(113q)에 대해 편재하도록 해도 좋다.
실시예 3
제12도는 본 발명의 제3실시예의 반도체 장치의 단면도, 제13도는 동 사시도이다.
이러한 반도체 장치는, 실시예 1에 도시한 반도체 장치에 방열판(220)을 부착한 것으로 방열판끼리도 외부 리드와 마찬가지로 굴곡 형성되어 접속되고, 프린트 기판(215)에 형성된 그랜드 배선(214)에 접속되어, 방열과 접지를 동시에 행하도록 한 것이다. 여기서의 단면도는 실시예 1에서 도시한 단면과는 직교하는 방향의 단면이고, 이 단면과 직교하는 방향의 단면은 실시예 1과 완전히 동일한 구조를 가지므로 그 설명은 생략한다.
제13도에 도시한 바와 같이, 제1 및 제2방열판(220a 및 220b)는 다이 패드를 겸하고, 반도체 핍(201a 및 201b)는 어떤 장치에서도 방열판(220a 및 220b)상에 고착되어 있다.
참조 번호(200a 및 200b)는 각각 제1 및 제2용기로, 여기서도 마찬가지로 제1용기(200a0가 제2용기(200b)상에 적층됨과 동시에 각 용기에서 도출되는 제1 및 제2방열판(220a 및 220b)가 각각 제2 및 제1의 각 용기의 면 B,A'까지 굴곡되어 각각 1조씩 접속부(213A)에서 면 접촉으로 접속되어 프린트기판(215)상의 배선 패턴에 접속되어 있다.
그리고 제1 및 제2용기는 대응하는 위치에 위치맞춤용 요철부(209a 및 209b)를 구비한다.
제3 및 제4의 반도체 장치에 대해서도 동일하다.
이 방열판도 실시예 1에서 이용한 금형을 이용하여 마찬가지로 굴곡 성형이 이루어진다.
이러한 반도체 장치에 따르면 실시예 1의 효과에 추가하여 방열이 매우 양호해져, 발열량이 많은 반도체 칩을 사용하는 경우에도 신뢰성 높은 실장이 가능해진다.
또, 상기 실시예에서는 외부 리드도 방열판도 동일하게 굴곡 접속하도록 했으나, 방열판 만을 굴곡하여 서로 접속하도록 하여 외부 리드는 통상의 독립된 형상으로 해도 좋다.
이상 설명한 바와 같이 본 발명에 따르면 용기에서 도출되는 제1 및 제2외부 리드가 각각 제2 및 제1의 각 용기의 면까지 굴곡되어, 서로 접속되도록 했기 때문에, 서로 전기적으로 접속하는 단자는 반도체 칩을 적층하는 것만으로 접속되도록 할 수 있고, 한꺼번에 신호 공급이 가능해서 실장면적의 증대없이 대용량의 메모리를 얻을 수 있다.
또, 서로 맞추는 위치 맞춤용 요철부를 형성하고 있기 때문에 위치 맞춤이 매우 용이해진다.
또 용기에서 도출되는 제1 및 제2방열판이 각각 제2 및 제1의 각 용기의 면까지 굴곡되어, 서로 접속되도록 했기 때문에, 반도체 칩을 적층하는 것만으로 방열판이 서로 접속되어 방열성이 대폭 향상된다.

Claims (3)

  1. 제1반도체 칩(11a)를 수용하는 제1용기(10a)와, 이 용기에서 도출된 제1외부 리드(12a)를 구비한 제1반도체 장치(5a) 및 제2반도체 칩(11b)를 수용하는 제2용기(10b)와, 이 용기에서 도출된 제2외부 리드(12b)를 구비한 제2반도체 장치(5b)를 구비하고, 상기 제1 및 제2용기가 적층됨과 동시에 상기 제1 및 제2외부 리드가 각각 제2 및 제1의 각 용기의 면 A',B까지 굴곡되어 서로 접속되도록 하는 것을 특징으로 하는 반도체 장치.
  2. 제1반도체 칩(11a)를 수용하는 제1용기(10a)와, 이 용기에서 도출된 제1외부 리드(12a)를 구비한 제1반도체 장치(5a), 제2반도체 칩(11b)를 수용하는 제2용기(10b)와, 이 용기에서 도출된 제2외부 리드(12b)를 구비한 제2반도체 장치(5b) 및 상기 제1 및 제2용기가 적층됨과 동시에 상기 제1 및 제2용기와 대응하는 위치에 형성되어 서로 걸리는 위치 맞춤용 요철부(19a 및 19b)를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1반도체 칩(201a)을 수용하는 제1용기(200a)와, 이 용기에서 도출된 제1외부 리드(12a)와 이 반도체 칩에 열적으로 접촉함과 동시에 이 용기에서 도출된 제1방열판(220a)을 구비한 제1반도체 장치(205a) 및 제2반도체 칩(201b)를 수용하는 제2용기(200b)와, 이 용기에서 도출된 제2외부 리드(12b)와, 이 반도체 칩에 열적으로 접촉함과 동시에 이 용기에서 도출된 제2방열판(220b)을 구비한 제2반도체 장치(205b)를 구비하고, 상기 제1 및 제2용기가 적층됨과 동시에 상기 제1 및 제2방열판이 각각 제2 및 제1의 각 용기의 면 B,A'까지 굴곡되어 서로 접속되도록 하는 것을 특징으로 하는 반도체 장치.
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