JPH07202110A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07202110A JPH07202110A JP5334466A JP33446693A JPH07202110A JP H07202110 A JPH07202110 A JP H07202110A JP 5334466 A JP5334466 A JP 5334466A JP 33446693 A JP33446693 A JP 33446693A JP H07202110 A JPH07202110 A JP H07202110A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor device
- terminals
- protection frame
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49558—Insulating layers on lead frames, e.g. bridging members
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- Environmental & Geological Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 フラットパッケージの製造工程での端子曲が
りを防止すると共に、テスト時の実装密度を上げ、特に
加速試験での、生産性を向上させる。 【構成】 フラット型のパッケージの半導体装置に於
て、端子先端部１４に封入樹脂と同質の樹脂を端子相互
間に封止して端子曲がり保護フレーム１２を構成し、更
に端子先端部分を厚くし、端子曲がり保護フレーム１２
の封入樹脂から端子を露出させ、かかるフレームを重ね
て密着させることで、複数の半導体装置の同一端子を電
気的に接続できるように構成されている。
りを防止すると共に、テスト時の実装密度を上げ、特に
加速試験での、生産性を向上させる。 【構成】 フラット型のパッケージの半導体装置に於
て、端子先端部１４に封入樹脂と同質の樹脂を端子相互
間に封止して端子曲がり保護フレーム１２を構成し、更
に端子先端部分を厚くし、端子曲がり保護フレーム１２
の封入樹脂から端子を露出させ、かかるフレームを重ね
て密着させることで、複数の半導体装置の同一端子を電
気的に接続できるように構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のパッケージ
に関し、特にフラットタイプのパッケージに関する。
に関し、特にフラットタイプのパッケージに関する。
【０００２】
【従来の技術】今般、電子機器の小型化・多機能化がま
すます進み、半導体装置の省スペース化・高密度化、及
び多ピン化の要求は強くなる一方である。これに伴い、
フラット型パッケージの薄型化・端子間隔の小型化が急
速に進んでいる。
すます進み、半導体装置の省スペース化・高密度化、及
び多ピン化の要求は強くなる一方である。これに伴い、
フラット型パッケージの薄型化・端子間隔の小型化が急
速に進んでいる。
【０００３】一方で、こうしたパッケージの半導体装置
の製造工程に於て、端子曲りによる不良の増加や、テス
トボードでの占有面積増加による生産性の悪化といった
問題点が生じている。
の製造工程に於て、端子曲りによる不良の増加や、テス
トボードでの占有面積増加による生産性の悪化といった
問題点が生じている。
【０００４】ここで、問題点を明確にするため、この種
のパッケージの半導体装置の製造工程について簡単に説
明を加える。
のパッケージの半導体装置の製造工程について簡単に説
明を加える。
【０００５】図４に製造工程のフローチャートを示す。
ここで説明を簡単にするため半導体チップの拡散工程は
省略している。
ここで説明を簡単にするため半導体チップの拡散工程は
省略している。
【０００６】拡散を終えた半導体チップは、はじめにマ
ウント工程でリードフレームに搭載され、リードフレー
ムの端子に金線などでボンディングされる。次に、封入
工程で樹脂に封入され、この後選別を実施する。選別工
程では１次選別の後、製造初期の不良を除去するため、
一般的には高温・高電圧・長時間の、加速試験を行う。
その後、ここでは２次の選別を実施しているが、実際に
はいくつかの選別工程を行い選別を完了する。最後にリ
ード成形の工程にて、フレームの切断・端子の成形を行
う。
ウント工程でリードフレームに搭載され、リードフレー
ムの端子に金線などでボンディングされる。次に、封入
工程で樹脂に封入され、この後選別を実施する。選別工
程では１次選別の後、製造初期の不良を除去するため、
一般的には高温・高電圧・長時間の、加速試験を行う。
その後、ここでは２次の選別を実施しているが、実際に
はいくつかの選別工程を行い選別を完了する。最後にリ
ード成形の工程にて、フレームの切断・端子の成形を行
う。
【０００７】一般的に、フラット型のパッケージの選別
工程は、端子曲り保護のためリードフレームのフレーム
がついたままで行われている。図５（ａ）はこのような
パッケージを示す図であり、そのＡ−Ａ′断面図を示し
たものが図５（ｂ）である。チップ封入部５１から導出
されている端子保護フレーム５２は、上述のように端子
５３を保護するため、最終工程まで切断されない。この
場合、各端子が電気的に分離されている必要があり、図
５に示されるように、端子はチップ封入部だけで支持さ
れる構成になっており、極めて不安定な状況にあるため
端子曲がり不良を引き起こし易くなっている。これを解
決しようとするものに特開平２−４２４３１号公報およ
び特開平４−２９０２５７号公報がある。これらについ
て、図面を参照して説明する。
工程は、端子曲り保護のためリードフレームのフレーム
がついたままで行われている。図５（ａ）はこのような
パッケージを示す図であり、そのＡ−Ａ′断面図を示し
たものが図５（ｂ）である。チップ封入部５１から導出
されている端子保護フレーム５２は、上述のように端子
５３を保護するため、最終工程まで切断されない。この
場合、各端子が電気的に分離されている必要があり、図
５に示されるように、端子はチップ封入部だけで支持さ
れる構成になっており、極めて不安定な状況にあるため
端子曲がり不良を引き起こし易くなっている。これを解
決しようとするものに特開平２−４２４３１号公報およ
び特開平４−２９０２５７号公報がある。これらについ
て、図面を参照して説明する。
【０００８】図６は、特開平２−４２４３１号公報で述
べられた従来の半導体装置の構成を示す、（ａ）平面並
びにそのＹ−Ｙ′部の（ｂ）断面図である。３１は半導
体装置のチップ封入部、３２は端子保護用フレーム、３
３は端子である。この図に示すパッケージは、図５が示
す端子保護フレーム５２に相当するものはすでに切断・
除去されている。かわりに、封入工程に於て、端子先端
部に封入樹脂と同材質の樹脂を、端子曲がり防止用のフ
レームとして成形することで電気的な独立性を保ちつつ
端子強度を高めており、端子の両端が支えられる事で端
子の曲がり強さは飛躍的に向上している。しかも、チッ
プ封入部３１もすべての端子３３によって保持されてい
るので、図５に示す場合に比べて安定した状態で保持で
きる。
べられた従来の半導体装置の構成を示す、（ａ）平面並
びにそのＹ−Ｙ′部の（ｂ）断面図である。３１は半導
体装置のチップ封入部、３２は端子保護用フレーム、３
３は端子である。この図に示すパッケージは、図５が示
す端子保護フレーム５２に相当するものはすでに切断・
除去されている。かわりに、封入工程に於て、端子先端
部に封入樹脂と同材質の樹脂を、端子曲がり防止用のフ
レームとして成形することで電気的な独立性を保ちつつ
端子強度を高めており、端子の両端が支えられる事で端
子の曲がり強さは飛躍的に向上している。しかも、チッ
プ封入部３１もすべての端子３３によって保持されてい
るので、図５に示す場合に比べて安定した状態で保持で
きる。
【０００９】図７は、特開平４−２９０２５７号公報で
述べられた従来の半導体装置の構成を示す、（ａ）平面
並びにそのＺ−Ｚ′部の（ｂ）断面図である。４１は半
導体装置のチップ封入部、４２は端子保護用フレーム、
４３は端子である。この図に示すパッケージは、図６に
おいて示したものと同様、図５が示す端子保護フレーム
５２に相当するものはすでに切断・除去されている。図
６と異なるところは、図６では端子保護フレーム３２を
端子自体の厚み以上に、すなわち端子の先端を完全に覆
ってしまうのに対し、図７ではその断面図である図７
（ｂ）が示すとおり、樹脂を端子４３の先端の間にのみ
形成する点である。このように、端子先端部に封入樹脂
と同材質の樹脂を、端子曲がり防止用のフレームとして
端子と端子の間に成形することにより、目的・及び効果
に於て図６の例と大きな違いはないが、リード曲がり保
護が端子と端子の間にあるため、リード成形後も保護効
果を持たせられるという利点がある。リード成形後の斜
視図を図８に示す。
述べられた従来の半導体装置の構成を示す、（ａ）平面
並びにそのＺ−Ｚ′部の（ｂ）断面図である。４１は半
導体装置のチップ封入部、４２は端子保護用フレーム、
４３は端子である。この図に示すパッケージは、図６に
おいて示したものと同様、図５が示す端子保護フレーム
５２に相当するものはすでに切断・除去されている。図
６と異なるところは、図６では端子保護フレーム３２を
端子自体の厚み以上に、すなわち端子の先端を完全に覆
ってしまうのに対し、図７ではその断面図である図７
（ｂ）が示すとおり、樹脂を端子４３の先端の間にのみ
形成する点である。このように、端子先端部に封入樹脂
と同材質の樹脂を、端子曲がり防止用のフレームとして
端子と端子の間に成形することにより、目的・及び効果
に於て図６の例と大きな違いはないが、リード曲がり保
護が端子と端子の間にあるため、リード成形後も保護効
果を持たせられるという利点がある。リード成形後の斜
視図を図８に示す。
【００１０】
【発明が解決しようとする課題】以上説明したように、
これら従来の技術は、フラットパッケージの端子曲がり
に対しては大きな効果があるものの、図９に示すよう
に、選別時、端子曲がり保護用のフレームがついたま
ま、テストボード５０上にフラットに配置するため１個
当たりの占有面積が大きく、テストの並列数が少なく、
特に長時間に及ぶ加速試験での生産性を極めて悪いとい
う問題点があった。
これら従来の技術は、フラットパッケージの端子曲がり
に対しては大きな効果があるものの、図９に示すよう
に、選別時、端子曲がり保護用のフレームがついたま
ま、テストボード５０上にフラットに配置するため１個
当たりの占有面積が大きく、テストの並列数が少なく、
特に長時間に及ぶ加速試験での生産性を極めて悪いとい
う問題点があった。
【００１１】
【課題を解決するための手段】本発明による半導体装置
は、端子の先端部が半導体装置のチップ封入部よりも厚
く成形されており、これら端子を保護するための端子保
護用フレームは、端子の先端部の厚みよりも薄く形成さ
れている。
は、端子の先端部が半導体装置のチップ封入部よりも厚
く成形されており、これら端子を保護するための端子保
護用フレームは、端子の先端部の厚みよりも薄く形成さ
れている。
【００１２】
【実施例】まず、本発明の実施例について説明する。
【００１３】本実施例による半導体装置は、端子の先端
を樹脂によって固定し保護用フレームとするだけではな
く、先端に半導体装置のチップ封入部以上の厚みをもた
せた端子を用い、かかる厚みによって、端子の先端が保
護用フレームを形成する樹脂によって覆われず上下に露
出した構造を有する。これにより、端子保護用フレーム
が形成された状態の半導体装置を重ねることによって、
重ねる半導体装置のそれぞれの端子が、重ねられた半導
体装置の対応する端子それぞれと電気的に接続されるた
め、多数重ねても全てが電気的に接続されるので、この
ように半導体装置を多数重ねた状態での並列テストが可
能になる。
を樹脂によって固定し保護用フレームとするだけではな
く、先端に半導体装置のチップ封入部以上の厚みをもた
せた端子を用い、かかる厚みによって、端子の先端が保
護用フレームを形成する樹脂によって覆われず上下に露
出した構造を有する。これにより、端子保護用フレーム
が形成された状態の半導体装置を重ねることによって、
重ねる半導体装置のそれぞれの端子が、重ねられた半導
体装置の対応する端子それぞれと電気的に接続されるた
め、多数重ねても全てが電気的に接続されるので、この
ように半導体装置を多数重ねた状態での並列テストが可
能になる。
【００１４】次に、本発明の実施例について、図面を参
照して詳細に説明する。
照して詳細に説明する。
【００１５】図１は、本発明の実施例が示す半導体装置
の構成を示す図であり、図１（ａ）がその平面図で、図
１（ｂ）が図１（ａ）におけるＸ−Ｘ′断面を示す図で
ある。図１において、１１は半導体装置のチップ封入
部、１２は端子保護用フレーム、１３は端子、１４は端
子の先端部である。図１（ｂ）からも明らかなように、
端子の先端部１４は端子のそれ以外の部分よりも厚く形
成されており、しかもこの厚みは半導体装置のチップ封
入部１１の厚み以上である。このような形状の端子を保
護するための端子保護用フレーム１２は、端子の先端部
１４のもつ厚みよりも薄く形成されている。端子保護用
フレーム１２は、チップの封入工程と同時に封止材料と
同一の材料により形成する。このように形成された端子
保護用フレーム１２と端子の先端部１４とは厚みが異な
るため、端子保護用フレーム１２が形成された状態にお
いても端子の先端部１４は露出部１５および１６をもつ
ようになり、しかもその一方あるいは両方は突起状に端
子保護用フレーム１２から露出することとなる。図１に
おいては露出部１５が突起となった場合を示している。
上述のように、端子の先端部１４の厚みは半導体装置の
チップ封入部１１のそれよりも厚いので、図２のように
これを重ねると、露出部１５および１６によって、重ね
る半導体装置のそれぞれの端子が、重ねられた半導体装
置の対応する端子それぞれと電気的に接続されることと
なる。この場合、かかる露出部１５および１６の一方あ
るいは両方は突起となっているため、確実な接触が得ら
れる。したがって、図３に示すようにこれを多数重ねる
ことによっても、対応する端子の全てが電気的に接続さ
れるため、半導体装置を多数重ねた状態での並列テスト
が可能になり、テストボード５０上にフラットに配置せ
ずに重ねた状態で配置ができるため、テストボード５０
上における半導体装置１個当たりの占有面積が大幅に減
少し、加速試験の工程の生産性が飛躍的に向上される。
の構成を示す図であり、図１（ａ）がその平面図で、図
１（ｂ）が図１（ａ）におけるＸ−Ｘ′断面を示す図で
ある。図１において、１１は半導体装置のチップ封入
部、１２は端子保護用フレーム、１３は端子、１４は端
子の先端部である。図１（ｂ）からも明らかなように、
端子の先端部１４は端子のそれ以外の部分よりも厚く形
成されており、しかもこの厚みは半導体装置のチップ封
入部１１の厚み以上である。このような形状の端子を保
護するための端子保護用フレーム１２は、端子の先端部
１４のもつ厚みよりも薄く形成されている。端子保護用
フレーム１２は、チップの封入工程と同時に封止材料と
同一の材料により形成する。このように形成された端子
保護用フレーム１２と端子の先端部１４とは厚みが異な
るため、端子保護用フレーム１２が形成された状態にお
いても端子の先端部１４は露出部１５および１６をもつ
ようになり、しかもその一方あるいは両方は突起状に端
子保護用フレーム１２から露出することとなる。図１に
おいては露出部１５が突起となった場合を示している。
上述のように、端子の先端部１４の厚みは半導体装置の
チップ封入部１１のそれよりも厚いので、図２のように
これを重ねると、露出部１５および１６によって、重ね
る半導体装置のそれぞれの端子が、重ねられた半導体装
置の対応する端子それぞれと電気的に接続されることと
なる。この場合、かかる露出部１５および１６の一方あ
るいは両方は突起となっているため、確実な接触が得ら
れる。したがって、図３に示すようにこれを多数重ねる
ことによっても、対応する端子の全てが電気的に接続さ
れるため、半導体装置を多数重ねた状態での並列テスト
が可能になり、テストボード５０上にフラットに配置せ
ずに重ねた状態で配置ができるため、テストボード５０
上における半導体装置１個当たりの占有面積が大幅に減
少し、加速試験の工程の生産性が飛躍的に向上される。
【００１６】なお、端子の先端部１４は、リード成形時
のプレス工程においてかかる部分が他の部分よりも厚く
なるようにプレスすることによって、かかる形状とする
ことができる。一方、端子保護用フレーム１２を端子の
先端部１４よりも薄く形成するために、半導体装置のチ
ップ封入部１１の厚みと同一の厚みとなるようにこれを
形成すればよい。すなわち、端子の先端部１４は半導体
装置のチップ封入部１１よりも厚いからである。
のプレス工程においてかかる部分が他の部分よりも厚く
なるようにプレスすることによって、かかる形状とする
ことができる。一方、端子保護用フレーム１２を端子の
先端部１４よりも薄く形成するために、半導体装置のチ
ップ封入部１１の厚みと同一の厚みとなるようにこれを
形成すればよい。すなわち、端子の先端部１４は半導体
装置のチップ封入部１１よりも厚いからである。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体装置は、端子曲がりの防止のために樹脂等による端子
保護用フレームを端子の先端に成形してもなお、複数の
半導体装置を重ね合わせるだけで各半導体装置において
対応する同一端子それぞれが電気的に接続されるので、
テストボード上において重ねた状態でのテストが可能と
なり、一度の多数の半導体装置の並列テストを行うこと
ができる。したがって、試験工程における生産性が飛躍
的に向上する。通常パッケージ厚はパッケージ幅の約１
／５から１／１０程度であるので、実装効率としては約
５倍から１０倍の効果が期待できる。また、実装時にい
くつかの区間に分割し、結線の変換基板等を適当にはさ
みことによって、区間毎のテストが可能となる。
体装置は、端子曲がりの防止のために樹脂等による端子
保護用フレームを端子の先端に成形してもなお、複数の
半導体装置を重ね合わせるだけで各半導体装置において
対応する同一端子それぞれが電気的に接続されるので、
テストボード上において重ねた状態でのテストが可能と
なり、一度の多数の半導体装置の並列テストを行うこと
ができる。したがって、試験工程における生産性が飛躍
的に向上する。通常パッケージ厚はパッケージ幅の約１
／５から１／１０程度であるので、実装効率としては約
５倍から１０倍の効果が期待できる。また、実装時にい
くつかの区間に分割し、結線の変換基板等を適当にはさ
みことによって、区間毎のテストが可能となる。
【図１】本発明の実施例を示す平面図（ａ）および断面
図（ｂ）。
図（ｂ）。
【図２】本発明の実施例が示す半導体装置を重ねた図。
【図３】本発明の実施例が示す半導体装置のテストボー
ド上への実装状態を示す図。
ド上への実装状態を示す図。
【図４】半導体装置の製造工程を示すフローチャート。
【図５】従来例を示す平面図（ａ）および断面図
（ｂ）。
（ｂ）。
【図６】他の従来例を示す平面図（ａ）および断面図
（ｂ）。
（ｂ）。
【図７】さらに他の従来例を示す平面図（ａ）および断
面図（ｂ）。
面図（ｂ）。
【図８】図７が示す半導体装置のリード形成後の斜視
図。
図。
【図９】図５、図６および図７が示す半導体装置のテス
トボード上への実装状態を示す図。
トボード上への実装状態を示す図。
１１ 半導体装置のチップ封入部 １２ 端子保護フレーム １３ 端子 １４ 端子の先端部 １５，１６ 露出部 ５０ テストボード
Claims (3)
- 【請求項１】 チップ封入部と、前記チップ封入部から
水平に導出された複数の端子と、前記複数の端子の先端
部をそれぞれつなぐことにより前記端子を保持する端子
保護用フレームとを有するフラット型パッケージ構造の
半導体装置であって、前記複数の端子の先端部はチップ
封入部および前記端子保護用フレームよりも厚く、かつ
前記複数の端子の先端部は垂直方向にある面が露出して
いることを特徴とする半導体装置。 - 【請求項２】 前記端子保護用フレームは、チップの封
入材と同一の材料からなることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記チップ封入部と前記端子保護用フレ
ームの厚みが同一であることを特徴とする請求項１記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334466A JPH07202110A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
| US08/365,226 US5559365A (en) | 1993-12-28 | 1994-12-28 | Semiconductor device including a plurality of leads each having two end portions extending downward and upward |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334466A JPH07202110A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202110A true JPH07202110A (ja) | 1995-08-04 |
Family
ID=18277709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334466A Pending JPH07202110A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5559365A (ja) |
| JP (1) | JPH07202110A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600306C1 (de) * | 1996-01-05 | 1997-04-10 | Siemens Ag | Halbleiter-Bauelement, insb. mit einer optoelektronischen Schaltung bzw. Anordnung |
| AU1310399A (en) | 1997-11-05 | 1999-05-24 | Robert A. Martin | Chip housing, methods of making same and methods for mounting chips therein |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03254149A (ja) * | 1990-06-26 | 1991-11-13 | Ibiden Co Ltd | ガードリングを備えた電子部品搭載用基板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182845A (ja) * | 1987-01-23 | 1988-07-28 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPH0242431A (ja) * | 1988-08-01 | 1990-02-13 | Olympus Optical Co Ltd | カメラ |
| WO1990000813A1 (en) * | 1988-07-08 | 1990-01-25 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| US5051813A (en) * | 1989-12-19 | 1991-09-24 | Lsi Logic Corporation | Plastic-packaged semiconductor device having lead support and alignment structure |
| JPH04256351A (ja) * | 1991-02-08 | 1992-09-11 | Nec Corp | Ｉｃパッケージ |
| JPH04284661A (ja) * | 1991-03-13 | 1992-10-09 | Toshiba Corp | 半導体装置 |
-
1993
- 1993-12-28 JP JP5334466A patent/JPH07202110A/ja active Pending
-
1994
- 1994-12-28 US US08/365,226 patent/US5559365A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03254149A (ja) * | 1990-06-26 | 1991-11-13 | Ibiden Co Ltd | ガードリングを備えた電子部品搭載用基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5559365A (en) | 1996-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6630729B2 (en) | Low-profile semiconductor package with strengthening structure | |
| US6002167A (en) | Semiconductor device having lead on chip structure | |
| US5114880A (en) | Method for fabricating multiple electronic devices within a single carrier structure | |
| US4012766A (en) | Semiconductor package and method of manufacture thereof | |
| US4987473A (en) | Leadframe system with multi-tier leads | |
| JPH088280A (ja) | 電子部品及びその製造方法 | |
| JPH07202110A (ja) | 半導体装置 | |
| US6104083A (en) | Lead frame used for semiconductor chips of different bit configurations | |
| JP2001326316A (ja) | 樹脂封止型半導体装置用フレーム | |
| JPH08148635A (ja) | 半導体装置 | |
| US20020048851A1 (en) | Process for making a semiconductor package | |
| JPS5927558A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPH07161910A (ja) | 樹脂封止型半導体装置 | |
| JP2002026222A (ja) | 樹脂封止型半導体装置用リードフレーム | |
| JPH0621305A (ja) | 半導体装置 | |
| JP3495566B2 (ja) | 半導体装置 | |
| JP3034517B1 (ja) | 半導体装置およびその製造方法 | |
| JP2998726B2 (ja) | 半導体装置及びその製造方法 | |
| JP2504194B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| KR20000011664A (ko) | 반도체장치및그제조방법 | |
| JPH0750388A (ja) | 樹脂封止型半導体装置及び製造方法 | |
| JP4356960B2 (ja) | 樹脂封止型半導体装置 | |
| JPH06244313A (ja) | 半導体パッケージ及び実装方法 | |
| KR200156932Y1 (ko) | 스택 모듈형 칩 사이즈 패키지 | |
| JPH07153899A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |