JP2002026222A - 樹脂封止型半導体装置用リードフレーム - Google Patents

樹脂封止型半導体装置用リードフレーム

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知加雄 池永
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Abstract

(57)【要約】 【課題】 ノンリードタイプの半導体装置に用いられる
リードフレームであって、基板搭載時に接合を確実に行
えるようにしたものを提供する。 【解決手段】 端子部5の裏面に、ハーフエッチングに
より溝を形成した構成とするか、或いは、半導体素子を
搭載するダイパッド3を支持する吊りリード2の一部
に、封止樹脂から露出する接合サポート用のランド2a
を形成した構成とする。樹脂封止型半導体装置の基板へ
の搭載時に半田の塗られる部分の表面積が増大するの
で、基板との接合強度をアップすることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、リードフレーム上
に半導体素子を搭載し、その外囲、特に半導体素子の上
面側をモールド樹脂で封止した樹脂封止型半導体装置の
技術分野に属するものである。
【0002】
【従来の技術】近年、基板実装の高密度化に伴い、基板
実装される半導体製品の小型化・薄型化が要求されてい
る。LSIも、高集積化によるチップ数の削減とパッケ
ージの小型・軽量化が厳しく要求され、いわゆるCSP
(Chip Size Package)の普及が急速に進んでいる。特
に、リードフレームを用いた薄型の半導体製品の開発に
おいては、リードフレームに半導体素子を搭載し、その
搭載面をモールド樹脂で封止する片面封止タイプの樹脂
封止型半導体装置が開発されている。
【0003】図1は樹脂封止型半導体装置の一例を示す
断面図、図2はその封止樹脂を透視した状態で示す平面
図である。これらの図に示される樹脂封止型半導体装置
は、リードフレーム1の吊りリード2で支持されたダイ
パッド3に搭載された半導体素子4と、この半導体素子
4の上面の電極とリードフレーム1の端子部5とを電気
的に接続した金属細線6と、端子部5の下面と側面とを
外部端子として露出させた状態で、金属細線6を含む半
導体素子4の外囲領域を封止した封止樹脂7とを備えて
いる。この樹脂封止型半導体装置は、いわゆるアウター
リードが突き出ておらず、インナーリードとアウターリ
ードの両者が端子部5として一体となったノンリードタ
イプである。また、用いられているリードフレーム1
は、ダイパッド3が端子部より上方に位置するようにハ
ーフエッチングされている。このように段差を有してい
るので、ダイパッド3の下側にも封止樹脂7を存在させ
ることができ、ダイパッド非露出型であっても薄型を実
現している。
【0004】上記のようなノンリードタイプの樹脂封止
型半導体装置は、半導体素子のサイズが小型であるた
め、1枚のフレームの幅方向に複数列配列して製造する
マトリックスタイプが主流である。そして、最近では、
コストダウンの要求から、図3に示すような個別にモー
ルドするタイプから、図4に示すような一括してモール
ドするタイプへ移行することが考えられている。
【0005】個別モールドタイプは、図3(A)に示す
ように、1枚のフレームF内に小さなサイズの個々のモ
ールドキャビティCを分かれた状態で設けるようにし、
モールド後は金型により個別に打ち抜いて図3(B)に
示す半導体装置Sを得るものである。すなわち、半導体
素子を銀ペースト等によりリードフレームのダイパッド
上に搭載し、ワイヤーボンディングを実施した後、個々
の半導体素子を個別にモールドしてから、金型により個
々の半導体装置として打ち抜くのである。
【0006】一括モールドタイプは、図4(A)に示す
ように、1枚のフレームF内に大きなサイズの幾つかの
モールドキャビティCを設けるようにし、その一つ一つ
のモールドキャビティC内には多数の半導体素子をマト
リックス状に配列し、それらの半導体素子を一括してモ
ールドした後、各リードフレームのグリッドリードLの
ところをダイシングソーで切断して図4(B)に示す半
導体装置Sを得るものである。すなわち、半導体素子を
銀ペースト等によりリードフレームのダイパッド上に搭
載し、ワイヤーボンディングを実施した後、複数個配列
されている半導体素子を所定のキャビティサイズで一括
モールドしてから、ダイシングにより個片化するのであ
る。
【0007】
【発明が解決しようとする課題】従来の半導体装置で
は、アウターリードが完全に外側に突き出ており、基板
接合の際には半田がリード側面にも回り込むので接続は
良好に行われるが、上記したノンリードタイプの樹脂封
止型半導体装置は、基板に接続するための金属面が半導
体装置の下面となるため、半田による接続面が小さく、
基板への接合強度が弱くなるという問題点が生じる。特
に、8mm□以上のパッケージになるとパッケージ重量
も増し、また平坦性などの問題も生じてくるため、信頼
性の低下が特に懸念される。このことは、個別モールド
タイプでも一括モールドタイプでも同様に生じるが、特
に一括モールドタイプでは、基板に接続するための金属
面が半導体装置の下面にしか出てこないため確実に問題
となる。
【0008】本発明は、このような事情に鑑みてなされ
たものであり、その目的とするところは、ノンリードタ
イプの半導体装置に用いられるリードフレームであっ
て、基板搭載時に接合を確実に行えるようにした樹脂封
止型半導体装置用リードフレームを提供することにあ
る。
【0009】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る第1のタイプの樹脂封止型半導体装置
用リードフレームは、基板への実装時に接合を行うため
の端子部が外側に突き出ていないノンリードタイプの樹
脂封止型半導体装置に用いられるリードフレームであっ
て、前記端子部の裏面に、ハーフエッチングにより溝を
形成したことを特徴とする。
【0010】また、本発明に係る第2のタイプの樹脂封
止型半導体装置用リードフレームは、基板への実装時に
接合を行うための端子部が外側に突き出ていないノンリ
ードタイプの樹脂封止型半導体装置に用いられるリード
フレームであって、半導体素子を搭載するダイパッドを
支持する吊りリードの一部に、封止樹脂から露出する接
合サポート用のランドを形成したことを特徴とする。
【0011】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
【0012】図5は本発明に係る第1のタイプの樹脂封
止型半導体装置用リードフレームの一例を示す平面図、
図6は図5に示すリードフレームの一部を拡大した説明
図である。
【0013】図5においてFはリードフレーム用の1枚
の金属フレームで、3×4個のリードフレーム10がグ
リッドリードLを介してマトリックス状に配置されてい
る。グリッドリードLは、隣接するリードフレーム10
の端子部5を接続しているところである。
【0014】そして、図6に示すように、端子部5の裏
面に、ハーフエッチングにより溝5aが形成されてい
る。このように、フレームFの作製時に溝5aを設けて
おくことにより、半導体装置の基板への実装時に溝5a
のところに半田が食い込み、平面に比較して半田の接触
面積が増大するので、接合強度がアップする。
【0015】このフレームFを用いて樹脂封止型半導体
装置を製造する手順は次のようである。まず、フレーム
Fの各リードフレーム10におけるダイパッド3の上に
それぞれ半導体素子を銀ペーストにより搭載し、端子部
5と半導体素子の上面の電極との間にワイヤーボンディ
ングを実施した後、12個配列されている半導体素子を
所定のキャビティサイズで一括モールドしてから、各リ
ードフレームの端子部5を残すようにダイシングソーで
グリッドリードLのところを切断除去して個片化する。
【0016】このように個片化して製造された樹脂封止
型半導体装置は、端子部5の裏面が溝5aによって表面
積が大きくなっているので、基板搭載時に半田による接
合がしっかりと行われる。
【0017】なお、ここではノンリードタイプの中でも
一括モールドタイプについて説明したが、個別モールド
タイプでも同様である。ただ、個別モールドタイプの場
合、端子部が封止樹脂から比較的大きく突き出すようだ
と、その端子部の上面に予め溝を設けるようにしても同
様な効果が得られる。
【0018】図7は本発明に係る第2のタイプの樹脂封
止型半導体装置用リードフレームの一例を拡大して示す
背面図である。
【0019】このフレームでは、ダイパッド3を支持す
る4本の吊りリード2の一部に円形状に突き出たランド
2aがそれぞれ形成されている。このようなランド2a
を形成するには、通常ハーフエッチングを行って封止樹
脂の中に隠れるようにしている吊りリード2に部分的に
非エッチング部を設ければよい。なお、ランド2aの形
状は円形に限るものではなく、例えば四角形でもよい。
このようにフレームFの作製時にランド2aを設けてお
くことにより、樹脂で封止する際にランド2aの部分が
露出するので、半導体装置の基板への実装時にこの露出
したランド2aのところに対しても半田による接合がで
きる。
【0020】このフレームを用いて樹脂封止型半導体装
置を製造する手順は前記したのと同様である。そして、
そのようにして製造された樹脂封止型半導体装置は、リ
ード部2に設けたランド2aが裏側に露出しているの
で、基板搭載時に半田による接合がしっかりと行われ
る。
【0021】上記したいずれのタイプのリードフレーム
も、半導体装置のサイズが大きくなった場合に有効であ
るが、半導体装置のサイズが8mm□より小さい場合で
ももちろん有効である。
【0022】
【発明の効果】以上説明したように、本発明は、基板へ
の実装時に接合を行うための端子部が外側に突き出てい
ないノンリードタイプの樹脂封止型半導体装置に用いら
れるリードフレームであって、前記端子部の裏面に、ハ
ーフエッチングにより溝を形成した構成とするか、或い
は、半導体素子を搭載するダイパッドを支持する吊りリ
ードの一部に、封止樹脂から露出する接合サポート用の
ランドを形成した構成としたことにより、樹脂封止型半
導体装置の基板への搭載時に半田の塗られる部分の表面
積が増大することから、基板との接合強度をアップする
ことができる。
【図面の簡単な説明】
【図1】樹脂封止型半導体装置の一例を示す断面図であ
る。
【図2】図1に示す樹脂封止型半導体装置の平面図であ
る。
【図3】個別モールドタイプの説明図である。
【図4】一括モールドタイプの説明図である。
【図5】本発明に係る第1のタイプの樹脂封止型半導体
装置用リードフレームの一例を示す平面図である。
【図6】図5に示すリードフレームの一部を拡大した説
明図である。
【図7】本発明に係る第2のタイプの樹脂封止型半導体
装置用リードフレームの一例を拡大して示す背面図であ
る。
【符号の説明】
1 リードフレーム 2 吊りリード 2a ランド 3 ダイパッド 4 半導体素子 5 端子部 5a 溝 6 金属細線 7 封止樹脂 10 リードフレーム C モールドキャビティ F フレーム L グリッドリード
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M109 AA01 BA01 CA21 DA04 DA10 DB04 DB15 FA04 5F061 AA01 BA01 CA21 CB13 DD12 5F067 AA13 AB03 BA02 BB04 BC01 BC12 BD05 DA17 DF03

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 基板への実装時に接合を行うための端子
    部が外側に突き出ていないノンリードタイプの樹脂封止
    型半導体装置に用いられるリードフレームであって、前
    記端子部の裏面に、ハーフエッチングにより溝を形成し
    たことを特徴とする樹脂封止型半導体装置用リードフレ
    ーム。
  2. 【請求項2】 基板への実装時に接合を行うための端子
    部が外側に突き出ていないノンリードタイプの樹脂封止
    型半導体装置に用いられるリードフレームであって、半
    導体素子を搭載するダイパッドを支持する吊りリードの
    一部に、封止樹脂から露出する接合サポート用のランド
    を形成したことを特徴とする樹脂封止型半導体装置用リ
    ードフレーム。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
JP2005191574A (ja) * 2003-12-24 2005-07-14 Stmicroelectronics Inc 集積回路パッケージにおける半田接合信頼性を改善するシステム及び方法
JP2005303107A (ja) * 2004-04-14 2005-10-27 New Japan Radio Co Ltd リードフレームおよび半導体装置並びにそれらの製造方法
WO2006109566A1 (ja) * 2005-04-08 2006-10-19 Rohm Co., Ltd. 半導体装置
US7312511B2 (en) 2002-04-30 2007-12-25 Renesas Technology Corp. Semiconductor device with electrically isolated ground structures
JP2019047004A (ja) * 2017-09-04 2019-03-22 大日本印刷株式会社 リードフレーム、半導体装置、および半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100993276B1 (ko) 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
CN100380651C (zh) * 2002-04-30 2008-04-09 株式会社瑞萨科技 半导体器件和电子设备
US8126501B2 (en) 2002-04-30 2012-02-28 Renesas Electronics Corporation Semiconductor device and electronic device
US7937105B2 (en) 2002-04-30 2011-05-03 Renesas Electronics Corporation Semiconductor device and electronic device
US7777309B2 (en) 2002-04-30 2010-08-17 Renesas Technology Corp. Amplifier chip mounted on a lead frame
US7312511B2 (en) 2002-04-30 2007-12-25 Renesas Technology Corp. Semiconductor device with electrically isolated ground structures
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
US7425756B2 (en) 2002-04-30 2008-09-16 Renesas Technology Corp. Semiconductor device and electronic device
KR100993579B1 (ko) 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
KR100993277B1 (ko) 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
JP4547252B2 (ja) * 2003-12-24 2010-09-22 エスティーマイクロエレクトロニクス,インコーポレイテッド 集積回路パッケージにおける半田接合信頼性を改善するシステム及び方法
JP2005191574A (ja) * 2003-12-24 2005-07-14 Stmicroelectronics Inc 集積回路パッケージにおける半田接合信頼性を改善するシステム及び方法
JP2005303107A (ja) * 2004-04-14 2005-10-27 New Japan Radio Co Ltd リードフレームおよび半導体装置並びにそれらの製造方法
JP2006294809A (ja) * 2005-04-08 2006-10-26 Rohm Co Ltd 半導体装置
WO2006109566A1 (ja) * 2005-04-08 2006-10-19 Rohm Co., Ltd. 半導体装置
JP2019047004A (ja) * 2017-09-04 2019-03-22 大日本印刷株式会社 リードフレーム、半導体装置、および半導体装置の製造方法

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