JPH0332050A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
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- JPH0332050A JPH0332050A JP16780789A JP16780789A JPH0332050A JP H0332050 A JPH0332050 A JP H0332050A JP 16780789 A JP16780789 A JP 16780789A JP 16780789 A JP16780789 A JP 16780789A JP H0332050 A JPH0332050 A JP H0332050A
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- 239000000758 substrate Substances 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＩＣパッケージの高密度実装に用いるＩＣパ
ッケージ及びリード形状に関するものである。
ッケージ及びリード形状に関するものである。
第７図は従来の一般的な形状のＩＣパッケージを基板に
実装した状態を示す側面図で、図においで、（７）は基
板、＋５１． ＋６１は基板（７）に実装されたＩＣパ
ッケージ、（２）はＩＣの外部端子（以下、リードと呼
ぶ）である。
実装した状態を示す側面図で、図においで、（７）は基
板、＋５１． ＋６１は基板（７）に実装されたＩＣパ
ッケージ、（２）はＩＣの外部端子（以下、リードと呼
ぶ）である。
次に動作について説明する。
ＩＣパッケージ＋５１． ＋６１はそれぞれ基板（力に
パフケージ下面を接した状態で、外部リード（２）を基
板（７）上に設けられた配線パターン（ランド）に半田
付けされている。
パフケージ下面を接した状態で、外部リード（２）を基
板（７）上に設けられた配線パターン（ランド）に半田
付けされている。
従っで、ＩＣパッケージ＋５１．＋６１のリード（２）
部分を含めた面積が基板（力士にＩＣの装着スペースと
して必要であり、基板（７）上の配線パターンを無視し
たとしても、基板寸法は装着すべきＩＣパッケージの＋
５１． （６１の大きさとその数で決まる面積が最低限
必要となる。
部分を含めた面積が基板（力士にＩＣの装着スペースと
して必要であり、基板（７）上の配線パターンを無視し
たとしても、基板寸法は装着すべきＩＣパッケージの＋
５１． （６１の大きさとその数で決まる面積が最低限
必要となる。
特に、基板構造がスルーホールを使わない片面配線の基
板では、ＩＣパッケージ＋５１． （６１が装着される
基板スパースを配線領域としてあまり有効に使えないた
めに基板寸法は大きくなる。
板では、ＩＣパッケージ＋５１． （６１が装着される
基板スパースを配線領域としてあまり有効に使えないた
めに基板寸法は大きくなる。
〔発明が解決しようとする１ＩＢ）
従来のＩＣパッケージの実装方法は以上のように構成さ
れていたので基板にＩＣを装着するためにどうしても基
板の寸法が大きくなり、電子機器の小形化を妨げる要因
となっており、これに対処するため、ＩＣパッケージの
小形化、多ビン化とピンリードピッチの縮小化がなされ
ているが、実装技術が難しいなどの問題点があった。
れていたので基板にＩＣを装着するためにどうしても基
板の寸法が大きくなり、電子機器の小形化を妨げる要因
となっており、これに対処するため、ＩＣパッケージの
小形化、多ビン化とピンリードピッチの縮小化がなされ
ているが、実装技術が難しいなどの問題点があった。
この発明は上記のような問題点を解消するためなされた
もので、新規技術の導入なしに、現状のＩＣパッケージ
でも高密度実装が可能なＩＣパッケージを得ることを目
的とする。
もので、新規技術の導入なしに、現状のＩＣパッケージ
でも高密度実装が可能なＩＣパッケージを得ることを目
的とする。
この発明に係るＩＣパッケージはパッケージを基板垂直
方向に積重ねた状態で実装することを可能としたもので
ある。
方向に積重ねた状態で実装することを可能としたもので
ある。
この発明におけるＩＣパッケージのリード形状はパッケ
ージを積み重ねた状態で基板上への半田付けを可能とし
、またパッケージ上、下面に設けた凸凹部は、パッケー
ジの重ね合せにおいてその位置合せを容易にする。
ージを積み重ねた状態で基板上への半田付けを可能とし
、またパッケージ上、下面に設けた凸凹部は、パッケー
ジの重ね合せにおいてその位置合せを容易にする。
以下、この発明の一実施例を図について説明する。
第１図、第２図は、この発明の一実施例であるＩＣパッ
ケージを示す側面図、および平面図である。
ケージを示す側面図、および平面図である。
図においで、（１１はパッケージ封止材、（２）は外部
リード、（３）はＩＣパッケージの上面に設けられた凸
部、（４）は同じく下面に設けられた凹部である。
リード、（３）はＩＣパッケージの上面に設けられた凸
部、（４）は同じく下面に設けられた凹部である。
第３図は、第１図、第２図におけるＩＣパッケージを基
板に実装した状態の側面図で、図においで、（５）は第
１のＩＣパッケージ、（６）は第１のＩＣパッケージ（
５）の上に重ねて装着された第２のＩＣパフケージ、（
？）はＩＣパッケージ（５１，＋６）が実装された基板
である。
板に実装した状態の側面図で、図においで、（５）は第
１のＩＣパッケージ、（６）は第１のＩＣパッケージ（
５）の上に重ねて装着された第２のＩＣパフケージ、（
？）はＩＣパッケージ（５１，＋６）が実装された基板
である。
第１図、第２図においで、外部リード（２）は通常のＩ
Ｃパッケージのものよりも長く引き出され、また、バフ
ケージ＋１１の下面に適当なスペースが取れるようにフ
ォーミングされている。第３図は第１図、第２図におけ
るＩＣパッケージを基板に実装した状態を示したもので
、通常のリード長さを持つ第１のＩＣパッケージの上部
に第１図、第２図に示すリード形状を持つ、第２のＩＣ
パッケージを積重ねて装着しである。この第３図の基板
（７）では従来の基板に比べ、ＩＣが占める基板上の面
積は約１／２になっていることが判る。
Ｃパッケージのものよりも長く引き出され、また、バフ
ケージ＋１１の下面に適当なスペースが取れるようにフ
ォーミングされている。第３図は第１図、第２図におけ
るＩＣパッケージを基板に実装した状態を示したもので
、通常のリード長さを持つ第１のＩＣパッケージの上部
に第１図、第２図に示すリード形状を持つ、第２のＩＣ
パッケージを積重ねて装着しである。この第３図の基板
（７）では従来の基板に比べ、ＩＣが占める基板上の面
積は約１／２になっていることが判る。
また、第１図、第２図に示すＩＣパフケージ上面の２つ
の凸部（３）及び下面の２つの凹部（４）は第３図のよ
うにパフケージを積重ねた場合、各々第１のＩＣパッケ
ージ（５）の凸部（３）が第２のパッケージ凹部（４）
に嵌合して装着され、重ね合せ位置を決定する役百を果
たし、半田付は実装時の位置決めを容易にしている。第
１図、第２図では２つの凸部凹部の大きさを変えており
、さらにその位置決めをも容易にしている。
の凸部（３）及び下面の２つの凹部（４）は第３図のよ
うにパフケージを積重ねた場合、各々第１のＩＣパッケ
ージ（５）の凸部（３）が第２のパッケージ凹部（４）
に嵌合して装着され、重ね合せ位置を決定する役百を果
たし、半田付は実装時の位置決めを容易にしている。第
１図、第２図では２つの凸部凹部の大きさを変えており
、さらにその位置決めをも容易にしている。
第３図に示すように第１のＩＣパッケージ（５）を基板
（７）に装着した上部に第２のＩＣパッケージ（６）を
重ね合わせて装着すると、従来の基板実装に比べ、ＩＣ
パッケージ部分が占める基板上の面積を約１７２に低減
することができる。
（７）に装着した上部に第２のＩＣパッケージ（６）を
重ね合わせて装着すると、従来の基板実装に比べ、ＩＣ
パッケージ部分が占める基板上の面積を約１７２に低減
することができる。
なお、上記実施例ではパッケージ封止材（１１の形状を
第１のＩＣパフケージ（５）と第２のＩＣパフケージ（
６）とも同一のものを示したが、これは当然別形状を持
つＩＣパッケージでもよく、また第４図、第５図に示す
ように、第２のＩＣＣパツケージｆ６＋リード（２）は
基板（７）に半田付けされる必要はなく第１のＩＣパッ
ケージ（５）のリード部分に半田付けしても同様に実装
面積を小さくできる。
第１のＩＣパフケージ（５）と第２のＩＣパフケージ（
６）とも同一のものを示したが、これは当然別形状を持
つＩＣパッケージでもよく、また第４図、第５図に示す
ように、第２のＩＣＣパツケージｆ６＋リード（２）は
基板（７）に半田付けされる必要はなく第１のＩＣパッ
ケージ（５）のリード部分に半田付けしても同様に実装
面積を小さくできる。
また、上記実施例ではデュアルインライン形のフラント
パツケージの場合を示したが、これは他の形状（例えば
ＤＥＰ、ＱＦＰ等）でも同様であることは言うまでもな
く、ＩＣの数においても、３段以上に重ね合せても良い
。
パツケージの場合を示したが、これは他の形状（例えば
ＤＥＰ、ＱＦＰ等）でも同様であることは言うまでもな
く、ＩＣの数においても、３段以上に重ね合せても良い
。
さらに、上記実施例では、ＩＣパフケージの上面に凸部
（３）を、ＩＣパフケージの下面に凹部（４）を設けた
場合を示したがこれは下面に凸部、上面に凹部でも全く
同様の効果が得られるだけでなく、下面に凸部を設ける
ことにより、第６図に示すように、基板［７）に対する
第１のＩＣパフケージ（５）の位置合せを容易にできる
利点がある。
（３）を、ＩＣパフケージの下面に凹部（４）を設けた
場合を示したがこれは下面に凸部、上面に凹部でも全く
同様の効果が得られるだけでなく、下面に凸部を設ける
ことにより、第６図に示すように、基板［７）に対する
第１のＩＣパフケージ（５）の位置合せを容易にできる
利点がある。
また、上記実施例では凸部（３）、凹部（４）各２つづ
つ設けた場合を示したが１、これは１つあるいは３つ以
上でもよく、またその形状も特に円柱である必要はない
。
つ設けた場合を示したが１、これは１つあるいは３つ以
上でもよく、またその形状も特に円柱である必要はない
。
以上のようにこの発明によれば、ＩＣパフケージのリー
ドの形状を整形することにより、ＩＣパッケージを積重
ねた状態で基板上に実装したので、特に新規な技術や困
難な技術を必要とすることなく、高密度のｒｃ実装が可
能となる。
ドの形状を整形することにより、ＩＣパッケージを積重
ねた状態で基板上に実装したので、特に新規な技術や困
難な技術を必要とすることなく、高密度のｒｃ実装が可
能となる。
第１図、第２図は、この発明の一実施例によるＩＣパッ
ケージを示す側面図および平面図、第３図は第１図、第
２図のＩＣパッケージ多段実装した状態の基板の側面図
、第４図、第５図及び第６図はこの発明の他の実施例を
示すＩＣパッケージの実装状態を示す側面図、平面図及
び側断面図、第７図は従来のＩＣパッケージの実装状態
を示す側面図である。 図においで、（２）はＩＣパフケージ外部端子（リード
） 、（３１は凸部、（４）は凹部、（５）は第１のＩ
Ｃパッケージ、（６）は第２のＩＣパッケージ、（７）
は基板を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
ケージを示す側面図および平面図、第３図は第１図、第
２図のＩＣパッケージ多段実装した状態の基板の側面図
、第４図、第５図及び第６図はこの発明の他の実施例を
示すＩＣパッケージの実装状態を示す側面図、平面図及
び側断面図、第７図は従来のＩＣパッケージの実装状態
を示す側面図である。 図においで、（２）はＩＣパフケージ外部端子（リード
） 、（３１は凸部、（４）は凹部、（５）は第１のＩ
Ｃパッケージ、（６）は第２のＩＣパッケージ、（７）
は基板を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 基板上に装着された第１のＩＣパッケージの上部に積み
重ねた状態で、第１のＩＣが実装された基板又は第１の
ＩＣの端子に実装できる端子構造を持つことを特徴とし
たＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780789A JPH0332050A (ja) | 1989-06-28 | 1989-06-28 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780789A JPH0332050A (ja) | 1989-06-28 | 1989-06-28 | Ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332050A true JPH0332050A (ja) | 1991-02-12 |
Family
ID=15856473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16780789A Pending JPH0332050A (ja) | 1989-06-28 | 1989-06-28 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332050A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394010A (en) * | 1991-03-13 | 1995-02-28 | Kabushiki Kaisha Toshiba | Semiconductor assembly having laminated semiconductor devices |
| US5623395A (en) * | 1995-12-15 | 1997-04-22 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US5754405A (en) * | 1995-11-20 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stacked dual in-line package assembly |
| US5754408A (en) * | 1995-11-29 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stackable double-density integrated circuit assemblies |
| US5790381A (en) * | 1995-12-15 | 1998-08-04 | Mitsubishi Semiconductor America, Inc. | Integrated circuit package assembly |
| US6784529B2 (en) * | 2002-01-04 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device |
| JP2014154648A (ja) * | 2013-02-07 | 2014-08-25 | Panasonic Corp | 半導体装置および電子回路装置、圧縮機 |
| EP2894489A1 (en) | 2014-01-13 | 2015-07-15 | Micronas GmbH | Sensor device |
| JP2019144016A (ja) * | 2018-02-16 | 2019-08-29 | Tdk株式会社 | 磁気センサ及びこれを備える磁気センサ連結体 |
-
1989
- 1989-06-28 JP JP16780789A patent/JPH0332050A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394010A (en) * | 1991-03-13 | 1995-02-28 | Kabushiki Kaisha Toshiba | Semiconductor assembly having laminated semiconductor devices |
| US5754405A (en) * | 1995-11-20 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stacked dual in-line package assembly |
| US5754408A (en) * | 1995-11-29 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stackable double-density integrated circuit assemblies |
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| JP2014154648A (ja) * | 2013-02-07 | 2014-08-25 | Panasonic Corp | 半導体装置および電子回路装置、圧縮機 |
| EP2894489A1 (en) | 2014-01-13 | 2015-07-15 | Micronas GmbH | Sensor device |
| JP2015132595A (ja) * | 2014-01-13 | 2015-07-23 | マイクロナス ゲー・エム・ベー・ハー | センサ装置 |
| US9632148B2 (en) | 2014-01-13 | 2017-04-25 | Micronas Gmbh | Sensor device |
| JP2019144016A (ja) * | 2018-02-16 | 2019-08-29 | Tdk株式会社 | 磁気センサ及びこれを備える磁気センサ連結体 |
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