JPH02138766A - 電子部品のパツケージ構造 - Google Patents
電子部品のパツケージ構造Info
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- JPH02138766A JPH02138766A JP19688188A JP19688188A JPH02138766A JP H02138766 A JPH02138766 A JP H02138766A JP 19688188 A JP19688188 A JP 19688188A JP 19688188 A JP19688188 A JP 19688188A JP H02138766 A JPH02138766 A JP H02138766A
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＳ ＯＰ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｐａｃｋａｇｅ ） 、 ＱＦ Ｐ （Ｆｌａｔ Ｑｕ
ａｄ ｉｎ １ｉｎｅ Ｐａｃｋａｇｅ）等で代表され
る表面実装型の電子部品のパッケージ構造に関するもの
である。
Ｐａｃｋａｇｅ ） 、 ＱＦ Ｐ （Ｆｌａｔ Ｑｕ
ａｄ ｉｎ １ｉｎｅ Ｐａｃｋａｇｅ）等で代表され
る表面実装型の電子部品のパッケージ構造に関するもの
である。
第９図〜第１１図は従来の表面実装型の電子部品である
半導体素子のパッケージ構造を示す平面図、正面図及び
側面図、第１２図及び第１３図は半導体素子をプリント
基板等の配線基板に表面実装した状態を示す平面図及び
側面図である。図において、（１）は半導体素子で、リ
ードフレームに半導体チップを接続した優、樹脂封止し
、リード（２）をベンドしたものである。（３）は封止
樹脂、（５）はプリント基板等の配線基板ではんだ（６
）によシ半導体素子（１）を接続したものである。
半導体素子のパッケージ構造を示す平面図、正面図及び
側面図、第１２図及び第１３図は半導体素子をプリント
基板等の配線基板に表面実装した状態を示す平面図及び
側面図である。図において、（１）は半導体素子で、リ
ードフレームに半導体チップを接続した優、樹脂封止し
、リード（２）をベンドしたものである。（３）は封止
樹脂、（５）はプリント基板等の配線基板ではんだ（６
）によシ半導体素子（１）を接続したものである。
次に作用について説明する。半導体素子（１）は、−搬
にリードフレームのダイパッドに半導体チップをダイポ
ンドし、その後に半導体チップとリード（２）間を金線
ワイヤ等で接続したものを封止樹脂（３）によシ封止し
、リード（２）を第１１図のようにベントしたものであ
る。
にリードフレームのダイパッドに半導体チップをダイポ
ンドし、その後に半導体チップとリード（２）間を金線
ワイヤ等で接続したものを封止樹脂（３）によシ封止し
、リード（２）を第１１図のようにベントしたものであ
る。
プリント基板等の配線基板に従来の半導体素子を第６図
のように実装したときに近年の高密度実装化に伴って隣
り合う半導体素子間のすき間Ａ及び相対するパッケージ
のリード間隔Ｂが小さくなり、またパッケージ自体の小
形化に伴ないリードピッチ寸法が非常に小さくなる傾向
になって、きている。このような傾向の中で従来の半導
体素子のパッケ−ジ構造にあっては、絶縁を保つだめの
空間が必要であり、高密度実装の妨げとなっている。
のように実装したときに近年の高密度実装化に伴って隣
り合う半導体素子間のすき間Ａ及び相対するパッケージ
のリード間隔Ｂが小さくなり、またパッケージ自体の小
形化に伴ないリードピッチ寸法が非常に小さくなる傾向
になって、きている。このような傾向の中で従来の半導
体素子のパッケ−ジ構造にあっては、絶縁を保つだめの
空間が必要であり、高密度実装の妨げとなっている。
また上記のリードピッチの微小化に伴ないパッケージの
はんだ吋は時にリード間ショートが発生しやすくなるな
どの問題点があった０ この発明は、上記のような問題点を解決するためになさ
れたもので、実装に際して隣り合う半導体素子間の間隔
を極力短くして実装密度を高めたシ、微小ピッチを有す
るパッケージのはんだ付は時のリード間ショートの発生
を防止することを目的とする。
はんだ吋は時にリード間ショートが発生しやすくなるな
どの問題点があった０ この発明は、上記のような問題点を解決するためになさ
れたもので、実装に際して隣り合う半導体素子間の間隔
を極力短くして実装密度を高めたシ、微小ピッチを有す
るパッケージのはんだ付は時のリード間ショートの発生
を防止することを目的とする。
この発明に係る電子部品のパッケージ構造は、隣り合う
リードのベンド形状を変化させ、リード間の寸法を大き
くしたものでめる０ 〔作用〕 この発明における′電子部品のパッケージは、隣り合う
リードのベンド形状が異なりリード間の寸法が大きくと
られているので、プリント基板等の配臓基板に複数個実
装した際に１つのパッケージのリード間にもう１つのパ
ッケージのり−ド全配すような実装が可能となったシ、
微小ピッチ寸法を有するパッケージにおいて、はんだ寸
は時のリード間ショートの発生を防止することができる
。
リードのベンド形状を変化させ、リード間の寸法を大き
くしたものでめる０ 〔作用〕 この発明における′電子部品のパッケージは、隣り合う
リードのベンド形状が異なりリード間の寸法が大きくと
られているので、プリント基板等の配臓基板に複数個実
装した際に１つのパッケージのリード間にもう１つのパ
ッケージのり−ド全配すような実装が可能となったシ、
微小ピッチ寸法を有するパッケージにおいて、はんだ寸
は時のリード間ショートの発生を防止することができる
。
以下、この発（７）の一実施例を図について説明する。
第１図〜第３図は半導体素子のパッケージ構造を示す！
：ｆＬ面図、正面図及び側面図、第４図及び第５図は第
１図に示した半導体素子を配線基板に複数個実装した状
況を示す平面図及び側面図、第６図及び第′７図は微小
パッケージにこの発明を実施した例の平面図及び側面図
、第８図は第４図に示す実装例を変形した他の例を示す
平面図である。
：ｆＬ面図、正面図及び側面図、第４図及び第５図は第
１図に示した半導体素子を配線基板に複数個実装した状
況を示す平面図及び側面図、第６図及び第′７図は微小
パッケージにこの発明を実施した例の平面図及び側面図
、第８図は第４図に示す実装例を変形した他の例を示す
平面図である。
図において、（１）〜ｆ３ｉ １ （５）は第９図及び
第１３図の従来例に示しだものと同一ないし和め部分を
示す。
第１３図の従来例に示しだものと同一ないし和め部分を
示す。
（４）はリード（２）と異なるベンド形状を有するリー
ドである。
ドである。
次に作用について説明する。リード（２）及びリード（
２）ト異なるベンド形状を有するリード（４）は互いに
異なるベンド形状を有するので、プリント基板等の配線
基板（５）に複数個実装されたときに第４図に示すよう
にｌｌＪり合５＃−導体累子（１）間において、相対す
るパッケージのリード（２）及びリード（２）と異なる
ベンド形状を有するリード（４）が入シ組むように配置
されるような状態が可能となシ実装ｆａ度が高められる
。また、微小ピッチを有するパッケージにおいては第６
図に示すようにこの発明により従来パッケージの微小ピ
ッチ寸法のリード（２）の間隔（第９図に示すＡ）より
もこの発明に係るパッケージのリード（２）及びリード
（２）と異なるベンド形状を有するリード（４）の間隔
（第６図に示すＣ及びＤ）が大きくなり、はんだ酊は時
のリード間ショートの発生が防止できる。
２）ト異なるベンド形状を有するリード（４）は互いに
異なるベンド形状を有するので、プリント基板等の配線
基板（５）に複数個実装されたときに第４図に示すよう
にｌｌＪり合５＃−導体累子（１）間において、相対す
るパッケージのリード（２）及びリード（２）と異なる
ベンド形状を有するリード（４）が入シ組むように配置
されるような状態が可能となシ実装ｆａ度が高められる
。また、微小ピッチを有するパッケージにおいては第６
図に示すようにこの発明により従来パッケージの微小ピ
ッチ寸法のリード（２）の間隔（第９図に示すＡ）より
もこの発明に係るパッケージのリード（２）及びリード
（２）と異なるベンド形状を有するリード（４）の間隔
（第６図に示すＣ及びＤ）が大きくなり、はんだ酊は時
のリード間ショートの発生が防止できる。
なお、Ｅ記実施例はリード形状を変更したものについて
説明したがリードベンド形状を変更しなくともパッケー
ジのリード間ピッチの大きなものについては第８図に示
すように１つのパッケージのリード間にもう１つのリー
ドを配することが可能であり、実装密度を高めることが
できる。
説明したがリードベンド形状を変更しなくともパッケー
ジのリード間ピッチの大きなものについては第８図に示
すように１つのパッケージのリード間にもう１つのリー
ドを配することが可能であり、実装密度を高めることが
できる。
以上のように、この発明によれば、パッケージの＠シ合
うリードのベンド形状を変化させることによシリード間
寸法を大きくしたので、プリント基板等の配線基板に複
数個実装した際に、相対するパッケージのリードが互い
に入シ組むように配置することができるため実装密度を
高めることができ、また彼小ピッチを有するパッケージ
においてははんだｔ＝ｆけ時のリード間ショートの発生
を防止することができる。
うリードのベンド形状を変化させることによシリード間
寸法を大きくしたので、プリント基板等の配線基板に複
数個実装した際に、相対するパッケージのリードが互い
に入シ組むように配置することができるため実装密度を
高めることができ、また彼小ピッチを有するパッケージ
においてははんだｔ＝ｆけ時のリード間ショートの発生
を防止することができる。
第１図はこの発明の一実施例による半導不素子のパッケ
ージ構造を示す平面図、第２図は第１図におけるパッケ
ージ構造の正面図、第３図は第１図におけるパッケージ
構造の側面図、第４図は第１図に示した半導不素子を被
数個配、は基板に実装したときの状況を示す平面図、第
５図は第４図における半導１＋素子を複数イ固配線基板
に実装したときの状況を示す側面図、第６図は第４図の
実装例・の変形例を示す平面図、第７図は第６図におけ
る実装例の変形例を示す側面図、第８図は第４図の実装
例の変形ψ；）を示す平面図、第９図は従来の半導体素
子のパッケージ構造を示す平面図、第１０図は第９図に
おけるパッケージ構造の正面図、第１１図は第９図にお
けるパッケージ構造の側面図、第１２図は従来の半導体
素子をプリント基板等の配線基板にＵ数個実装した状態
を示す千ｍｉ図、１１３図は第１２図における従来の半
導体素子をプリント基板等の配線基板に複数個実装した
状態を示す側面図である。 図において、（１）は半導体水子、（２）はリード、（
３）は封止樹脂、（４）はリード（２）と異なるベンド
形状を有するリード、（５）は配線基板、（６）ははん
だである。 なお、図中、同一符号は同−又（−ｉ：相当部分を示す
。
ージ構造を示す平面図、第２図は第１図におけるパッケ
ージ構造の正面図、第３図は第１図におけるパッケージ
構造の側面図、第４図は第１図に示した半導不素子を被
数個配、は基板に実装したときの状況を示す平面図、第
５図は第４図における半導１＋素子を複数イ固配線基板
に実装したときの状況を示す側面図、第６図は第４図の
実装例・の変形例を示す平面図、第７図は第６図におけ
る実装例の変形例を示す側面図、第８図は第４図の実装
例の変形ψ；）を示す平面図、第９図は従来の半導体素
子のパッケージ構造を示す平面図、第１０図は第９図に
おけるパッケージ構造の正面図、第１１図は第９図にお
けるパッケージ構造の側面図、第１２図は従来の半導体
素子をプリント基板等の配線基板にＵ数個実装した状態
を示す千ｍｉ図、１１３図は第１２図における従来の半
導体素子をプリント基板等の配線基板に複数個実装した
状態を示す側面図である。 図において、（１）は半導体水子、（２）はリード、（
３）は封止樹脂、（４）はリード（２）と異なるベンド
形状を有するリード、（５）は配線基板、（６）ははん
だである。 なお、図中、同一符号は同−又（−ｉ：相当部分を示す
。
Claims (1)
- 隣り合うリードのベンド形状を変化させ、リード間の寸
法が大きくとれるようにしたことを特徴とする電子部品
のパッケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19688188A JPH02138766A (ja) | 1988-08-06 | 1988-08-06 | 電子部品のパツケージ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19688188A JPH02138766A (ja) | 1988-08-06 | 1988-08-06 | 電子部品のパツケージ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02138766A true JPH02138766A (ja) | 1990-05-28 |
Family
ID=16365205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19688188A Pending JPH02138766A (ja) | 1988-08-06 | 1988-08-06 | 電子部品のパツケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
| US8766430B2 (en) | 2012-06-14 | 2014-07-01 | Infineon Technologies Ag | Semiconductor modules and methods of formation thereof |
| US9041460B2 (en) | 2013-08-12 | 2015-05-26 | Infineon Technologies Ag | Packaged power transistors and power packages |
-
1988
- 1988-08-06 JP JP19688188A patent/JPH02138766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
| US8766430B2 (en) | 2012-06-14 | 2014-07-01 | Infineon Technologies Ag | Semiconductor modules and methods of formation thereof |
| US9041460B2 (en) | 2013-08-12 | 2015-05-26 | Infineon Technologies Ag | Packaged power transistors and power packages |
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