JPH10107205A - 積層半導体モジュール - Google Patents
積層半導体モジュールInfo
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- JPH10107205A JPH10107205A JP8255804A JP25580496A JPH10107205A JP H10107205 A JPH10107205 A JP H10107205A JP 8255804 A JP8255804 A JP 8255804A JP 25580496 A JP25580496 A JP 25580496A JP H10107205 A JPH10107205 A JP H10107205A
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Abstract
(57)【要約】
【課題】 積層半導体モジュールの高速動作には、１対
多配線の伝送ディレイの配線ディレイを短くする必要が
ある。 【解決手段】 積層半導体モジュール内の層間接続配線
の配置に関して、層間接続配線の利用目的（１対多接続
用／１体１接続用）に応じて、配置の優先順序を変え
る。つまり、１対多接続用の層間接続配線を半導体チッ
プに最も近い領域に配置し、１対１接続用の層間接続配
線を１対多接続用の層間接続配線よりも半導体チップか
ら遠い位置に配置する。 【効果】 積層半導体モジュール内の配線基板上の１対
多接続用の配線長が約１／４になり、その分だけ配線デ
ィレイを短縮することができる。
多配線の伝送ディレイの配線ディレイを短くする必要が
ある。 【解決手段】 積層半導体モジュール内の層間接続配線
の配置に関して、層間接続配線の利用目的（１対多接続
用／１体１接続用）に応じて、配置の優先順序を変え
る。つまり、１対多接続用の層間接続配線を半導体チッ
プに最も近い領域に配置し、１対１接続用の層間接続配
線を１対多接続用の層間接続配線よりも半導体チップか
ら遠い位置に配置する。 【効果】 積層半導体モジュール内の配線基板上の１対
多接続用の配線長が約１／４になり、その分だけ配線デ
ィレイを短縮することができる。
Description
【０００１】
【発明の属する技術分野】半導体チップを三次元的に積
層した積層半導体モジュールに関し、特に、高速動作が
可能な積層半導体モジュールに関する。
層した積層半導体モジュールに関し、特に、高速動作が
可能な積層半導体モジュールに関する。
【０００２】
【従来の技術】計算機実装系への小型化・軽量化・高速
化の要求により、半導体チップの高密度実装が求められ
ている。半導体チップの高密度実装には、複数の半導体
チップをプリント基板等の上に二次元的に搭載するので
はなく、三次元的に積層し、一つのパッケージにする積
層半導体モジュールがある。積層半導体モジュールの従
来技術として、特開平６−１３５４１号公報記載の積層
半導体モジュール等がある。
化の要求により、半導体チップの高密度実装が求められ
ている。半導体チップの高密度実装には、複数の半導体
チップをプリント基板等の上に二次元的に搭載するので
はなく、三次元的に積層し、一つのパッケージにする積
層半導体モジュールがある。積層半導体モジュールの従
来技術として、特開平６−１３５４１号公報記載の積層
半導体モジュール等がある。
【０００３】前記公報記載の積層半導体モジュールは、
半導体チップを接続した配線基板を層状に垂直方向に積
み重ね、各配線基板間の層間を接続する層間接続配線を
半田ボールにより形成し、この層間接続配線により、半
導体チップの入出力パッドと半導体モジュールを搭載す
る実装基板上の配線とを接続する構造である。
半導体チップを接続した配線基板を層状に垂直方向に積
み重ね、各配線基板間の層間を接続する層間接続配線を
半田ボールにより形成し、この層間接続配線により、半
導体チップの入出力パッドと半導体モジュールを搭載す
る実装基板上の配線とを接続する構造である。
【０００４】
【発明が解決しようとする課題】従来の積層半導体モジ
ュールでは、実装密度を上げることを主眼にしており、
半導体モジュール内の層間接続配線の配置に関して特別
な考慮をしていない。
ュールでは、実装密度を上げることを主眼にしており、
半導体モジュール内の層間接続配線の配置に関して特別
な考慮をしていない。
【０００５】積層半導体モジュール内の半導体チップの
入出力パッドと、積層半導体モジュールの入出力端子と
の接続には１対１接続と１対多接続の２通りがある。１
対１接続では、積層半導体モジュールの入出力端子の１
端子と積層半導体モジュール内の１枚の半導体チップの
入出力パッドとを、配線基板上の配線と積層半導体モジ
ュールの層間接続配線により接続する。１対多接続で
は、積層半導体モジュールの入出力端子の１端子と積層
半導体モジュール内の複数の半導体チップの入出力パッ
ドとを、配線基板上の配線と半導体モジュールの層間接
続配線により接続する。１対多接続する配線の例とし
て、半導体チップとしてＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を用いる場合の、アドレス端子を層
間接続して形成するアドレスバスがある。
入出力パッドと、積層半導体モジュールの入出力端子と
の接続には１対１接続と１対多接続の２通りがある。１
対１接続では、積層半導体モジュールの入出力端子の１
端子と積層半導体モジュール内の１枚の半導体チップの
入出力パッドとを、配線基板上の配線と積層半導体モジ
ュールの層間接続配線により接続する。１対多接続で
は、積層半導体モジュールの入出力端子の１端子と積層
半導体モジュール内の複数の半導体チップの入出力パッ
ドとを、配線基板上の配線と半導体モジュールの層間接
続配線により接続する。１対多接続する配線の例とし
て、半導体チップとしてＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）を用いる場合の、アドレス端子を層
間接続して形成するアドレスバスがある。
【０００６】積層半導体モジュールの入出力端子と積層
半導体モジュール内の半導体チップの入出力パッド間の
信号の伝送ディレイは、配線を信号が伝わるのに要する
配線ディレイと、負荷を駆動するのに要する負荷ディレ
イとに分けられる。前記１対多接続は複数の半導体チッ
プに信号伝送する分、前記１対１接続と比較して負荷容
量が大きくなり、負荷ディレイが大きくなる。このた
め、積層半導体モジュールを高速に動作させる場合、１
対多接続の配線基板上の配線長を短くして配線ディレイ
を低減し、伝送ディレイを低減する必要がある。
半導体モジュール内の半導体チップの入出力パッド間の
信号の伝送ディレイは、配線を信号が伝わるのに要する
配線ディレイと、負荷を駆動するのに要する負荷ディレ
イとに分けられる。前記１対多接続は複数の半導体チッ
プに信号伝送する分、前記１対１接続と比較して負荷容
量が大きくなり、負荷ディレイが大きくなる。このた
め、積層半導体モジュールを高速に動作させる場合、１
対多接続の配線基板上の配線長を短くして配線ディレイ
を低減し、伝送ディレイを低減する必要がある。
【０００７】従来技術では１対多接続に関して特別な配
慮をしておらず、層間接続配線を半導体チップの遠隔に
配置した場合１対多接続の配線基板上の配線長が長くな
る。この場合、前記配線の配線ディレイと負荷ディレイ
がともに増大してしまう、つまり、伝送ディレイが増大
するという問題があった。
慮をしておらず、層間接続配線を半導体チップの遠隔に
配置した場合１対多接続の配線基板上の配線長が長くな
る。この場合、前記配線の配線ディレイと負荷ディレイ
がともに増大してしまう、つまり、伝送ディレイが増大
するという問題があった。
【０００８】従来の積層半導体モジュールには、前記以
外の問題として、電源安定化手段を持っておらず、電源
揺れのため高速動作できないことがある。また、さらに
他の問題として、層間接続配線として半田ボールで形成
する場合、半田ボールの熱疲労により層間接続配線が断
線する恐れがある。
外の問題として、電源安定化手段を持っておらず、電源
揺れのため高速動作できないことがある。また、さらに
他の問題として、層間接続配線として半田ボールで形成
する場合、半田ボールの熱疲労により層間接続配線が断
線する恐れがある。
【０００９】本発明の第１の目的は、積層半導体モジュ
ール内の１対多接続の配線基板上の配線ディレイを低減
し、高速動作可能な積層半導体モジュールを提供するこ
とである。
ール内の１対多接続の配線基板上の配線ディレイを低減
し、高速動作可能な積層半導体モジュールを提供するこ
とである。
【００１０】本発明の第２の目的は、半導体チップが長
方形の場合に、積層半導体モジュール内の１対多接続の
配線基板上の配線ディレイを低減し、高速動作可能な半
導体モジュールを提供することである。
方形の場合に、積層半導体モジュール内の１対多接続の
配線基板上の配線ディレイを低減し、高速動作可能な半
導体モジュールを提供することである。
【００１１】本発明の第３の目的は、電源安定手段をそ
なえた積層半導体モジュールを提供することである。
なえた積層半導体モジュールを提供することである。
【００１２】本発明の第４の目的は、熱疲労に耐え得る
層間接続配線を形成することにより、信頼性の高い積層
半導体モジュールを提供することである。
層間接続配線を形成することにより、信頼性の高い積層
半導体モジュールを提供することである。
【００１３】
【課題を解決するための手段】本発明の積層半導体モジ
ュールは、前記第１の目的を達成するため、積層半導体
モジュール内の半導体チップの近傍にある層間接続配線
を１対多接続の目的で優先的に使用し、半導体チップよ
り遠隔にある層間接続配線を１対１接続の目的で優先的
に使用する。
ュールは、前記第１の目的を達成するため、積層半導体
モジュール内の半導体チップの近傍にある層間接続配線
を１対多接続の目的で優先的に使用し、半導体チップよ
り遠隔にある層間接続配線を１対１接続の目的で優先的
に使用する。
【００１４】前記第２の目的を達成するため、積層半導
体モジュール内の半導体チップ長辺近傍にある層間接続
配線を１対多接続の目的で優先的に使用し、半導体チッ
プ短辺近傍にある層間接続配線を１対１接続の目的で優
先的に使用する。
体モジュール内の半導体チップ長辺近傍にある層間接続
配線を１対多接続の目的で優先的に使用し、半導体チッ
プ短辺近傍にある層間接続配線を１対１接続の目的で優
先的に使用する。
【００１５】前記第３の目的を達成するため、表面また
は内部にバイパスコンデンサを形成した配線基板を積層
半導体モジュールの上部、内部または下部に内蔵する。
は内部にバイパスコンデンサを形成した配線基板を積層
半導体モジュールの上部、内部または下部に内蔵する。
【００１６】前記第４の目的を達成するため、層間接続
手段としてバイアホールまたはスルーホールを使用す
る。
手段としてバイアホールまたはスルーホールを使用す
る。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１８】図１（Ａ）は本発明による第１の実施の形
態の断面図、図１（Ｂ）は半導体チップと層間接続配線
との接続の様子を示す模式図である。図１（Ａ）におい
て、１００は第１の実施の形態による積層半導体モジュ
ール、１１０は半導体チップ、１５０は積層半導体モジ
ュール１００の入出力端子のバンプ、１２０は半導体チ
ップを接続する複数の信号配線層を持つ多層配線基板、
１２１は、積層半導体モジュールの入出力端子１５０の
１端子と複数の半導体チップの入出力パッドとを１対多
接続する際に用いる１対多接続用配線層、１２２は、積
層半導体モジュールの入出力端子１５０の１端子と１枚
の半導体チップ１１０の入出力パッドとを１対１接続す
る際に用いる１対１接続用配線層、１２３は層間絶縁
層、１２４は配線基板１２０を接着するための接着層、
１３０は前記１対多接続を形成するための層間接続配線
用スルーホール、１４０は前記１対１接続を形成するた
めの層間接続配線用スルーホール、である。図１（Ｂ）
において、１２５は配線層１２１上の１対多接続に使用
する配線、１２６は配線層１２２上の１対１接続に使用
する配線、である。
態の断面図、図１（Ｂ）は半導体チップと層間接続配線
との接続の様子を示す模式図である。図１（Ａ）におい
て、１００は第１の実施の形態による積層半導体モジュ
ール、１１０は半導体チップ、１５０は積層半導体モジ
ュール１００の入出力端子のバンプ、１２０は半導体チ
ップを接続する複数の信号配線層を持つ多層配線基板、
１２１は、積層半導体モジュールの入出力端子１５０の
１端子と複数の半導体チップの入出力パッドとを１対多
接続する際に用いる１対多接続用配線層、１２２は、積
層半導体モジュールの入出力端子１５０の１端子と１枚
の半導体チップ１１０の入出力パッドとを１対１接続す
る際に用いる１対１接続用配線層、１２３は層間絶縁
層、１２４は配線基板１２０を接着するための接着層、
１３０は前記１対多接続を形成するための層間接続配線
用スルーホール、１４０は前記１対１接続を形成するた
めの層間接続配線用スルーホール、である。図１（Ｂ）
において、１２５は配線層１２１上の１対多接続に使用
する配線、１２６は配線層１２２上の１対１接続に使用
する配線、である。
【００１９】半導体チップ１１０を配線基板１２０に接
続する際に、半導体チップ１１０の入出力パッドの内、
１対多接続される入出力パッドを配線１２５により半導
体チップ１１０の近傍にあるスルーホール１３０に接続
し、１対１接続される入出力パッドを配線１２６により
半導体チップ１１０の遠隔にあるスルーホール１４０に
接続する。半導体チップ１１０を接続して作った複数の
配線基板１２０を接着層１２４により積層し、積層体１
６０を作る。そして、配線１２５、１２６と、スルーホ
ール１３０、１４０により半導体チップ１１０の入出力
パッドと積層半導体モジュールの入出力端子１５０を接
続し、必要な１対多接続と１対１接続を形成する。
続する際に、半導体チップ１１０の入出力パッドの内、
１対多接続される入出力パッドを配線１２５により半導
体チップ１１０の近傍にあるスルーホール１３０に接続
し、１対１接続される入出力パッドを配線１２６により
半導体チップ１１０の遠隔にあるスルーホール１４０に
接続する。半導体チップ１１０を接続して作った複数の
配線基板１２０を接着層１２４により積層し、積層体１
６０を作る。そして、配線１２５、１２６と、スルーホ
ール１３０、１４０により半導体チップ１１０の入出力
パッドと積層半導体モジュールの入出力端子１５０を接
続し、必要な１対多接続と１対１接続を形成する。
【００２０】本実施の形態では、１対多接続用の層間接
続配線用スルーホール１３０を１対１接続用の層間接続
配線用スルーホール１４０よりも半導体チップ１１０の
近傍に配置するところに特徴がある。
続配線用スルーホール１３０を１対１接続用の層間接続
配線用スルーホール１４０よりも半導体チップ１１０の
近傍に配置するところに特徴がある。
【００２１】ここで、層間接続配線にスルーホールを用
いるのは、スルーホールでは、半田ボールのような熱疲
労による断線が生じないため、より安定した層間接続が
可能になり、積層半導体モジュールの信頼性が上がるか
らである。
いるのは、スルーホールでは、半田ボールのような熱疲
労による断線が生じないため、より安定した層間接続が
可能になり、積層半導体モジュールの信頼性が上がるか
らである。
【００２２】本実施の形態において、６ｍｍ×１５ｍｍ
の半導体チップ１１０、２０ｍｍ×２４ｍｍの配線基板
１２０、１．２７ｍｍピッチのスルーホール１３０、１
４０を用いた場合の効果を述べる。配線基板１２０の中
央部に半導体チップ１１０を接続し、図１（Ａ）のよう
に半導体チップ１１０の長辺の両側に１．２７ｍｍピッ
チのスルーホール１３０、１４０をそれぞれ２列ずつ、
スルーホール１３０を半導体チップ１１０の近傍に、ス
ルーホール１４０を半導体チップ１１０の遠隔に形成す
る。この場合に、スルーホールの利用に関して特別な考
慮をしない場合と本発明の場合とを、配線基板１２０上
の配線１２５の最大配線長により比較する。特別な考慮
をしない場合の最大配線長は、半導体チップの中央部の
入出力パッドから最も遠い位置にあるスルーホールまで
の配線長として計算し、１９．５ｍｍとなる。本発明の
場合の最大配線長は、半導体チップの中央部の入出力パ
ッドから、１対多接続用のスルーホールの内、最も遠い
位置にあるスルーホールと最も近い位置にあるスルーホ
ールの中点の位置にあるスルーホールまでの配線長とし
て計算し、５．５ｍｍとなる。よって、最大配線長が約
１／４に短縮され、配線ディレイの低減により半導体モ
ジュール１００の高速動作が可能になる。
の半導体チップ１１０、２０ｍｍ×２４ｍｍの配線基板
１２０、１．２７ｍｍピッチのスルーホール１３０、１
４０を用いた場合の効果を述べる。配線基板１２０の中
央部に半導体チップ１１０を接続し、図１（Ａ）のよう
に半導体チップ１１０の長辺の両側に１．２７ｍｍピッ
チのスルーホール１３０、１４０をそれぞれ２列ずつ、
スルーホール１３０を半導体チップ１１０の近傍に、ス
ルーホール１４０を半導体チップ１１０の遠隔に形成す
る。この場合に、スルーホールの利用に関して特別な考
慮をしない場合と本発明の場合とを、配線基板１２０上
の配線１２５の最大配線長により比較する。特別な考慮
をしない場合の最大配線長は、半導体チップの中央部の
入出力パッドから最も遠い位置にあるスルーホールまで
の配線長として計算し、１９．５ｍｍとなる。本発明の
場合の最大配線長は、半導体チップの中央部の入出力パ
ッドから、１対多接続用のスルーホールの内、最も遠い
位置にあるスルーホールと最も近い位置にあるスルーホ
ールの中点の位置にあるスルーホールまでの配線長とし
て計算し、５．５ｍｍとなる。よって、最大配線長が約
１／４に短縮され、配線ディレイの低減により半導体モ
ジュール１００の高速動作が可能になる。
【００２３】図２は本発明による第２の実施の形態の断
面図である。図２において、２００は第２の実施の形態
による積層半導体モジュールであり、その他の図１と同
一の参照番号は図１と同じものを指す。
面図である。図２において、２００は第２の実施の形態
による積層半導体モジュールであり、その他の図１と同
一の参照番号は図１と同じものを指す。
【００２４】本実施の形態では、半導体チップ１１０が
長方形の場合に、１対多接続用の層間接続配線用スルー
ホール１３０を半導体チップ１１０の長辺近傍に配置
し、１対１接続用の層間接続配線用スルーホール１４０
を半導体チップ１１０の短辺近傍に配置する所に特徴が
ある。
長方形の場合に、１対多接続用の層間接続配線用スルー
ホール１３０を半導体チップ１１０の長辺近傍に配置
し、１対１接続用の層間接続配線用スルーホール１４０
を半導体チップ１１０の短辺近傍に配置する所に特徴が
ある。
【００２５】本実施の形態において、半導体チップ１１
０として、６ｍｍ×１５ｍｍの大きさで、１対多接続を
行う入出力パッドが半導体チップの長辺外周部に配置さ
れた半導体チップを使用し、他の条件は第１の実施の形
態と同じにした場合の効果について述べる。第１及び、
第２の実施の形態を、配線基板１２０上の１対多接続の
最大配線長により比較する。最大配線長は、第１の実施
の形態の本発明の場合の計算法と同じ計算法により計算
した。すると、最大配線長が５．５ｍｍから２．５ｍｍ
へと、約１／２に短縮され配線ディレイが低減し、第１
の実施の形態よりも更に高速動作可能な半導体モジュー
ル２００が得られる。
０として、６ｍｍ×１５ｍｍの大きさで、１対多接続を
行う入出力パッドが半導体チップの長辺外周部に配置さ
れた半導体チップを使用し、他の条件は第１の実施の形
態と同じにした場合の効果について述べる。第１及び、
第２の実施の形態を、配線基板１２０上の１対多接続の
最大配線長により比較する。最大配線長は、第１の実施
の形態の本発明の場合の計算法と同じ計算法により計算
した。すると、最大配線長が５．５ｍｍから２．５ｍｍ
へと、約１／２に短縮され配線ディレイが低減し、第１
の実施の形態よりも更に高速動作可能な半導体モジュー
ル２００が得られる。
【００２６】第２の実施の形態では、長方形の半導体チ
ップ上の入出力パッドの配置に関して特に規定はしない
が、入出力パッドが半導体チップの長辺外周部に配置さ
れている場合、特に配線ディレイが低減できる。
ップ上の入出力パッドの配置に関して特に規定はしない
が、入出力パッドが半導体チップの長辺外周部に配置さ
れている場合、特に配線ディレイが低減できる。
【００２７】図３は本発明による第３の実施の形態の断
面図である。図３において、３００は第３の実施の形態
による積層半導体モジュール、３１０はバイパスコンデ
ンサ、３２０はバイパスコンデンサ３１０と搭載するた
めの配線基板、３３０は配線基板３２０を積層体１６０
に接着するための接着層である。ここで、図１と同一の
参照番号は図１と同じものを指す。
面図である。図３において、３００は第３の実施の形態
による積層半導体モジュール、３１０はバイパスコンデ
ンサ、３２０はバイパスコンデンサ３１０と搭載するた
めの配線基板、３３０は配線基板３２０を積層体１６０
に接着するための接着層である。ここで、図１と同一の
参照番号は図１と同じものを指す。
【００２８】本実施の形態では、半導体チップの電源端
子と、バイパスコンデンサ３１０とを、層間接続用スル
ーホール１３０、１４０により接続した所に特徴があ
る。
子と、バイパスコンデンサ３１０とを、層間接続用スル
ーホール１３０、１４０により接続した所に特徴があ
る。
【００２９】バイパスコンデンサ３１０を積層半導体モ
ジュール３００に内蔵することにより、次の効果があ
る。バイパスコンデンサが積層半導体モジュールの外部
にあった場合は、バイパスコンデンサ、積層半導体モジ
ュールの入出力端子１５０間の配線と、半導体モジュー
ルの入出力端子のインダクタンスをバイパスできず安定
な電源の供給ができない。しかし、バイパスコンデンサ
を積層半導体モジュールに内蔵することにより、それら
のインダクタンスをバイパスすることができ、安定した
電源供給が可能になる。その結果、積層半導体モジュー
ルの高速動作が可能になる。
ジュール３００に内蔵することにより、次の効果があ
る。バイパスコンデンサが積層半導体モジュールの外部
にあった場合は、バイパスコンデンサ、積層半導体モジ
ュールの入出力端子１５０間の配線と、半導体モジュー
ルの入出力端子のインダクタンスをバイパスできず安定
な電源の供給ができない。しかし、バイパスコンデンサ
を積層半導体モジュールに内蔵することにより、それら
のインダクタンスをバイパスすることができ、安定した
電源供給が可能になる。その結果、積層半導体モジュー
ルの高速動作が可能になる。
【００３０】本実施の形態では、バイパスコンデンサを
表面に搭載した基板を半導体モジュールの上部に搭載し
たが、接続の方法はこの方法に限らない。例えば、バイ
パスコンデンサ内蔵の配線基板を、積層半導体モジュー
ルの配線基板の最上層、最下層を含む任意の層間に搭載
する方法がある。また、バイパスコンデンサを表面に搭
載または内蔵した配線基板を搭載する枚数も１枚には限
らず、複数枚を半導体モジュールの最上層、最下層を含
む任意の層間に搭載する方法がある。
表面に搭載した基板を半導体モジュールの上部に搭載し
たが、接続の方法はこの方法に限らない。例えば、バイ
パスコンデンサ内蔵の配線基板を、積層半導体モジュー
ルの配線基板の最上層、最下層を含む任意の層間に搭載
する方法がある。また、バイパスコンデンサを表面に搭
載または内蔵した配線基板を搭載する枚数も１枚には限
らず、複数枚を半導体モジュールの最上層、最下層を含
む任意の層間に搭載する方法がある。
【００３１】
【発明の効果】本発明によれば以下の効果がある。
【００３２】（１）１対多接続用の層間接続配線を半導
体チップの近傍にの配置することにより、配線基板上の
１対多接続用の配線長を約１／４に短縮し、積層半導体
モジュールの高速動作が可能になる。
体チップの近傍にの配置することにより、配線基板上の
１対多接続用の配線長を約１／４に短縮し、積層半導体
モジュールの高速動作が可能になる。
【００３３】（２）半導体チップが長方形の場合に、１
対多接続用の層間接続配線を半導体チップの長辺近傍に
配置することにより、配線基板上１対多接続用の配線長
を上記（１）の効果よりさらに約１／２に短縮し、積層
半導体モジュールの高速動作が可能になる。
対多接続用の層間接続配線を半導体チップの長辺近傍に
配置することにより、配線基板上１対多接続用の配線長
を上記（１）の効果よりさらに約１／２に短縮し、積層
半導体モジュールの高速動作が可能になる。
【００３４】（３）バイパスコンデンサを積層半導体モ
ジュール内に搭載することにより、バイパスコンデンサ
と積層半導体モジュール間の配線や、積層半導体モジュ
ールの入出力パッドのインダクタンスがバイパス可能に
なり、電源供給が安定し高速動作が可能になる。
ジュール内に搭載することにより、バイパスコンデンサ
と積層半導体モジュール間の配線や、積層半導体モジュ
ールの入出力パッドのインダクタンスがバイパス可能に
なり、電源供給が安定し高速動作が可能になる。
【００３５】（４）層間接続配線として、バイアホール
やスルーホールを用いることにより、熱疲労に強い層間
接続が可能になり、積層半導体モジュールの信頼性が向
上する。
やスルーホールを用いることにより、熱疲労に強い層間
接続が可能になり、積層半導体モジュールの信頼性が向
上する。
【図１】（Ａ）は本発明による積層半導体モジュールの
第１の実施の形態の断面図及び（Ｂ）は本発明による積
層半導体モジュールの第１の実施の形態の半導体チップ
とスルーホールの接続の方法を示す摸式図。
第１の実施の形態の断面図及び（Ｂ）は本発明による積
層半導体モジュールの第１の実施の形態の半導体チップ
とスルーホールの接続の方法を示す摸式図。
【図２】本発明による積層半導体モジュールの第２の実
施の形態の断面図。
施の形態の断面図。
【図３】本発明による積層半導体モジュールの第３の実
施の形態の断面図。
施の形態の断面図。
１０１…第１の実施の形態による積層半導体モジュー
ル、１１０…半導体チップ、 １２０…多層配線基
板、１２１…１対多接続用配線層、１２２…１対１接続
用配線層、１２３…層間絶縁層、１２４…接着層、１２
５…１対多接続に使用する配線、１２６…１対１接続に
使用する配線、１３０…１対多接続を形成するための層
間接続用 スルーホール、１４０…１対１接続を形成す
るための層間接続用スルーホール、 １５０ …
積層半導体モジュールの入出力端子のバンプ、１６０…
積層体、２００…第 ２の実施の形態による積層半導体
モジュール、３００…第３の実施の形態による積層半
導体モジュール、３１０…バイパスコンデンサ、３２０
…配線基板、３３０…接着層。
ル、１１０…半導体チップ、 １２０…多層配線基
板、１２１…１対多接続用配線層、１２２…１対１接続
用配線層、１２３…層間絶縁層、１２４…接着層、１２
５…１対多接続に使用する配線、１２６…１対１接続に
使用する配線、１３０…１対多接続を形成するための層
間接続用 スルーホール、１４０…１対１接続を形成す
るための層間接続用スルーホール、 １５０ …
積層半導体モジュールの入出力端子のバンプ、１６０…
積層体、２００…第 ２の実施の形態による積層半導体
モジュール、３００…第３の実施の形態による積層半
導体モジュール、３１０…バイパスコンデンサ、３２０
…配線基板、３３０…接着層。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 3/46 (72)発明者 徳田 正秀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (4)
- 【請求項１】少なくとも一つの半導体チップを接続した
配線基板を複数枚積層した積層体と、前記積層体の最下
層に配置した入出力端子と、前記配線基板上の配線と前
記入出力端子とを接続する層間接続配線と、からなる積
層半導体モジュールにおいて、 前記半導体チップの近
傍にある第１の層間接続配線は、複数の前記配線基板と
一つの前記入出力端子を優先的に接続し、 前記半導体チップの遠隔にある第２の層間接続配線は、
一つの前記配線基板と一つの前記入出力端子を優先的に
接続する、 ことを特徴とする積層半導体モジュール。 - 【請求項２】少なくとも一つの長方形の半導体チップを
接続した配線基板を複数枚積層した積層体と、前記積層
体の最下層に配置した入出力端子と、前記配線基板上の
配線と前記入出力端子とを接続する層間接続配線と、か
らなる積層半導体モジュールにおいて、 前記半導体チップの長辺近傍にある第１の層間接続配線
は、複数の前記配線基板と一つの前記入出力端子を優先
的に接続し、 前記半導体チップの短辺近傍にある第２の層間接続配線
は、一つの前記配線基板と一つの前記入出力端子を優先
的に接続する、 ことを特徴とする積層半導体モジュール。 - 【請求項３】少なくとも一つの半導体チップを接続した
第１群の配線基板を複数枚積層した積層体と、前記積層
体の最下層に配置した入出力端子と、前記配線基板上の
配線と前記入出力端子とを接続する層間接続配線と、か
らなる積層半導体モジュールにおいて、 表面または内部にバイパスコンデンサを搭載した少なく
とも一枚以上の第２群の配線基板を前記積層体の上部、
内部または下部に積層し、 前記バイパスコンデンサと前記第１群の配線基板の電源
配線と前記入出力端子とを接続する層間接続配線を有す
る、 ことを特徴とする積層半導体モジュール。 - 【請求項４】請求項１、請求項２、請求項３または請求
項４の積層半導体モジュールにおいて、前記配線基板間
は充填されており、 前記層間接続配線は、前記積層体の層間の一部または全
部を貫通するバイアホールまたはスルーホールであるこ
と、 を特徴とする積層半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255804A JPH10107205A (ja) | 1996-09-27 | 1996-09-27 | 積層半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255804A JPH10107205A (ja) | 1996-09-27 | 1996-09-27 | 積層半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107205A true JPH10107205A (ja) | 1998-04-24 |
Family
ID=17283872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255804A Pending JPH10107205A (ja) | 1996-09-27 | 1996-09-27 | 積層半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107205A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385088B1 (ko) * | 2000-08-01 | 2003-05-22 | 밍-퉁 센 | 멀티칩 반도체 모듈 및 그 제조 방법 |
| US6861738B2 (en) | 2001-06-01 | 2005-03-01 | Kabushiki Kaisha Toshiba | Laminated-chip semiconductor device |
| JP2009231328A (ja) * | 2008-03-19 | 2009-10-08 | Dainippon Printing Co Ltd | 電子モジュール |
| US8421235B2 (en) | 2010-06-30 | 2013-04-16 | Denso Corporation | Semiconductor device with heat spreaders |
-
1996
- 1996-09-27 JP JP8255804A patent/JPH10107205A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385088B1 (ko) * | 2000-08-01 | 2003-05-22 | 밍-퉁 센 | 멀티칩 반도체 모듈 및 그 제조 방법 |
| US6861738B2 (en) | 2001-06-01 | 2005-03-01 | Kabushiki Kaisha Toshiba | Laminated-chip semiconductor device |
| KR100512835B1 (ko) * | 2001-06-01 | 2005-09-07 | 가부시끼가이샤 도시바 | 칩 적층형 반도체 장치 |
| JP2009231328A (ja) * | 2008-03-19 | 2009-10-08 | Dainippon Printing Co Ltd | 電子モジュール |
| US8421235B2 (en) | 2010-06-30 | 2013-04-16 | Denso Corporation | Semiconductor device with heat spreaders |
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