TWI575669B - 半導體裝置 - Google Patents

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黒田淳
別井□文
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Description

半導體裝置
本發明是有關於在配線基板重疊搭載複數個半導體晶片的半導體裝置之配線基板及半導體晶片的電源系統及接地系統的外部連接用的電極之配置，例如：有關於應用在將微電腦晶片及其周邊晶片等搭載在一個封裝體之像是SiP(System in Package)的資料處理設備等有效的技術。
稱為SiP的資料處理設備具有例如：記載於專利文獻1。記載於專利文獻1的SiP，是使得微電腦晶片以面安裝搭載在形成底面焊球的堆積形式的配線基板之表面，在其上設有同步DRAM(Dynamic Random Access Memory)晶片構成。同步DRAM晶片的背面是接著固定在微電極晶片的表面，露出於同步DRAM晶片之表面的電極焊墊是以打線接合連接於設置在配線基板表面之外周緣部的既定電極。以打線接合連接的路徑，是應用於使微電腦晶片用來存取同步DRAM晶片的位址、指令、資料 及閃控訊號的路徑，並且作為電源系統及接地系統的供電路徑利用。
有關SiP內的訊號品質具有例如：記載於專利文獻2。在專利文獻2，記載著有關在SiP內供複數個半導體晶片連接的配線基板內的配線上，為了維持訊號品質的方法。記載著例如：為了使電源系統和接地系統的安定化，在配線基板內採用電源板及接地板，並且使配線基板的外部電源端子與外部接地端子相鄰接。
〔先行技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開第2006-093189號公報
[專利文獻2]日本特開第2006-237385號公報
本發明人針對應用於SiP形態的半導體裝置的半導體晶片的電極配置和配線基板的電極配置之關係做檢討。如專利文獻1，在同步DRAM晶片的打線接合焊墊、及連接在該之配線基板表面的打線接合焊墊之雙方一同配置在各個外周緣的情形下，比較容易達到路徑的最小化。但是，在同步DRAM晶片的外部端子陣列狀配置在其底面的情形下，在將此種外部端子從配線基板的外周緣拉出到外部的構成中，在配線基板內的配線引繞變長而且 阻抗變大。此為雜訊變大的原因。特別是一般施行對電源系統及接地系統外附旁通電容器令其達到安定化。因此，即使配線基板的外部端子是以BGA(Ball Grid Array)形態構成，仍可將電源系統及接地系統的突起電極分配在外周緣部。因此使得電源系統及接地系統的不安定增加。此時，如專利文獻2，僅單純的鄰接配置電源端子和接地端子是不夠的。
上述及其他課題和新穎特徵，由本詳細說明書的記述及所附圖面即可清楚明了。
若簡單說明本案所揭示的實施形態中具代表性的概要即如下記。
亦即，在配線基板的上面搭載第一半導體晶片，且在第一半導體晶片的上面的中央部搭載第二半導體晶片。第二半導體晶片的電源系統及接地系統的底面電極，是經由形成在第一半導體晶片的中央部的晶片貫通孔導入到形成在配線基板的中央部的外部連接電極。電源系統及接地系統的前述底面電極、貫通孔、及外部連接電極的各個，是以電源系統和接地系統的一單位或複數個單位之所要的組合而成對配置。
若簡單說明本案所揭示的實施形態中具代表 性而得到的效果即如下記。
亦即，可針對半導體裝置的內部提高配線基板及第二半導體晶片的電源及接地的雜訊耐性。
1、1A、1B‧‧‧半導體裝置
10‧‧‧第一半導體晶片
11‧‧‧第一內部電路
12、12v、12g‧‧‧第一晶片底面電極
13、13v、13g‧‧‧第一晶片上面電極
14、14v、14g‧‧‧第一矽貫通孔
15‧‧‧微突起電極
VDDQ‧‧‧資料輸出入系統電路的電源
VDD2‧‧‧指令/位址系統輸入電路的電源
VDD1‧‧‧其他電路的電源
VSS‧‧‧接地
20‧‧‧第二半導體晶片
22、22v、22g‧‧‧第二晶片底面電極
23、23v、23g‧‧‧第二晶片上面電極
24、24v、24g‧‧‧第二矽貫通孔
25‧‧‧微突起電極
30‧‧‧配線基板
31‧‧‧基板內配線
32、32v、32g‧‧‧外部連接電極
33、33v、33g‧‧‧基板電極
34‧‧‧焊球
40‧‧‧樹脂
50‧‧‧主機板
bmp‧‧‧晶片間電極
pad‧‧‧晶片搭載用電極
bga‧‧‧DRAM相關安裝用電極
Fbmp‧‧‧平面觀看半導體裝置1B時的晶片間電極bmp的配置區域
Fpad‧‧‧平面觀看半導體裝置1B時的晶片搭載用電極pad的配置區域
Fbga‧‧‧平面觀看半導體裝置1B時的DRAM相關安裝用電極bga
CHNL0~CHNL3‧‧‧搭載通道
VDDQbmp‧‧‧資料系統電源電極
VSSbmp‧‧‧接地電極
VDD2bmp‧‧‧指令/位址系統電源電極
VDD1bmp‧‧‧其他電路系統電源電極及接地電極
Fpad_VDDQ/GND‧‧‧資料系統電源電極VDDQpad和接地電 極VSSpad的配置區域
Fpad_VDD2/GND‧‧‧指令/位址系統電源電極VDD2pad和接地電極VSSpad的配置區域
Fpad_VDD1/GND‧‧‧其他電路系統電源電極VDD1pad和接地電極VSSpad的配置區域
Fpad_I/O signal‧‧‧同步DRAM晶片的晶片搭載用電極之內的訊號及時脈系統電極的配置區域
Fbmp_VDDQ/GND‧‧‧分配著資料系統電源電極VDDQbmp及接地電極VSSbmp的區域
Fbmp_VDD2/GND‧‧‧分配著前述指令/位址系統電源電極VDD2bmp及接地電極VSSbmp的區域
Fbmp_VDD1/GND‧‧‧分配著其他電路系統電源電極VDD1bmp及接地電極VSSbmp的區域
第1圖是舉例表示有關第1實施形態的半導體裝置之概略式的縱剖面構造的剖面圖。
第2圖是舉例表示著眼於對第1圖之半導體裝置的同步DRAM晶片的電源及接地系統的供給路徑的縱剖面構成的剖面圖。
第3圖是舉例表示有關第2實施形態的半導體裝置之概略式的縱剖面構造的剖面圖。
第4圖是舉例表示有關第3實施形態的半導體裝置之概略式的平面構成的俯視圖。
第5圖是舉例表示微電腦晶片之表面的同步DRAM的搭載通道CHNL0~CHNL3與各搭載通道CHNL0~CHNL3的晶片間電極bmp的配置之說明圖。
第6圖是將配置在微電腦晶片的底面的配置區域Fpad的晶片搭載用電極pad的配置與第4圖的晶片間電極bmp的配置一同舉例表示的說明圖。
第7圖是將微電腦晶片的底面的配置區域Fpad做功能性分類所示的說明圖。
第8圖是舉例表示與一個搭載通道CHNL0的晶片搭 載用電極pad對應之與晶片間電極bmp的連接形態的說明圖。
第9圖是舉例表示陣列狀形成在配線基板之底面之如焊球的DRAM相關安裝用電極的第1配置形態的說明圖。
第10圖是舉例表示陣列狀形成在配線基板之底面之如焊球的DRAM相關安裝用電極的第2配置形態的說明圖。
第11圖是舉例表示陣列狀形成在配線基板之底面之如焊球的DRAM相關安裝用電極的第3配置形態的說明圖。
第12圖是舉例表示陣列狀形成在配線基板之底面之如焊球的DRAM相關安裝用電極的第4配置形態的說明圖。
1.實施形態之概要
首先，針對本案所揭示的具代表性的實施形態說明概要。在針對具代表性的實施形態之概要說明中，附上括弧所參考的圖面中的參考符號，只不過是舉例表示包含在附上該之構成要素的概念。
〔1〕<將第一晶片和第二晶片的電源、接地矽貫通孔， 以互相電容耦合及電感耦合變強地配置在基板中央部>
如第1圖舉例表示，有關具代表性的實施形態的半導體裝置(1)具有：配線基板(30)、搭載在前述配線基板之上的第一半導體晶片(10)、和搭載在其上之中央部的第二半導體晶片(20)。
(a)前述配線基板具有：陣列狀配置在底面的複數個外部連接電極(32、32v、32g)、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數個基板電極(33、33v、33g)、和為了與前述外部連接電極和前述基板電極對應而彼此連接的基板內配線(31)。
(b)前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路(11)、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，陣列狀配置在底面的複數個第一晶片底面電極(12、12v、12g)、和連接在前述第一內部電路之所要的電路節點，陣列狀配置在上面的複數個第一晶片上面電極(13、13v、13g)。
(c)前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路(21)、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，陣列狀配置在底面的複數個第二晶片底面電極(22、22v、22g)、和 連接在前述第二內部電路之所要的電路節點，陣列狀配置在上面的複數個第二晶片上面電極(23、23v、23g)。
(d)前述第二晶片底面電極及前述第二晶片上面電極之內的訊號的對應電極(22、23)及電源系統及接地系統的對應電極(22v、23v、22g、23g)，是經由第二矽貫通孔(24、24v、24g)連接；前述電源系統的第二矽貫通孔和接地系統的第二矽貫通孔，是以一單位或複數單位之所要的組合而成對配置。
(e)在前述第一晶片底面電極及前述第一晶片上面電極之內，設有連接在前述第二矽貫通孔的訊號的對應電極(12、13)及電源系統及接地系統的電極(12v、12g、13v、13g)。
電源系統及接地系統的電極(12v、12g、13v、13g)，是集中在前述第一半導體晶片的中央部；與該前述電源系統及接地系統的前述第一晶片底面電極(12、12v、12g)和對應於此的前述第一晶片上面電極(13、13v、13g)，是經由第一矽貫通孔(14、14v、14g)連接，當中電源系統及接地系統的連接路徑(12v、13v、14v、12g、13g、14g)是集中在中央部；前述電源系統的第一矽貫通孔和接地系統的第一矽貫通孔，是以一單位或複數單位之所要的組合而成對配置。
(f)在前述外部連接電極及前述基板電極之內，設有連接在前述第一矽貫通孔的前述電極(32、32v、32g、 33、33v、33g)，當中有關電源系統及接地系統的電極(32v、33v、32g、33g)，是集中在前述配線基板的中央部；集中在該中央部的電源系統的電極(32v、33v)和接地系統的電極(32g、33g)，是以一單位或複數單位之所要的組合而成對配置。
若藉此，第二半導體晶片的電源系統及接地系統的第二晶片底面電極，即經由形成在第一半導體晶片的中央部的第一矽貫通孔導入到形成在配線基板的中央部的外部連接電極。因而，不必將半導體裝置內部的第二半導體晶片的電源系統及接地系統的配線路徑拉回到配線基板的外周部，就能有助於第二半導體晶片的電源系統及接地系統的低阻抗。進而，與第二半導體晶片的電源系統及接地系統的第二矽貫通孔、連接在第二矽貫通孔的第一半導體晶片的第一矽貫通孔、和連接在第一矽貫通孔的配線基板的外部連接電極，是配置成藉由在電源系統與接地系統之間互相以一單位或複數單位之所要的組合而成對，使電容耦合及電感耦合變強。因而，直至第二半導體晶片的電源接地間的耦合變強。藉由該些，可提高在第一半導體晶片重疊第二半導體晶片，搭載在一個配線基板的半導體裝置的第二半導體晶片的電源及接地的雜訊耐性。此可不必外附旁通電容器。更又，第二半導體晶片藉由第二矽貫通孔使電源系統和接地系統的第二晶片上面電極和第二晶片底面電極貫通，因此複數段重疊第二半導體晶片也同樣 能提高電源及接地的雜訊耐性。
〔2〕<具有複數段層積的複數個第二半導體晶片>
於第1項的半導體裝置中，前述第二半導體晶片是複數段層積配置。與所層積之下側的第二半導體晶片的前述第二晶片上面電極和所層積之上側的第二半導體晶片的前述第二晶片底面電極對應彼此連接。
若藉此，即可於縱方向有效的利用第一半導體晶片的上面。如第1項記載，第二半導體晶片藉由第二矽貫通孔使電源系統和接地系統的第二晶片上面電極和第二晶片底面電極貫通，因此即使複數段重疊第二半導體晶片仍可保證電源及接地的雜訊耐性提高作用。
〔3〕<分類為第二半導體晶片的資料系統、指令/位址系統、及其他用途的電源系統及接地系統的電極>
於第1項的半導體裝置中，前述第二半導體晶片具有長尺狀的電極配置區域。前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。經由第二矽貫通孔連接的電源系統及接地系統的電極，分為三類。第1、為了使前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極(VDDQbmp、VSSbmp)。第2、為了使前述指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源及接地電極(VDD2bmp、VSSbmp)。第3、為了使其他電路獲得電 源及接地的其他電路系統電源及接地電極(VDD1bmp、VSSbmp)。前述資料系統電源及接地電極是沿著電極配置區域之長邊的一邊配置。前述指令/位址系統電源及接地電極是沿著電極配置區域之長邊的另一邊配置。前述其他電路系統電源及接地電極是沿著電極配置區域之長邊的兩端部的短邊配置。
若藉此，大致區分為資料輸出入系統電極、指令/位址系統輸入電極、及其他電極而配置著電源及接地系統的電極，因此能夠以大致區分的電極單位提高對電源及接地的雜訊耐性。
〔4〕<可將最大四個的第二半導體晶片以X及Y方向的各向呈線對稱連接的第一晶片>
於第3項之半導體裝置中，前述第一半導體晶片，具有四組(CHNL0~CHNL3)前述第一晶片上面電極，其為在同一平面內矩陣狀地以有關其長邊方向與短邊方向的線對稱配置連接四個電極配置區域。四組前述第一晶片上面電極具有，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域的關係。
若藉此，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，沿著長邊方向集中在第二半導體晶片的短 邊方向中心，就能藉此抑制對其他電源及接地及訊號的影響。藉此，為了使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極，可進一步提高對前述資料輸出入系統電路的電源及接地的雜訊耐性。
〔5〕<第二半導體晶片：同步DRAM>
於第4項之半導體裝置中，前述第二半導體晶片，是作為前述第二晶片底面電極及前述第二晶片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
若藉此，就能防止輸出入資料位元數多的同步DRAM的電源及接地系統的雜訊引起誤動作。
〔6〕<第一半導體晶片：微電腦>
於第5項之半導體裝置中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
若藉此，就能有助於針對以抑制電源及接地系統之雜訊的同步DRAM作為資料儲存區域利用的微電腦之資料處理動作提高可靠性。
〔7〕<將第一晶片和第二晶片的電源、接地電極，以電容耦合及電感耦合變大地配置在基板中央部>
有關另一實施形態的半導體裝置具有：配線基板、搭 載在前述配線基板的上面的第一半導體晶片、和搭載在前述第一半導體晶片的上面的中央部的第二半導體晶片。與第1項之半導體裝置之著眼點的主要不同點，是在於將第一半導體晶片及第二半導體晶片的電源及接地的電容耦合及電感耦合變大的配置對象，由矽貫通孔著眼於電極本身做變更的這一點。
(a)前述配線基板具有：陣列狀配置在底面的複數個外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數個基板電極、和為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線。
(b)前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，陣列狀配置在底面的複數個第一晶片底面電極、和連接在前述第一內部電路之所要的電路節點，陣列狀配置在上面的複數個第一晶片上面電極。
(c)前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，陣列狀配置在底面的複數個第二晶片底面電極、和 連接在前述第二內部電路之所要的電路節點，陣列狀配置在上面的複數個第二晶片上面電極。
(d)前述第二晶片底面電極及前述第二晶片上面電極之內的電源系統及接地系統的對應電極，是經由第二矽貫通孔連接；經由第二矽貫通孔連接的電源系統電極和接地系統電極(22v、23v、22g、23g)，是以一單位或複數單位之所要的組合而成對配置；
(e)在前述第一晶片底面電極及前述第一晶片上面電極之內，連接在前述第二矽貫通孔的電源系統及接地系統的電極是集中在前述第一半導體晶片的中央部；集中在該中央部的前述電源系統及接地系統的各個前述第一晶片底面電極和對應於此的前述第一晶片上面電極，是經由第一矽貫通孔連接；經由第一矽貫通孔連接的各個電源系統電極(32v、33v)和接地系統電極(32g、33g)，是以一單位或複數單位之所要的組合而成對配置。
(f)在前述外部連接電極及前述基板電極之內，有關連接在前述第一矽貫通孔的電源系統及接地系統的電極是集中在前述配線基板的中央部；集中在該中央部的電源系統的電極和接地系統的電極，是以一單位或複數單位之所要的組合而成對配置。
若藉此，第二半導體晶片的電源系統及接地系統的第二晶片底面電極，是經由形成在第一半導體晶片 的中央部的前述第一晶片底面電極及前述第一晶片上面電極導入到形成在配線基板的中央部的外部連接電極。因而，不必將半導體裝置內部的第二半導體晶片的電源系統及接地系統的配線路徑拉回到配線基板的外周部，就能有助於第二半導體晶片的電源系統及接地系統的低阻抗。進而，與第二半導體晶片的電源系統及接地系統的前述第二晶片底面電極及前述第二晶片上面電極、連接於該等的第一半導體晶片的第一晶片底面電極及第一晶片上面電極、和連接於該等的配線基板的外部連接電極，是以電源系統與接地系統的一單位或複數單位之所要的組合而成對配置，互相使電容耦合及電感耦合變大。因而，直至第二半導體晶片的電源接地間的耦合變強。藉由該些，可提高在第一半導體晶片重疊第二半導體晶片，搭載在一個配線基板的半導體裝置的第二半導體晶片的電源及接地的雜訊耐性。此可不必外附旁通電容器。更又，第二半導體晶片藉由第二矽貫通孔使電源系統和接地系統的第二晶片上面電極和第二晶片底面電極貫通，因此複數段重疊第二半導體晶片也同樣能提高電源及接地的雜訊耐性。
〔8〕<具有複數段層積的複數個第二半導體晶片>
於第7項的半導體裝置中，前述第二半導體晶片是複數段層積配置。與所層積之下側的第二半導體晶片的前述第二晶片上面電極和所層積之上側的第二半導體晶片的前述第二晶片底面電極對應彼此連接。
若藉此，即可於縱方向有效的利用第一半導體晶片的上面。如第1項記載，第二半導體晶片藉由第二矽貫通孔使電源系統和接地系統的第二晶片上面電極和第二晶片底面電極貫通，因此即使複數段重疊第二半導體晶片仍可保證電源及接地的雜訊耐性提高作用。
〔9〕<分類為第二半導體晶片的資料系統、指令/位址系統、及其他用途的電源系統及接地系統的電極>
於第8項的半導體裝置中，前述第二半導體晶片具有長尺狀的電極配置區域。前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了使前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極、為了使前述指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源及接地電極、和為了使其他電路獲得電源及接地的其他電路系統電源及接地電極。前述資料系統電源及接地電極是沿著電極配置區域之長邊的一邊配置。前述指令/位址系統電源及接地電極是沿著電極配置區域之長邊的另一邊配置。前述其他電路系統電源及接地電極是沿著電極配置區域之長邊的兩端部的短邊配置。
若藉此，大致區分為資料輸出入系統電路、指令/位址系統輸入電路、及其他電路而配置著電源及接地系統的電極，因此能夠以大致區分的電路單位提高對電 源及接地的雜訊耐性。
〔10〕<可將最大四個的第二半導體晶片以X及Y方向的各向呈線對稱連接的第一晶片>
於第9項之半導體裝置中，前述第一半導體晶片，具有四組前述第一晶片上面電極，其為在同一平面內矩陣狀地以有關於其長邊方向與短邊方向的線對稱配置連接四個電極配置區域。四組前述第一晶片上面電極具有，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域的關係。
若藉此，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域，就能更進一步提高對前述資料輸出入系統電路的電源及接地的雜訊耐性。
〔11〕<第二半導體晶片：同步DRAM>
於第9項之半導體裝置中，前述第二半導體晶片，是作為前述第二晶片底面電極及前述第二晶片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
若藉此，就能防止因輸出入資料位元數多的同步DRAM的電源及接地系統的雜訊引起的誤動作。
〔12〕<第一半導體晶片：微電腦>
於第10項之半導體裝置中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
若藉此，即能有助於針對以抑制電源及接地系統之雜訊的同步DRAM作為資料儲存區域利用的微電腦之資料處理動作提高可靠性。
〔13〕<將對第二晶片的第一晶片的電源、接地矽貫通孔，以電容耦合及電感耦合變大地配置在基板中央部>
有關又另一實施形態的半導體裝置具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、和搭載在前述第一半導體晶片之上的中央部的第二半導體晶片。與第1項之半導體裝置之著眼點的主要不同點，是在於作為第二半導體晶片的電源系統及接地系統的電極不言及第二晶片上面電極，而言及第二晶片底面電極的這一點。
(a)前述配線基板具有：陣列狀配置在底面的複數個外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數個基板電極、和為了與前述外部連接電極和前述基板電極對應彼此連 接的基板內配線。
(b)前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，陣列狀配置在底面的複數個第一晶片底面電極、和連接在前述第一內部電路之所要的電路節點，陣列狀配置在上面的複數個第一晶片上面電極。
(c)前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，陣列狀配置在底面的複數個第二晶片底面電極。
(d)前述第二晶片底面電極之內的電源系統及接地系統的電極，是以一單位或複數單位之所要的組合而成對配置。
(e)在前述第一晶片底面電極及前述第一晶片上面電極之內，連接在前述電源系統及接地系統的第二晶片底面電極的電源系統及接地系統的電極是集中在前述第一半導體晶片的中央部，集中在該中央部的前述電源系統及接地系統的前述第一晶片底面電極和對應於此的前述第一晶片上面電極，是經由第一矽貫通孔連接，前述電源系統的第一矽貫通孔和接地系統的第一矽貫 通孔，是以一單位或複數單位之所要的組合而成對配置。
(f)在前述外部連接電極及前述基板電極之內，連接在前述第一矽貫通孔的電源系統及接地系統的電極是集中在前述配線基板的中央部，集中在該配線基板的中央部的電源系統的電極和接地系統的電極，是互相以一單位或複數單位之所要的組合而成對配置。
若藉此，第二半導體晶片的電源系統及接地系統的第二晶片底面電極，是經由形成在第一半導體晶片的中央部的第一矽貫通孔導入到形成在配線基板的中央部的外部連接電極。因而，不必將半導體裝置內部的第二半導體晶片的電源系統及接地系統的配線路徑拉回到配線基板的外周部，就能有助於第二半導體晶片的電源系統及接地系統的低阻抗。進而，與第二半導體晶片的電源系統及接地系統的第二晶片底面電極、連接於第二晶片底面電極的第一半導體晶片的第一矽貫通孔、和連接於第一矽貫通孔的配線基板的外部連接電極，是分別以電源系統與接地系統的一單位或複數單位之所要的組合而成對配置，互相使電容耦合及電感耦合變大。因而，直至第二半導體晶片的電源接地間的耦合變強。藉由該些，可提高在第一半導體晶片重疊第二半導體晶片，搭載在一個配線基板的半導體裝置的第二半導體晶片的電源及接地的雜訊耐性。此可不必外附旁通電容器。
〔14〕<分類為第二半導體晶片的資料系統、指令/位址系統、及其他用途的電源系統及接地系統的電極>
於第13項的半導體裝置中，前述第二半導體晶片具有長尺狀的電極配置區域。前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了使前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極、為了使前述指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源及接地電極、和為了使其他電路獲得電源及接地的其他電路系統電源及接地電極。前述資料系統電源及接地電極是沿著電極配置區域之長邊的一邊配置。前述指令/位址系統電源及接地電極是沿著電極配置區域之長邊的另一邊配置。前述其他電路系統電源及接地電極是沿著電極配置區域之長邊的兩端部的短邊配置。
若藉此，大致區分為資料輸出入系統電路、指令/位址系統輸入電路、及其他電路而配置著電源及接地系統的電極，因此能夠以大致區分的電路單位提高對電源及接地的雜訊耐性。
〔15〕<可將最大四個的第二半導體晶片以X及Y方向的各向呈線對稱連接的第一晶片>
於第14項之半導體裝置中，前述第一半導體晶片，具有四組前述第一晶片上面電極，其為在同一平面內矩陣 狀以有關於其長邊方向和短邊方向的線對稱配置連接四個電極配置區域。四組前述第一晶片上面電極具有：使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域的關係。
若藉此，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域，就能更進一步提高對前述資料輸出入系統電路的電源及接地的雜訊耐性。
〔16〕<第二半導體晶片：同步DRAM>
於第15項之半導體裝置中，前述第二半導體晶片，是作為前述第二晶片底面電極及前述第二晶片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
若藉此，就能防止因輸出入資料位元數多的同步DRAM的電源及接地系統的雜訊引起的誤動作。
〔17〕<第一半導體晶片：微電腦>
於第16項之半導體裝置中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶 體介面控制的記憶體控制器的微電腦。
若藉此，即能有助於針對以抑制電源及接地系統之雜訊的同步DRAM作為資料儲存區域利用的微電腦之資料處理動作提高可靠性。
〔18〕<將對第二晶片的第一晶片的電源、接地電極，以電容耦合及電感耦合變大地配置在基板中央部>
有關又另一實施形態的半導體裝置具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、和具有相較前述第一半導體晶片還小的晶片面積，搭載在其上的中央部的第二半導體晶片。與第17項之半導體裝置之著眼點的主要不同點，是在於將第一半導體晶片及第二半導體晶片的電源及接地的離散性配置對象，由矽貫通孔著眼於電極本身做變更的這一點。
(a)前述配線基板具有：陣列狀配置在底面的複數個外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數個基板電極、和為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線。
(b)前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，陣列狀配置在底面的複數個第 一晶片底面電極、和連接在前述第一內部電路之所要的電路節點，陣列狀配置在上面的複數個第一晶片上面電極。
(c)前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，陣列狀配置在底面的複數個第二晶片底面電極。
(d)前述第二晶片底面電極之內的電源系統及接地系統的電極，是互相以一單位或複數單位之所要的組合而成對配置。
(e)在前述第一晶片底面電極及前述第一晶片上面電極之內，連接在前述電源系統及接地系統的第二晶片底面電極的電源系統及接地系統的電極是集中在前述第一半導體晶片的中央部，集中在該中央部的前述電源系統及接地系統的各個前述第一晶片底面電極和對應於此的前述第一晶片上面電極，是經由第一矽貫通孔連接，經由第一矽貫通孔連接的各個電源系統電極和接地系統電極，是互相以一單位或複數單位之所要的組合而成對配置。
(f)在前述外部連接電極及前述基板電極之內，連接在前述第一矽貫通孔的電極是集中在前述配線基板的中央部， 集中在該中央部的電源系統的電極和接地系統的電極，是互相以一單位或複數單位之所要的組合而成對配置。
若藉此，第二半導體晶片的電源系統及接地系統的第二晶片底面電極，是經由形成在第一半導體晶片的中央部的第一晶片底面電極及前述第一晶片上面電極導入到形成在配線基板的中央部的外部連接電極。因而，不必將半導體裝置內部的第二半導體晶片的電源系統及接地系統的配線路徑拉回到配線基板的外周部，就能有助於第二半導體晶片的電源系統及接地系統的低阻抗。進而，與第二半導體晶片的電源系統及接地系統的前述第二晶片底面電極、連接於該等的第一半導體晶片的第一晶片底面電極及第一晶片上面電極、和連接於該等的配線基板的外部連接電極，是分別以電源系統與接地系統的一單位或複數單位之所要的組合而成對配置，互相使電容耦合及電感耦合變大。因而，直至第二半導體晶片的電源接地間的耦合變強。藉由該些，可提高在第一半導體晶片重疊第二半導體晶片，搭載在一個配線基板的半導體裝置的第二半導體晶片的電源及接地的雜訊耐性。此可不必外附旁通電容器。
〔19〕<分類為第二半導體晶片的資料系統、指令/位址系統、及其他用途的電源系統及接地系統的電極>
於第18項的半導體裝置中，前述第二半導體晶片具 有長尺狀的電極配置區域。前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了使前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極、為了使前述指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源及接地電極、和為了使其他電路獲得電源及接地的其他電路系統電源及接地電極。前述資料系統電源及接地電極是沿著電極配置區域之長邊的一邊配置。前述指令/位址系統電源及接地電極是沿著電極配置區域之長邊的另一邊配置。前述其他電路系統電源及接地電極是沿著電極配置區域之長邊的兩端部的短邊配置。
若藉此，大致區分為資料輸出入系統電路、指令/位址系統輸入電路、及其他電路而配置著電源及接地系統的電極，因此能夠以大致區分的電路單位提高對電源及接地的雜訊耐性。
〔20〕<可將最大四個的第二半導體晶片以X及Y方向的各向呈線對稱連接的第一晶片>
於第19項之半導體裝置中，前述第一半導體晶片，具有四組前述第一晶片上面電極，其為在同一平面內矩陣狀以有關於其長邊方向和短邊方向的線對稱配置連接四個電極配置區域。四組前述第一晶片上面電極具有：使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接 地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域的關係。
若藉此，使前述第二半導體晶片的前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極的配置區域，夾在使指令/位址系統輸入電路獲得電源及接地的資料系統電源及接地電極的配置區域，就能更進一步提高對前述資料輸出入系統電路的電源及接地的雜訊耐性。
〔21〕<第二半導體晶片：同步DRAM>
於第20項之半導體裝置中，前述第二半導體晶片，是作為前述第二晶片底面電極及前述第二晶片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
若藉此，就能防止因輸出入資料位元數多的同步DRAM的電源及接地系統的雜訊引起的誤動作。
〔22〕<第一半導體晶片：微電腦>
於第21項之半導體裝置中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
若藉此，即能有助於針對以抑制電源及接地系統之雜訊的同步DRAM作為資料儲存區域利用的微電 腦之資料處理動作提高可靠性。
2.實施形態之詳細
針對實施形態進一步詳述。
《第1實施形態》
第1圖是舉例表示有關第1實施形態的半導體裝置之概略式的縱剖面構造。於第1圖所示的半導體裝置1，例如稱為SiP的資料處理設備，在配線基板30之上，依第一半導體晶片10、和位在前述第一半導體晶片之上的中央部的第二半導體晶片20的順序搭載，且全體以樹脂40密封而成。
前述配線基板30，是作為例如用以將第一半導體晶片10及第二半導體晶片20搭載在系統電路板或主機板(省略圖示)的中介基板而定位，分別利用經由絕緣層形成複數個配線層的堆積基板等構成。
在前述配線基板30的底面(亦記載為下面)，陣列狀配置著複數個外部連接電極32、32v、32g。外部連接電極32、32v、32g，是例如使配線層的一部分露出覆蓋配線基板之最下面層的配線層的抗焊劑層而構成。外部連接電極32、32v、32g，是例如利用焊墊電極構成，於此形成焊球34，成為BGA(球柵陣列)。外部連接電極32、32v、32g的間距，亦即，焊球34的間距例如為400μm。可以針對外部連接電極32、32v、32g和 焊球34的電極材料做適當決定。
在前述配線基板30的表面(亦記載為上面)，以相較前述外部連接電極32、32v、32g還小的間距，陣列狀配置著複數個基板電極33、33v、33g。基板電極33、33v、33g，是例如使配線層的一部分露出覆蓋配線基板之最下面層的配線層的抗焊劑層而構成。基板電極33、33v、33g的間距，例如為100μm。
在配線基板30的複數個配線層形成有，為了與前述外部連接電極32、32v、32g和前述基板電極33、33v、33g對應彼此連接的基板內配線31。於第1圖僅圖面表示其一部分。
第一半導體晶片10，雖未特別限制，但能以應用在攜帶式終端機的行動通訊的基頻處理和攜帶式終端機的應用程式處理的微電腦晶片構成。第二半導體晶片20，以構成應用在第一半導體晶片10的資料處理的工作記憶體或緩衝記憶體等的同步DRAM晶片構成。以下，在本詳細說明書中，亦將第一半導體晶片10稱為微電腦晶片10，且將第二半導體晶片20稱為同步DRAM晶片20。
微電腦晶片10具有：例如藉由CMOS積體電路製造技術集成在一個單結晶矽基板的第一內部電路11。作為第一內部電路11具有，例如：實行程式的CPU、儲存CPU的程式和資料的內部記憶體、執行密碼演算等的加速卡、執行對前述同步DRAM晶片20的記憶體 介面控制的記憶體控制器、計時器、及其他輸出入電路等。記憶體控制器是回應來自CPU等的存取指示，生成同步DRAM存取所需要的閃控訊號和生成存取定時來控制同步DRAM晶片20的動作。
同步DRAM晶片20具有，例如：藉由CMOS積體電路製造技術集成在一個單結晶矽基板的第二內部電路21。前述第二內部電路21具有，例如：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。指令/位址系統輸入電路，是與時脈訊號同步而輸入指令及位址。其他電路，是回應所輸入的指令而生成內部定時，與內部定時同步，將所輸入的位址訊號進行解碼，利用解碼訊號從記憶體陣列選出記憶格，執行對所選擇的記憶格之資料的讀出或寫入。資料輸出入系統電路，是與前述時脈訊號同步的資料閃控訊號同步，將從記憶體陣列所讀出的資料輸出到外部，並且從外部輸入寫入到記憶體陣列的資料。
前述微電腦晶片10，是作為外部連接用的電極，具有連接在配線基板30的基板電極33、33v、33g，且連接在前述第一內部電路11之所要的電路節點，陣列狀配置在底面的複數個第一晶片底面電極12、12v、12g。在與基板電極33、33v、33g和第一晶片底面電極12、12v、12g的連接，是例如利用微突起電極15。微突起電極15是例如對電極表面進行鍍鎳和鍍焊劑形成，所形成的微突起電極15是以熱處理熔融，藉此來耦合相對向的電極。微突起電極的配列間距例如為100μm左右。
在微電腦晶片10的上面，陣列狀配置著連接在前述第一內部電路11之所要的電路節點的複數個第一晶片上面電極13、13v、13g。配列間距例如為50μm左右。
同步DRAM晶片20，是作為外部連接用的電極，具有複數個第二晶片底面電極22、22v、22g、和複數個第二晶片上面電極23、23v、23g。第二晶片底面電極22、22v、22g，是連接在所對應的第一晶片上面電極13、13v、13g，且連接在前述第二內部電路21之所要的電路節點，陣列狀配置在底面。在與第一晶片上面電極13、13v、13g和第二晶片底面電極22、22v、22g的連接，是例如利用微突起電極25。微突起電極25是例如與上述微突起電極15同樣的形成，所形成的微突起電極25是以熱處理熔融，藉此來耦合相對向的電極。微突起電極的配列間距例如為50μm左右。
前述第二晶片上面電極23、23v、23g，是連接在前述第二內部電路21之所要的電路節點，陣列狀配置在上面。前述第二晶片上面電極23、23v、23g，雖亦以第2實施形態做說明，但可考慮縱向複數段重疊搭載同步DRAM晶片20的安裝形態。
像是由為了在上述的配線基板30上搭載微電腦晶片10及同步DRAM晶片20的外部連接用的電極之構成即可明白地，不必在各個連接使用接合打線。因為使用微突起電極就可面安裝。特別是在此，是採用利用矽貫 通孔來連接半導體晶片之正背面的對應電極的所謂TSV(Through-Silicon Via：直通矽晶穿孔)技術。有關同步DRAM晶片20是將相同端子構成的晶片以縱向層積重疊搭載，因此原則上與第二晶片底面電極22、22v、22g和第二晶片上面電極23、23v、23g對應的所有訊號端子、電源端子、及接地端子是利用矽貫通孔連接。
與同步DRAM晶片20和微電腦晶片10的連接，是訊號系統的連接與電源及接地系統的連接。對同步DRAM晶片20的存取，在此因為只有微電腦晶片10執行，所以訊號系統的連接是在進行記憶體介面控制的記憶控制器的輸出入端子之間對同步DRAM晶片20進行。訊號(資料系統、指令系統、位址系統)並未連接於為了在SoC的配線層進行連接的基板電極。另一方面，電源及接地必須從半導體裝置1的外部經由電路基板30來供給電源及接地。因而，同步DRAM晶片20的訊號及電源系統及接地系統的第二晶片底面電極22、22v、22g和第二晶片上面電極23、23v、23g，是每個對應電極都以第二矽貫通孔24、24v、24g連接。即使在微電腦晶片10，也是經由第一矽貫通孔14、14v、14g與連接在第二矽貫通孔24、24v、24g的第一晶片上面電極13、13v、13g和對應於此的第一晶片底面電極12、12v、12g連接。對於第一晶片底面電極12v、12g，是經由所對應的基板電極33v、33g及外部連接電極32v、32g，供給同步DRAM晶片20及微電腦晶片10的記憶體控制器所需要的電源及接地。 供給至該些的電源，是例如分別皆供給到資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。針對該構成以另一實施形態做詳述。
針對供給同步DRAM晶片20及微電腦晶片10的記憶體控制器所需要的電源及接地的路徑進一步詳述。
與同步DRAM晶片20的前述第二晶片底面電極及前述第二晶片上面電極的訊號及電源系統及接地系統的對應電極22和23、22、23v和22g、23g連接的第二矽貫通孔24、24v、24g，是配置成電源系統的第二矽貫通孔24v和接地系統的第二矽貫通孔24g互相以一單位或複數單位之所要的組合而成對。於本詳細說明書中，配置成以一單位或複數單位之所要的組合而成對，是結果為藉由該配置，使電容耦合及電感耦合變大，例如：如第1圖舉例所示，並非接地系統的第二矽貫通孔24g未必是集中配置在電源系統的第二矽貫通孔24v之鄰的意思，而是配置成該電源和接地以一單位或複數單位之所要的組合而成對，換言之，就是互相離散的配置電源和接地的電極等。
經由對微電腦晶片10的同步DRAM晶片20的配置關係，在微電腦晶片10中，連接在同步DRAM晶片20的第二矽貫通孔24v、24g的電源系統及接地系統的電極12v、12g、13v、13g是沿著長尺的配置區域的中央部的長邊而集中。集中在晶片10的中央部的前述電源系統及接地系統的前述第一晶片底面電極12v、12g和對應 於此的前述第一晶片上面電極13v、13g，是經由第一矽貫通孔14v、14g連接，有關第一矽貫通孔14v、14g，也與第二矽貫通孔24g、24v相同，電源系統的第一矽貫通孔14v和接地系統的第一矽貫通孔14g是互相配置成使電容耦合及電感耦合變大。
在前述配線基板30，配合第一矽貫通孔14v、14g的配置，有關連接在前述第一矽貫通孔14v、14g的前述電源系統及接地系統的外部連接電極32v、32g及基板電極33v、33g是集中在前述配線基板30的中央部。有關集中在中央部的電源系統的電極32v、33v和接地系統的電極32g、33g是互相配置成使電容耦合及電感耦合變大。
於第2圖舉例表示著眼於對第1圖之半導體裝置1的同步DRAM晶片20的電源及接地系統的供給路徑的縱剖面構成。作圖上各部大小與第1圖不同，模組樹脂及焊球34的圖式省略。特別是在此，配線基板30具有九層的配線層以圖面示之。將同步DRAM晶片20的內部電路12，如前述作為資料輸出入系統電路、指令/位址系統輸出入電路、及其他電路。資料輸出入系統電路的電源為VDDQ、指令/位址系統輸出入電路的電源為VDD2、其他電路的電源為VDD1，該等共同的接地為VSS以圖面示之。第1圖的基板內配線31是藉由配線層的配線和配線層間的孔形成。
若藉由第1實施形態即達以下作用效果。
(1)同步DRAM晶片20的電源系統及接地系統的第二晶片底面電極22v、22g，是經由形成在微電腦晶片10的中央部的第一矽貫通孔14v、14g導入到形成在配線基板30的中央部的外部連接電極32v、32g。因而，不必將半導體裝置1的內部的同步DRAM晶片的電源系統及接地系統的配線路徑拉回到配線基板30的外周部，就能有助於同步DRAM晶片20的電源系統及接地系統的低阻抗。
(2)進而，在電源系統和接地系統之間互相配置成使電容耦合及電感耦合變大。第1、同步DRAM晶片20的電源系統及接地系統的第二矽貫通孔24v、24g。第2、連接在第二矽貫通孔24v、24g的微電腦晶片10的第一矽貫通孔14v、14g。第3、連接在第一矽貫通孔14v、14g的配線基板30的外部連接電極32v、32g。因而，直至同步DRAM晶片20的電源路徑和接地路徑之間的耦合變強。
(3)藉由該些，可提高在微電腦晶片10重疊同步DRAM晶片20，搭載在一個配線基板30的半導體裝置1的同步DRAM晶片20的電源及接地的雜訊耐性。此可不必外附旁通電容器。
(4)更又，同步DRAM晶片20藉由第二矽貫通孔24、24v、24g等而使電源系統和接地系統的第二晶片上面電極23、23v、23g和第二晶片底面電極22、22v、22g貫通，因此複數段重疊第二半導體晶片20也同 樣能提高電源及接地的雜訊耐性。
《第2實施形態》
第3圖是舉例表示有關第2實施形態的半導體裝置之概略式的縱剖面構造。於第3圖所示的半導體裝置1A，相對於第1圖的半導體裝置1，將同步DRAM晶片20複數個搭載在微電腦晶片10之上的這一點不同。在此，也一併舉例表示半導體裝置1A所搭載的系統電路板或主機板50。特別是在第3圖中以對同步DRAM晶片20的電源及接地系統的供給路徑為主體舉例表示其導電路徑。在具有與第1圖及第2圖相同功能的構件，附上相同參考符號，省略其詳細說明。
在第3圖中，在作為前述第一半導體晶片舉例所示的微電腦晶片10的上面，以複數個縱向層積而搭載著作為前述第二半導體晶片舉例所示的同步DRAM晶片20。亦即，於第1圖的構造中，在同步DRAM晶片20的上面更堆積同種類的同步DRAM晶片20，最後以樹脂40密封構成。上下的同步DRAM晶片20間的連接，是利用微突起電極25與上下相對向的第二晶片上面電極23、23v、23g和第二晶片底面電極22、22v、22g結合而施行。雖然圖未表示，但同步DRAM晶片20的其他既定的第二晶片底面電極22和第二晶片上面電極23，亦每個對應電極都以第二矽貫通孔連接。特別是，位址、指令及資料系統的電極是為分別在同步DRAM晶片間共同連接的 搭載形態，因此同步DRAM晶片20的片選通是例如使用包含指令的複數個位元的解碼結果。對於微電腦晶片10，有關在其中央部搭載著複數個同步DRAM晶片20等的其他構成，是與第1圖相同，其餘的詳細說明予以省略。
第2實施形態的半導體裝置1A，可於縱方向有效的利用微電腦晶片10的上面。如第1實施形態所做說明，同步DRAM晶片20的第二晶片底面電極22v、22g和第二晶片上面電極23v、23g，是每個對應電極都以第二矽貫通孔24v、24g連接，因此即使複數段重疊同步DRAM晶片20仍可保證電源及接地的雜訊耐性的提高作用。雖然圖未表示，但同步DRAM晶片20的其他既定的第二晶片底面電極22和第二晶片上面電極23，亦每個對應電極都以第二矽貫通孔連接，因此經由微突起電極25層積同步DRAM晶片20就保證很容易搭載。因而，也可以不使用打線接合。
於第4圖舉例表示有關第2實施形態的半導體裝置之概略式的俯視圖。於第4圖所示的半導體裝置1A是在微電腦晶片10的上面層積搭載四個同步DRAM晶片20而構成。在此是以微電腦晶片10及同步DRAM晶片20的更詳細的電極配置為一例。在此是在略正方形的配線基板30的上面，搭載略正方形的微電腦晶片10作為第一半導體晶片，在其上具有與第一半導體晶片略同等的晶片面積，位於其上的中央部，層積搭載著四個第二半 導體晶片的同步DRAM晶片20，全體以樹脂密封而成。
在此，於第4圖中，bmp亦為方便指示用來連接微電腦晶片10和同步DRAM晶片20的電極及結合於此的突起電極的任一個電極(亦簡記為晶片間電極)。在此，前述電極，為例如第1圖的同步DRAM晶片20的電極22、22v、22g、第1圖的微電腦晶片10的電極13、13v、13g。前述突起電極為例如第1圖的微突起電極25。pad亦為方便指示用來連接配線基板30和微電腦晶片10的電極(形成在第1圖的配線基板30的表面的搭載電極33、33v、33g、形成在第1圖的微電腦晶片10的底面的電極12、12v、12g)及結合於此的突起電極(第1圖的微突起電極15)的任一個電極(亦簡記為晶片搭載用電極)。bga亦為方便指示有關於陣列狀形成在配線基板30的底面的電極之內的同步DRAM晶片20的電源及接地系統等的電極(第1圖的外部連接電極32v、32g)及結合於此的突起電極(第1圖的焊球34)的任一個電極(亦簡記為DRAM相關安裝用電極)。
於第4圖中，Fbmp是當平面觀看半導體裝置1B時的晶片間電極bmp的配置區域、Fpad是當平面觀看半導體裝置1A時的晶片搭載用電極pad的配置區域的意思。Fbga是當平面觀看半導體裝置1A時的DRAM相關安裝用電極bga的意思。雖然圖未特別表示，但有關配線基板30的底面，在DRAM相關安裝用電極bga的周圍，配置多數個只連接在微電腦晶片10的焊球，全體成為陣 列狀的配置。微電腦晶片10的表面的晶片間電極bmp，是分別對同步DRAM20的電極作為既有的搭載通道CHNL0~CHNL3準備。
於第5圖舉例表示微電腦晶片10之表面的同步DRAM晶片20的搭載通道CHNL0~CHNL3與各搭載通道CHNL0~CHNL3的晶片間電極bmp的配置。於第6圖是將配置在微電腦晶片10的底面的配置區域Fpad的晶片搭載用電極pad的配置與第4圖的晶片間電極bmp的配置一同舉例表示。於第7圖是將微電腦晶片10的底面的配置區域Fpad做功能性分類所示的說明圖。第8圖是舉例表示由一個搭載通道的晶片間電極bmp往微電腦晶片10的底面的晶片搭載用電極pad的連接形態。
同步DRAM晶片20，如第1實施形態所做說明，作為第二內部電路21，例如：具有資料輸出入系統電路、指令/位址系統輸入電路、及其他電路。如第5圖舉例所示，有關同步DRAM晶片20的前述晶片間電極bmp如下區分。為了使前述資料輸出入系統電路獲得電源及接地，分配資料系統電源電極VDDQbmp及接地電極VSSbmp。為了使前述指令/位址系統輸入電路獲得電源及接地，分配指令/位址系統電源電極VDD2bmp及接地電極VSSbmp。為了使其他電路獲得電源及接地，分配其他電路系統電源電極VDD1bmp及接地電極VSSbmp。剩下的晶片間電極bmp是分配位址、資料、指令、時脈、閃控訊號、測試、NC(others：其他)。
指令、位址系統電源電極VDD2bmp及接地電極VSSbmp是沿著同步DRAM晶片20的外周側長邊的一邊配置。資料系統電源電極VDDQbmp及接地電極VSSbmp與指令/位址系統電源電極VDD2bmp及接地電極VSSbmp相比，沿著靠近同步DRAM晶片20的搭載通道CHNL0~CHNL1及CHNL1~CHNL3之長邊的另一向對邊的長邊配置。其他電路系統電源電極VDD1bmp及接地電極VSSbmp是沿著同步DRAM晶片20(搭載通道CHNL0~CHNL3)的長邊的兩端部的短邊配置。
像是由第5圖的晶片間電極bmp的配置即可明白，微電腦晶片10，具有電極配置區域，其為可在同一平面內，以CNTR為中心，將同步DRAM晶片20以有關其長邊方向和短邊方向的線對稱配置，連接著四個搭載通道CHNL0~CHNL3。特別是，搭載通道CHNL0~CHNL3的配置具有以下的關係。亦即，將為了使同步DRAM晶片20的前述資料輸出入系統電路獲得電源及接地的資料系統電源電極VDDQbmp及接地電極VSSbmp的配置區域，夾在為了使指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源電極VDD2bmp及接地電極VSSbmp的配置區域的關係。
於第6圖是將配置在微電腦晶片10的底面的配置區域Fpad的晶片搭載用電極pad的配置與第4圖的晶片間電極bmp的配置一同舉例表示。像是由第6圖即可明白，晶片搭載用電極pad的配置，是按晶片間電極 bmp的配置順序的配置。亦即，配置在微電腦晶片10的底面的晶片搭載用電極pad是如下配置。連接在為了使同步DRAM晶片20的前述資料輸出入系統電路獲得電源的資料系統電源電極VDDQbmp的資料系統電源電極VDDQpad是沿著區域Fpad的長邊方向配置在其中央部。連接在為了使前述指令/位址系統輸入電路獲得電源的指令/位址系統電源電極VDD2bmp的指令/位址系統電源電極VDD2pad，是沿著區域Fpad的長邊配置成由兩側夾著資料系統電源電極VDDQpad。連接在為了使前述其他電路獲得電源及接地的其他電路系統電源電極VDD1bmp的其他電路系統電源電極VDD1pad是沿著區域Fpad之兩邊的短邊配置。連接在接地電極VSSbmp的接地電極VSSpad，是分散配置在前述資料系統電源電極VDDQpad、前述指令/位址系統電源電極VDD2pad、及前述其他電路系統電源電極VDD1pad的各個電極配列中。
於第7圖是將微電腦晶片10的底面的配置區域Fpad做功能性分類所示的說明圖。
於第7圖中，Fpad_VDDQ/GND是為資料系統電源電極VDDQpad和接地電極VSSpad的配置區域的意思。Fpad_VDD2/GND是為指令/位址系統電源電極VDD2pad和接地電極VSSpad的配置區域的意思。Fpad_VDD1/GND是為其他電路系統電源電極VDD1pad和接地電極VSSpad的配置區域的意思。Fpad_I/O signal是指同步DRAM晶片20的晶片搭載用電極之內的訊號及時 脈系統電極的配置區域的意思，連接於分配在前述位址、資料、時脈、閃控訊號(others：其他)的晶片間電極bmp。
於第8圖是舉例表示與一個搭載通道CHNL0的晶片搭載用電極pad對應的晶片間電極bmp的連接形態。Fbmp_VDDQ/GND是分配著資料系統電源電極VDDQbmp及接地電極VSSbmp的區域。Fbmp_VDD2/GND是分配著前述指令/位址系統電源電極VDD2bmp及接地電極VSSbmp的區域。Fbmp_VDD1/GND是分配著其他電路系統電源電極VDD1bmp及接地電極VSSbmp的區域。在沿著搭載通道CHNL0的長邊方向的指令/位址系統電源電極VDD2pad及接地電極VSSpad之鄰近是配置著共同連接於接地電極VSSpad、VSSbmp的接地幹線VSSg1。在沿著搭載通道CHNL0的長邊方向的資料系統電源電極VDDQpad及接地電極VSSpad之鄰近是配置在共同連接於資料系統電源電極VDDQpad的資料系統電源幹線VDDQg1。特別是圖未表示但其他搭載通道CHNL1、2、3也是同樣的構成。
於第9圖一部分地舉例表示像是陣列狀形成在配線基板30的底面的焊球的DRAM相關安裝用電極bga的配置。基本上，資料系統電源電極VDDQbga是沿著區域Fbga的長邊方向從兩側夾在指令/位址系統電源電極VDD2bga，在區域Fbga的長邊方向的兩端部配置著其他電路系統電源電極VDD1bga。特別是在第9圖中，沿 著區域Fbga的長邊方向排一排地配置著接地電極VSSbga，在資料系統電源電極VDDQbga及指令/位址系統電源電極VDD2bga的各個電極列之鄰近，介設有接地電極VSSbga的電極列。
於第10圖一部分地舉例表示像是陣列狀形成在配線基板30的底面的焊球的DRAM相關安裝用電極的第2配置形態。第2配置形態亦與第9圖相同，資料系統電源電極VDDQbga是沿著區域Fbga的長邊方向從兩側夾在指令/位址系統電源電極VDD2bga，在區域Fbga的長邊方向的兩端部配置著其他電路系統電源電極VDD1bga的基本形態。不同點是在於在區域Fbga之中，交錯狀配置著接地電極VSSbga的這一點。
於第11圖一部分地舉例表示像是陣列狀形成在配線基板30的底面的焊球的DRAM相關安裝用電極的第3配置形態。第3配置形態亦基本形態雖與上述相同，但接地電極VSSbga的主要配置不同。分散配置橫向並列兩個接地電極VSSbga的配對。
於第12圖一部分地舉例表示像是陣列狀形成在配線基板30的底面的焊球的DRAM相關安裝用電極的第4配置形態。第4配置形態亦基本形態雖與上述相同，但接地電極VSSbga的主要配置不同。分散配置縱向並列兩個接地電極VSSbga的配對。
若藉由第2實施形態即達到以下之作用效果。
(1)於實施形態2亦相同。亦即，同步DRAM晶片20的電源系統及接地系統的晶片間電極VDDQbmp、VDD1bmp、VDD2bmp、VSSbmp，是介設形成在微電腦晶片10的中央部的矽貫通孔(對應於14v、14g)，導入到形成在配線基板30的中央部的DRAM相關安裝用電極VDDQbga、VDDbga、VDD2bga、VSSbga。因而，不必將半導體裝置1B的內部的同步DRAM晶片20的電源系統及接地系統的配線路徑拉回到配線基板30的外周部，就能有助於同步DRAM晶片20的電源系統及接地系統的低阻抗。
(2)進而，電源系統和接地系統是互相配置成以一單位或複數單位之所要的組合而成對，使電容耦合及電感耦合變大。亦即，第1、同步DRAM晶片20的電源系統及接地系統的第二矽貫通孔(對應於24v、24g)，第2、連接在該矽貫通孔的微電腦晶片10的矽貫通孔(對應於14v、14g)。第3、連接在該第一矽貫通孔的配線基板30的DRAM相關安裝用電極VDDQbga、VDDbga、VDD2bga、VSSbga。因而，直至同步DRAM晶片20的電源路徑和接地路徑之間的耦合變強。
(3)藉由該些，可提高在微電腦晶片10重疊同步DRAM晶片20，搭載在一個配線基板30的半導體裝置1A的同步DRAM晶片20的電源及接地的雜訊耐性。此可不必外附旁通電容器。
(4)複數段層積配置同步DRAM晶片20來 連接對應晶片間電極，藉此就能夠一面維持對同步DRAM晶片20的電源及接地的良好的雜訊耐性、一面有效的利用微電腦晶片10的表面及其縱方向空間的雙方來搭載複數個同步DRAM晶片20。
(5)大致區分為同步DRAM晶片20的資料輸出入系統電路、指令/位址系統輸入電路、及其他電路而配置著電源及接地系統的電極，因此能夠以大致區分的電路單位提高對電源及接地的雜訊耐性。
(6)如於第5圖至第7圖舉例所示，微電腦晶片10，是在同一平面內以有關於長邊方向和短邊方向的線對稱配置，具有作為四個電極區域的通道區域CHNL0~CHNL3。四個通道區域CHNL0~CHNL3，係同步DRAM晶片20的資料系統電源電極VDDQbmp及接地電極VSSbmp的配置區域是各個通道的長邊方向的區域間，具有夾在指令/位址系統電源電極VDD2bmp及接地電極VSSbmp的配置區域。因而，能夠更進一步提高對前述資料輸出入系統電路的電源及接地的雜訊耐性。
(7)前述同步DRAM晶片20，是例如作為資料輸出入系統電極，輸出入資料位元數即使多如512位元，還是可以防止因電源及接地系統的雜訊引起的誤動作。微電腦晶片10，是以抑制電源及接地系統之雜訊的同步DRAM晶片20作為資料儲存區域利用，因此有助於針對微電腦之資料處理動作提高可靠性。
本發明並不限於上述實施形態，在不脫離其 主旨的範圍，當然可做各種變更。
例如：層積搭載在微電腦晶片之上的同步DRAM晶片的數量並不限於一個或四個，可適當變更。所搭載的段數也不限於一段或四段，可適當變更。
在並未縱向層積在第一半導體晶片之上來搭載一片第二半導體晶片的情形下，也可使用不採用TSV構造的第二半導體晶片。例如：同步DRAM的電源系統及接地系統電極可使用只設置在晶片之底面的同步DRAM晶片。此情形也與上述實施形態相同地，第二半導體晶片的電源系統及接地系統的第二晶片底面電極，是經由形成在第一半導體晶片的中央部的第一矽貫通孔導入到形成在配線基板的中央部的外部連接電極。因而，不必將半導體裝置內部的第二半導體晶片的電源系統及接地系統的配線路徑拉回到配線基板的外周部，就能有助於第二半導體晶片的電源系統及接地系統的低阻抗。進而，第二半導體晶片的電源系統及接地系統的電極、連接在該電極的第一半導體晶片的第一矽貫通孔、和連接在第一矽貫通孔的配線基板的外部連接電極，是在與電源系統和接地系統之間互相的離散配置。因而，直至第二半導體晶片的電源接地間的耦合變強。藉由該些，可提高在第一半導體晶片重疊第二半導體晶片，搭載在一個配線基板的半導體裝置的第二半導體晶片的電源及接地的雜訊耐性。此可不必外附旁通電容器。
而且，在使用不採用上述TSV構造的第二半 導體晶片來構成半導體裝置的情形下，仍然可應用以實施形態2說明的技術內容。
第一半導體晶片並不限於微電腦晶片，可為執行圖像處理或密碼處理等之資料處理的系統單晶片(SoC)形態的半導體裝置，甚至是具有其他功能的半導體晶片。第二半導體晶片並不限於同步DRAM晶片，可為SRAM等其他記憶形式的記憶體晶片，甚至是連接在第一半導體晶片的記憶體晶片以外的其他半導體晶片。
而且，半導體裝置也可以與第一半導體晶片及第二半導體晶片一同搭載又一另外的半導體晶片。
而且，在本詳細說明書中，經由第二矽貫通孔所連接的電源系統及接地系統的電極，分類為三種類做說明。亦即第1、為了使前述資料輸出入系統電路獲得電源及接地的資料系統電源及接地電極(VDDQbmp、VSSbmp)。第2、為了使前述指令/位址系統輸入電路獲得電源及接地的指令/位址系統電源及接地電極(VDD2bmp、VSSbmp)。第3、為了使其他電路獲得電源及接地的其他電路系統電源及接地電極(VDD1bmp、VSSbmp)。有關接地系統電極，在資料系統、位址指令系統、其他並未將參考符號個別化，而是共通化。總之，有關接地系統電極，在資料系統、位址指令系統、其他並未特別區分可以共通化，有鑑於此，更進一步來說，一般是共通化。
電源系統及接地系統的前述底面電極、貫通 孔、及外部連接電極的各個，是以電源系統和接地系統的一單位或複數個單位之所要的組合而成對配置。有關該形態，並不限於實施形態所說明的，可適當變更。電源和接地可配置成規則的交錯狀。
第1圖、第3圖所示的第二半導體晶片20之內，配置在最上位之處的晶片之上面可以不露出電極隱藏在晶片內。因為沒必要露出。
1‧‧‧半導體裝置
10‧‧‧第一半導體晶片
11‧‧‧第一內部電路
12、12v、12g‧‧‧第一晶片底面電極
13、13v、13g‧‧‧第一晶片上面電極
14、14v、14g‧‧‧第一矽貫通孔
15‧‧‧微突起電極
20‧‧‧第二半導體晶片
21‧‧‧第二內部電路
22、22v、22g‧‧‧第二晶片底面電極
23、23v、23g‧‧‧第二晶片上面電極
24、24v、24g‧‧‧第二矽貫通孔
25‧‧‧微突起電極
30‧‧‧配線基板
31‧‧‧基板內配線
32、32v、32g‧‧‧外部連接電極
33、33v、33g‧‧‧基板電極
34‧‧‧焊球
40‧‧‧樹脂

Claims (12)

  1. 一種半導體裝置，具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、搭載在前述第一半導體晶片之上的中央部的第二半導體晶片；前述配線基板具有：以陣列狀配置在底面的複數外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數基板電極、為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線；前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在底面的複數個第一晶片底面電極、連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在上面的複數第一晶片上面電極；前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，並以陣列狀配置在底面的複數第二晶片底面電極、連接在前述第二內部電路之所要的電路節點，並以陣列狀配置在上面的複數第二晶片上面電極；前述第二晶片底面電極及前述第二晶片上面電極的訊號及電源系統及接地系統的對應電極係藉由第二矽貫通孔連接；前述電源系統的第二矽貫通孔與接地系統的第二矽貫通孔，互相以一單位或複數單位之所要的組合而成對配 置；在前述第一晶片底面電極及前述第一晶片上面電極之內，連接於前述第二矽貫通孔的電源系統及接地系統的電極，係集中在前述第一半導體晶片的中央部；集中在該中央部的前述電源系統及接地系統的前述第一晶片底面電極和與其對應的前述第一晶片上面電極，藉由第一矽貫通孔連接；前述電源系統的第一矽貫通孔與接地系統的第一矽貫通孔，互相以一單位或複數單位之所要的組合而成對配置；在前述外部連接電極及前述基板電極之內，連接於前述第一矽貫通孔的前述電源系統及接地系統所關聯的電極，係集中在前述配線基板的中央部；集中在該中央部的電源系統的電極與接地系統的電極，互相以一單位或複數單位之所要的組合而成對配置；前述第二半導體晶片具有長尺狀的電極配置區域；前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路；經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了向前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極、為了向前述指令/位址系統輸入電路提供電源及接地的指令/位址系統電源及接地電極、為了向其他電路提供電源及接地的其他電路系統電源及接地電極；前述資料系統電源及接地電極沿著電極配置區域之長 邊的一邊配置；前述指令/位址系統電源及接地電極沿著電極配置區域之長邊的另一邊配置；前述其他電路系統電源及接地電極沿著電極配置區域之長邊的兩端部的短邊配置；前述第一半導體晶片具有：在同一平面內呈矩陣狀的分別為長條狀的四個電極配置區域；前述四個電極配置區域具有四組前述第一晶片上面電極，其能夠使對向的前述電極配置區域在其長邊方向和短邊方向上以線對稱配置，並連接四個前述第二半導體晶片；四組前述第一晶片上面電極的電極配置具有：使為了向前述第二半導體晶片的前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極的配置區域，夾在為了向指令/位址系統輸入電路提供電源及接地的資料系統電源及接地電極的配置區域的關係；設於前述配線基板，與前述第一矽貫通孔連接的第一晶片底面電極所連接的前述複數基板電極之內，為了向前述資料輸出入系統電路提供電源的資料輸出入系統的電極，沿著前述四個電極配置區域的長邊方向配置於中央部，並以沿著在前述電極配置區域的長邊方向夾持該等電極的方式，配置為了向前述指令/位址系統輸入電路提供電源的指令/位址系統電極。
  2. 如請求項1所記載的半導體裝置，其中，前述第二半導體晶片是作為前述第二晶片底面電極及前述第二晶 片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
  3. 如請求項2所記載的半導體裝置，其中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
  4. 如請求項1所記載的半導體裝置，其中，前述第二半導體晶片以複數段層積配置，與所層積之下側的第二半導體晶片的前述第二晶片上面電極、和所層積之上側的第二半導體晶片的前述第二晶片底面電極對應彼此連接。
  5. 一種半導體裝置，具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、搭載在前述第一半導體晶片之上的中央部的第二半導體晶片；前述配線基板具有：以陣列狀配置在底面的複數外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數基板電極、為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線；前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在底面的複數個第一晶片底面電極、連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在上面的複數第一晶片上面電極；前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面 電極，且連接在前述第二內部電路之所要的電路節點，並以陣列狀配置在底面的複數第二晶片底面電極、連接在前述第二內部電路之所要的電路節點，並以陣列狀配置在上面的複數第二晶片上面電極；前述第二晶片底面電極及前述第二晶片上面電極的電源系統及接地系統的對應電極係藉由第二矽貫通孔連接；通過第二矽貫通孔所連接的電源系統電極與接地系統電極，互相以一單位或複數單位之所要的組合而成對配置；在前述第一晶片底面電極及前述第一晶片上面電極之內，連接於前述第二矽貫通孔的電源系統及接地系統的電極，係集中在前述第一半導體晶片的中央部；集中在該中央部的前述電源系統及接地系統各自的前述第一晶片底面電極和與其對應的前述第一晶片上面電極，經由第一矽貫通孔連接；經由前述第一矽貫通孔連接的各個電源系統電極與接地系統電極，互相以一單位或複數單位之所要的組合而成對配置；在前述外部連接電極及前述基板電極之內，連接在前述第一矽貫通孔的電源系統及接地系統的電極，係集中在前述配線基板的中央部；集中在該中央部的電源系統的電極與接地系統的電極，互相以一單位或複數單位之所要的組合而成對配置；前述第二半導體晶片具有長尺狀的電極配置區域；前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路； 經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了向前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極、為了向前述指令/位址系統輸入電路提供電源及接地的指令/位址系統電源及接地電極、為了向其他電路提供電源及接地的其他電路系統電源及接地電極；前述資料系統電源及接地電極沿著電極配置區域之長邊的一邊配置；前述指令/位址系統電源及接地電極沿著電極配置區域之長邊的另一邊配置；前述其他電路系統電源及接地電極沿著電極配置區域之長邊的兩端部的短邊配置；前述第一半導體晶片具有：在同一平面內呈矩陣狀的分別為長條狀的四個電極配置區域；前述四個電極配置區域具有四組前述第一晶片上面電極，其能夠使對向的前述電極配置區域在其長邊方向和短邊方向上以線對稱配置，並連接四個前述第二半導體晶片；四組前述第一晶片上面電極的電極配置具有：使為了向前述第二半導體晶片的前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極的配置區域，夾在為了向指令/位址系統輸入電路提供電源及接地的資料系統電源及接地電極的配置區域的關係；設於前述配線基板，與前述第一矽貫通孔連接的第一晶片底面電極所連接的前述複數基板電極之內，為了向前 述資料輸出入系統電路提供電源的資料輸出入系統的電極，沿著前述四個電極配置區域的長邊方向配置於中央部，並以沿著在前述電極配置區域的長邊方向夾持該等電極的方式，配置為了向前述指令/位址系統輸入電路提供電源的指令/位址系統電極。
  6. 如請求項5所記載的半導體裝置，其中，前述第二半導體晶片是作為前述第二晶片底面電極及前述第二晶片上面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
  7. 如請求項6所記載的半導體裝置，其中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
  8. 如請求項5所記載的半導體裝置，其中，前述第二半導體晶片是複數段層積配置，與所層積之下側的第二半導體晶片的前述第二晶片上面電極、和所層積之上側的第二半導體晶片的前述第二晶片底面電極對應彼此連接。
  9. 一種半導體裝置，具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、搭載在前述第一半導體晶片之上的中央部的第二半導體晶片；前述配線基板具有：以陣列狀配置在底面的複數外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數基板電極、為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線；前述第一半導體晶片具有：藉由半導體積體電路技術 集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在底面的複數個第一晶片底面電極、連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在上面的複數第一晶片上面電極；前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，以陣列狀配置在底面的複數個第二晶片底面電極；前述第二晶片底面電極之內的電源系統與接地系統的電極，是互相以一單位或複數單位之所要的組合而成對配置；在前述第一晶片底面電極及前述第一晶片上面電極之內，連接於前述電源系統及接地系統的第二晶片底面電極的電源系統及接地系統的電極，係集中在前述第一半導體晶片的中央部；集中在該中央部的前述電源系統及接地系統的前述第一晶片底面電極和與其對應的前述第一晶片上面電極，經由第一矽貫通孔連接；前述電源系統的第一矽貫通孔與接地系統的第一矽貫通孔，互相以一單位或複數單位之所要的組合而成對配置；在前述外部連接電極及前述基板電極之內，連接在前述第一矽貫通孔的電源系統及接地系統的電極，係集中在前述配線基板的中央部；集中在該配線基板的中央部的電源系統的電極與接地系統的電極，互相以一單位或複數單 位之所要的組合而成對配置；前述第二半導體晶片具有長尺狀的電極配置區域；前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路；經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了向前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極、為了向前述指令/位址系統輸入電路提供電源及接地的指令/位址系統電源及接地電極、為了向其他電路提供電源及接地的其他電路系統電源及接地電極；前述資料系統電源及接地電極沿著電極配置區域之長邊的一邊配置；前述指令/位址系統電源及接地電極沿著電極配置區域之長邊的另一邊配置；前述其他電路系統電源及接地電極沿著長邊的兩端部的電極配置區域之短邊配置；前述第一半導體晶片具有：在同一平面內呈矩陣狀的分別為長條狀的四個電極配置區域；前述四個電極配置區域具有四組前述第一晶片上面電極，其能夠使對向的前述電極配置區域在其長邊方向和短邊方向上以線對稱配置，並連接四個前述第二半導體晶片；四組前述第一晶片上面電極的電極配置具有：將為了向前述第二半導體晶片的前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極的配置區域，夾在為 了向指令/位址系統輸入電路提供電源及接地的資料系統電源及接地電極的配置區域的關係；設於前述配線基板，與前述第一矽貫通孔連接的第一晶片底面電極所連接的前述複數基板電極之內，為了向前述資料輸出入系統電路提供電源的資料輸出入系統的電極，沿著前述四個電極配置區域的長邊方向配置於中央部，並以沿著在前述電極配置區域的長邊方向夾持該等電極的方式，配置為了向前述指令/位址系統輸入電路提供電源的指令/位址系統電極。
  10. 如請求項9所記載的半導體裝置，其中，前述第二半導體晶片是作為前述第二晶片底面電極之內的資料輸出入系統電極，具有512位元的資料輸出入端子的同步DRAM。
  11. 如請求項10所記載的半導體裝置，其中，前述第一半導體晶片是包括：中央處理裝置、和執行對前述同步DRAM的記憶體介面控制的記憶體控制器的微電腦。
  12. 一種半導體裝置，具有：配線基板、搭載在前述配線基板之上的第一半導體晶片、具有比前述第一半導體晶片還小的晶片面積，並搭載於其上的中央部的第二半導體晶片；前述配線基板具有：以陣列狀配置在底面的複數外部連接電極、以相較前述外部連接電極還小的間距陣列狀配置在上面的複數基板電極、為了與前述外部連接電極和前述基板電極對應彼此連接的基板內配線； 前述第一半導體晶片具有：藉由半導體積體電路技術集成的第一內部電路、連接在所對應的前述基板電極，且連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在底面的複數個第一晶片底面電極、連接在前述第一內部電路之所要的電路節點，並以陣列狀配置在上面的複數第一晶片上面電極；前述第二半導體晶片具有：藉由半導體積體電路技術集成的第二內部電路、連接在所對應的前述第一晶片上面電極，且連接在前述第二內部電路之所要的電路節點，以陣列狀配置在底面的複數個第二晶片底面電極；前述第二晶片底面電極之內的電源系統與接地系統的電極，互相以一單位或複數單位之所要的組合而成對配置；在前述第一晶片底面電極及前述第一晶片上面電極之內，連接於前述電源系統及前述接地系統的第二矽貫通孔的電源系統及接地系統的電極，係集中在前述第一半導體晶片的中央部；集中在該中央部的前述電源系統及接地系統各自的前述第一晶片底面電極和與其對應的前述第一晶片上面電極，經由第一矽貫通孔連接；經由前述第一矽貫通孔連接的各個電源系統電極與接地系統電極，互相以一單位或複數單位之所要的組合而成對配置；在前述外部連接電極及前述基板電極之內，連接在前述第一矽貫通孔的電極，係集中在前述配線基板的中央部；集中在該中央部的電源系統的電極與接地系統的電 極，互相以一單位或複數單位之所要的組合而成對配置；前述第二半導體晶片具有長尺狀的電極配置區域；前述第二內部電路具有：資料輸出入系統電路、指令/位址系統輸入電路、及其他電路；經由第二矽貫通孔連接的電源系統及接地系統的電極分類為：為了向前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極、為了向前述指令/位址系統輸入電路提供電源及接地的指令/位址系統電源及接地電極、為了向其他電路提供電源及接地的其他電路系統電源及接地電極；前述資料系統電源及接地電極沿著電極配置區域之長邊的一邊配置；前述指令/位址系統電源及接地電極沿著電極配置區域之長邊的另一邊配置；前述其他電路系統電源及接地電極沿著電極配置區域的長邊的兩端部的短邊配置；前述第一半導體晶片具有：在同一平面內呈矩陣狀的分別為長條狀的四個電極配置區域；前述四個電極配置區域具有四組前述第一晶片上面電極，其能夠使對向的前述電極配置區域在其長邊方向和短邊方向上以線對稱配置，並連接四個前述第二半導體晶片；四組前述第一晶片上面電極的電極配置具有：為了向前述第二半導體晶片的前述資料輸出入系統電路提供電源及接地的資料系統電源及接地電極的配置區域，夾在為了向指令/位址系統輸入電路提供電源及接地的資料系統電源及接地電極的配置區域的關係； 設於前述配線基板，與前述第一矽貫通孔連接的第一晶片底面電極所連接的前述複數基板電極之內，為了向前述資料輸出入系統電路提供電源的資料輸出入系統的電極，沿著前述四個電極配置區域的長邊方向配置於中央部，並以沿著在前述電極配置區域的長邊方向夾持該等電極的方式，配置為了向前述指令/位址系統輸入電路提供電源的指令/位址系統電極。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI838943B (zh) * 2015-01-13 2024-04-11 日商迪睿合股份有限公司 各向異性導電膜、連接構造體、以及連接構造體的製造方法
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
US10147676B1 (en) 2017-05-15 2018-12-04 International Business Machines Corporation Wafer-scale power delivery
US10057976B1 (en) * 2017-08-31 2018-08-21 Xilinx, Inc. Power-ground co-reference transceiver structure to deliver ultra-low crosstalk
CN110069834A (zh) * 2019-04-01 2019-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
JP7272587B2 (ja) * 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置
KR102596756B1 (ko) * 2019-10-04 2023-11-02 삼성전자주식회사 PoP 구조의 반도체 패키지
US11616019B2 (en) * 2020-12-21 2023-03-28 Nvidia Corp. Semiconductor assembly
US20230009901A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812656B2 (en) * 2002-02-27 2004-11-02 Railpower Technologies Corp. Sequenced pulse width modulation method and apparatus for controlling and powering a plurality of direct current motors
US20120208322A1 (en) * 2008-05-28 2012-08-16 Renesas Electronics Corporation Semiconductor device and manufacturing method therefor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3789955B2 (ja) * 1994-05-20 2006-06-28 株式会社ルネサステクノロジ 半導体記憶装置
JP2003204030A (ja) * 2002-01-07 2003-07-18 Hitachi Ltd 半導体装置およびその製造方法
JP4601365B2 (ja) 2004-09-21 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
JP2011061090A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置及びこれを備える半導体パッケージ
JP5420671B2 (ja) * 2009-09-14 2014-02-19 株式会社日立製作所 半導体装置
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
KR101817156B1 (ko) * 2010-12-28 2018-01-10 삼성전자 주식회사 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법
JP2012156238A (ja) * 2011-01-25 2012-08-16 Elpida Memory Inc 半導体装置
JP2013211292A (ja) * 2012-03-30 2013-10-10 Elpida Memory Inc 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812656B2 (en) * 2002-02-27 2004-11-02 Railpower Technologies Corp. Sequenced pulse width modulation method and apparatus for controlling and powering a plurality of direct current motors
US20120208322A1 (en) * 2008-05-28 2012-08-16 Renesas Electronics Corporation Semiconductor device and manufacturing method therefor

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