KR100434233B1 - 2차원다중칩모듈패키지를사용하는집적회로칩간의논리적3차원상호접속 - Google Patents

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엘. 가버릭 티모시
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제이알. 조오지 에프. 레일링
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내셔널 세미콘덕터 코포레이션
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Abstract

본 발명은 유효한 3차원적 상호 접속 회로망을 합체하는 고 능력 게이트 어레이(gate array)에 관한 것이다. 상기 어레이는 플립플롭 본딩에 의해 공통의 기판에 접속되는 보다 작은 다중 어레이로부터 형성된다. 상기 기판은, 기판 상에나 또는 그 내부에 삽입된 상호 접속 라인을 지녀, 구현될 보다 작은 논리 셀 어레이 간의 바람직한 한 세트의 상호 접속을 허용하는 다층 기판인 것이 전형적이다. 논리 셀 또는 셀의 어레이를 상기 기판에 접속하는 접점은 바람직한 상호 접속 점에서 복수 개의 솔더 범프 (solder bump)를 논리 셀의 보다 작은 어레이 상에 배치하기 때문에 초래된다. 그리고 나서, 상호 접속 점의 솔더 범프를 다층 기판에 접속하면 개별적인 논리 셀 어레이는 바람직한 방식으로 상호 접속되는 것이 가능하다. 3차원적 상호 접속 회로망은 어레이가 병렬로 접속되도록 서로 다른 논리 셀 어레이 상의 해당하는 지점을 상호 접속하여 실현된다. 이는 MCM 패키지내의 어레이 또는 칩의 2차원적 배열로부터 3차원적 상호 접속망을 형성하는 결과를 갖는다. 그 결과는, 증가된 게이트 이용률 및 단축된 평균 상호 접속 간격을 지녀, 보다 빠른 동작 속도를 갖는 복잡한 디바이스의 제작을 가능하게 하는 최대 게이트 능력을 갖는 논리 디바이스이다.

Description

2차원 다중 칩 모듈 패키지를 사용하는 집적 회로 칩 간의 논리적 3차원 상호 접속
본 발명은 일반적으로는 보다 복잡한 디바이스를 형성하도록 다수의 집적회로 칩을 상호 접속 및 패키지하는 기법에 관한 것이며, 보다 구체적으로는 다양한 표준 2차원 다중 칩 모듈 패키징 방법을 기초로 한, 증가된 상호 접속 능력을 갖는 고 능력 논리 디바이스, 실제로는 3차원 상호 접속 회로망에 관한 것이다.
집적 회로 디바이스가 더욱 복잡해짐에 따라, 상호 접속 및 패키지 기법은 그러한 디바이스의 설계에 대한 중요성이 더 커지고 있다. 이는 한 디바이스에서 사용되는 상호 접속 및 패키지 기법이 기능적인 능력 및 이용성에 큰 영향을 끼칠 수 있기 때문이다.
상호 접속 기법은 다수의 보다 작은 기능 유니트를 보다 복잡한 디바이스에 전기적으로 접속시키고 개별적인 다수 그룹의 보다 작은 유니트를, 이러한 유니트가 포함될 패키지에 접속시키는 데 사용된다. 상호 접속 방법은, 디바이스 동작 속도, 상기 디바이스에 필요한 표면적, 및 연장 시간에 걸친 다비이스의 신뢰성에 영향을 주기 때문에 중요하다. 또한, 패키징 방법은, 상기 디바이스의 속도, 단가 및 신뢰성에 영향을 주며 전력 및 입력 신호를 상기 디바이스에 제공하기 때문에 중요하다. 고 수준의 신뢰성을 유지하고 단가를 최소화시키면서 디바이스의 능력을 증가시키려는 욕구에 기인하여, 특정 디바이스를 제조하는데 사용되는 상호 접속 및 패키지 기법은 디바이스 설계에서 중요한 고려 사항이다.
다수의 개별적인 디바이스로부터 복잡한 디바이스를 제조하는 통상적인 방법은 다중 칩 모듈(MCM) 패키지 기법을 사용하는 것이다. MCM 기법은 2개 이상의 개별 집적 회로(IC) 다이나 칩들을, 단일 IC 칩보다 복잡한 기능을 이행할 수 있는 단일의 패키지로 결합시킨다. 개별 칩들은 공통 기판 상에 장착되어 상기 기판에 (및 상기 기판 상이나 상기 기판내의 상호 접속 회로망에 의해 서로에) 및 패키지 접점에, 여러 방법 중 한 가지 방법, 예를 들면, 와이어 본딩 또는 솔더 범프(solder bump) 기법에 의해 접속된다. 와이어 본딩은 IC 칩 상의 패드 또는 접점을 리드 프레임에나 미세한 와이어를 갖는 다른 칩 상의 패드 또는 접점에 접속시키는 단계를 포함한다. 서로 다른 IC 칩 상의 접점 사이의 상호 접속은 또한 그들 사이에 와이어를 납땜 접속시키거나 금속 상호 접속 라인을 사용함으로써 실행될 수 있다.
IC 칩을 어느 바람직한 정도로 상호 접속시키는 데 미세한 와이어 또는 금속 상호 접속 라인을 사용하는 것이 이론상 가능하지만, 필요한 상호 접속 개수는 상호 접속 와이어 또는 라인을 경로 선택하는 데 사용가능한 공간 상의 제한 때문에, 단락 회로를 방지하도록 상호 접속 개수를 제한할 필요성 때문에, 그리고 상기 와이어 또는 라인 사이의 용량성 및 유도성 결합이 성능을 열화시킬 수 있기 때문에 종종 실용적이지 않다. 이들의 고려 사항 때문에, 상호 접속시킴을 최적화시키고 보다 크고 기능적으로 보다 복잡한 디바이스 내로 다수의 IC 칩을 상호 접속시키기위한 다른 방법을 개발하려는 노력이 시도되어 왔다.
앞서 언급한 바와 같이, 개별 칩은 또한 솔더 범프 또는 플립-칩(flip-chip) 기법을 사용함으로써 공통 기판 상에 장착될 수 있다. 이러한 방법에서, 솔더 범프는 다이 상에 배치되고 상기 칩이 상부에 플립되어, 기판상의 도전 패드와 접촉하게 솔더 범프를 배치시킨다. 납땜은 그후 리플로우(reflow)되어 양호한 전기 접점을 확립시킨다. 개별 칩은 다시 기판 상에나 기판 내에 내장되어 있는 상호 접속 회로망을 사용하여 서로 상호 접속되어 있다.
개별 칩 사이의 다수의 상호 접속을 필요로 하는 용도에 적합하고 그러한 상호 접속 회로망을 사용하는 MCM 기법의 일례는 부위 배열(Area Array) 기법이다. 이러한 패키징 방법에서, 다중 층 MCM 기판 상에나 다중 층 MCM 기판내에 내장되어 있는 상호 접속 라인을 통해 한 칩의 내부로부터 다른 한 칩으로 접속이 형성된다. 상기 기판의 상호 접속 층은 플립-칩 패키징 방법에서 사용되는 칩 상의 금속 범프의 위치에 해당하도록 설계되어 있는 도전 패드의 어레이를 통해 액세스된다. 상기 금속 범프는 칩들을 서로 전기 접속시키도록 어레이 패드에 납땜된다.
와이어 본딩 또는 금속 상호 접속 라인을 사용하여 실현될 수 있는 것 이상의 추가적인 상호 접속 능력에 대한 필요성은 특히 다중 논리 셀 어레이로 구성되어 있는 논리 셀 또는 칩의 어레이를 보다 크고 보다 복잡한 디바이스 내로 상호 접속시키는 경우에 중요하다. 보다 작은 어레이가 보다 큰 능력의 논리 디바이스 내로 결합되도록 논리 셀 어레이가 다수의 접속부를 필요로 하는 것이 전형적이기 때문에, 최종 어레이가 더 커짐에 따라, 부가적인 확장에 대한 장벽은 신속하게 도달된다. 이는 상기에 언급되어 있는 와이어 본딩 또는 금속 상호 접속 라인과 연관된 고유의 문제점을 피할 필요성 때문이다. 그 결과, 상기 어레이는 소형인 것에 제한되지만 복잡성에 국한되거나, 복잡하지만, 주어진 용도에 대해 바랄 수 있는 것보다 값비싼 것에 제한된다.
서로의 상부에 2개 이상의 칩 층을 적층하고 와이어 본딩을 거쳐 그들을 상호 접속시킴으로써 대규모 집적 회로를 형성하는 방법은 발명의 명칭이 "Multilayered Integrated Circuit" 이며 발명자가 "Takeuchi"인 출원 제62-182307호에 대응하는 일본 특허 출원 명세서 제1-28856호에 기재되어 있다. 이러한 명세서에는 보다 큰 회로를 제공하도록 2개 이상의 IC 칩을 결합시키는 수단이 기재되어 있지만, 칩들을 상호 접속시키기 위한 와이어 본딩의 사용은 패키지가 상기에 주지된 스페이스 이용성, 단락 회로 및 용량성 및 유도성 결합 문제점에 직면하게 한다. 따라서, 그러한 디바이스의 상호 접속 능력은 매우 국한된다.
본원과 동일한 양수인에게 양도되어 있으며 본원 발명자중 한 발명자가 리스트에 올라 있는, 발명의 명칭이 "Extendible Circuit Architecture" 인 미합중국 특허출원 제08/190,910호(현재에는 미합중국 특허 제5,512,765호로 특허공고됨)에는 반도체 재료 단가가 게이트 능력에 선형적으로 증가하는 높은 게이트 능력의 프로그램 가능한 모듈이 개시되고 권리 주장되어 있으므로, 미합중국 특허출원 제08/190,910호는 본원에 대한 추가적인 배경 정보를 제공하도록 본원에 참고로 기재되어 있다. 상기 모듈은 2차원적으로 확장가능한 구조를 갖는 단일의 디바이스를 취하고 이를, 부위 배열 기법을 기초로 하는 패키징 방법에서 이용함으로써 제조된다. 그 결과, 다수의 개별 칩이 MCM 패키징 기법에 의해 단일의 보다 큰 디바이스 내로 상호 접속된다. 각각의 개별 칩이 2차원적으로 확장가능하기 때문에, 결과적인 보다 큰 능력의 디바이스는 기능상 보다 큰 능력의 디바이스를 형성하는 보다 작은 디바이스와 등가이다. 최종 디바이스가 실질적으로 동일한 구조를 지니지만, 보다 작은 디바이스와 비교해 볼 때 증가된 게이트 능력을 지닌다.
상기에 기술된 2차원적으로 확장가능한 구조 및 다른 MCM 패키징 방법이 보다 비용 효과적인 고 능력의 디바이스의 제조를 허용하지만, 그러한 디바이스에 사용되는 상호 접속 회로망에 관련한 문제점은 여전히 존재한다. 이러한 문제점은, 다른 요소에 상호 접속이 이루어지기 전에 다이 또는 칩의 주변에 신호를 경로 선택함으로써 도입되는 전파 지연에 관계가 있다. 그러한 경로 선택은 신호가 의도된 착신지에 수신되어 이전에 외부 회로 요소를 통해서나 지나치게 긴 경로를 따라 전파할 수 있기 때문에 디바이스의 동작 속도를 대단히 감소시킬 수 있다.
바람직한 것은 어느 2개의 보다 작은 요소사이의 평균 상호 접속 거리를 감소시키고 와이어 본딩 및 다른 현존하는 상호 접속시킴과 연관되는 주지된 문제점을 극복하는 상호 접속 방법을 사용하여 다수의 보다 작은 논리 셀 어레이 또는 칩을 보다 복잡한 디바이스 내로 상호 접속시키는 방법이다.
본 발명은 실제로는 3차원 상호 접속 회로망을 합체시키는 고 능력의 게이트 어레이에 관한 것이다. 상기 어레이는 플립-칩 본딩에 의해 공통 기판에 접속되는 다수의 보다 작은 어레이로부터 형성된다. 상기 기판은 전형적으로는 상부나 내부에 내장되어 있는 상호 접속 라인을 지니는 다층 기판이므로, 보다 작은 논리 셀어레이사이의 한 세트의 바람직한 상호 접속이 이행되는 것을 허용한다. 논리 셀이나 셀 어레이를 상기 기판에 접속시키는 접점은 바람직한 상호 접점에서 보다 작은 논리 셀 어레이 상에 다수의 솔더 범프 (solder bump)를 배치시키는 것으로부터 비롯된다. 상호 접점 솔더 범프를 다층 기판에 접속시키는 것은 그 후 개별적인 논리 셀 어레이가 바람직한 방법으로 상호 접속되는 것을 허용한다.
본 발명의 한 바람직한 실시예에서는, 솔더 범프의 배치 및 기판의 상호 접속 층은 서로 다른 논리 셀 어레이 상의 등가점이 병렬로 서로 접속되는 것을 허용한다. 이는 MCM 패키지에 포함되어 있는 어레이 또는 칩의 2차원 배치로부터 3차원 상호 접속 회로망을 생성시키는 효과를 지닌다. 그 결과는 증가된 게이트 이용률(이용가능한 게이트에 사용되는 논리 게이트의 비율) 및 감소된 평균 상호 접속 거리를 갖는 높은 게이트 능력의 논리 디바이스이므로, 보다 신속한 동작 속도를 지니는 복잡한 디바이스의 제작을 가능하게 한다.
본 발명의 부가적인 목적 및 이점은 이하 상세한 설명 및 첨부된 도면으로부터 자명해 질 것이다.
도면, 특히 제 1A 도 내지 제 1C 도를 참조하면, 제 1A 도 내지 제 1C 도에는 본 발명에 따라 사용하기에 적합한 그러한 어레이로 구성되어 있는 논리 셀 어레이 또는 칩의 특징 중 몇 가지가 예시되어 있다. 제 1A 도 내지 제 1C 도에 도시되어 있는 예는 다수의 보다 작은 기능 유니트가 보다 큰 능력을 지니지만 개선된 기능성 및 구성 유니트와 유사한 구조를 지니는 디바이스를 제작하도록 결합될 수 있게 하기 위하여 기준화될 수 있다는 것을 의미하는 " 확장가능한(extendible) "구조를 지닌다. 본원에는, 확장가능성의 개념은 논리 셀 어레이 또는 개별 칩이 한 칩 또는 어레이상의 위치를 다른 칩 또는 어레이 상의 해당 위치에 상호 접속시킴으로써 보다 복잡한 디바이스 내에 결합될 수 있도록 칩 구조가 이루어져 있다는 것을 의미한다. 이는 3 차원 상호 접속 회로망을 제공하고 3차원 확장가능성의 형태를 한정한다. 그러한 확장가능성의 이점은 서로 다른 다이의 어느 2개의 요소사이의 평균 상호 접속 라인 길이가 최종화됨으로써 최종 디바이스의 전반적인 동작속도를 최적화하려는 시도를 하는 것이다.
제 1A 도 내지 제 1C 도에 도시되어 있는 확장가능한 구조의 예는, 구성 가능한 논리 어레이(CLA), 특히 미합중국, 캘리포니아, 산타 클라라에 소재하는 National Semiconductor Corporation에 의해 제작된 구성가능한 논리 어레이 칩의 CLAy 패밀리이다. 디바이스의 CLAy 패밀리의 구조 및 동작은 고려된 미합중국 특허출원 제08/044,921호에 기재되어 있는 데, 이는 본원의 양수인에게 양도된 것이며 본원에 참고로 기재된 것이다. 칩의 CLAy 패밀리는 보다 큰 세트의 필드(field) 프로그램가능한 게이트 어레이(FPGA) 칩의 부분 집합이며, 이들 중 몇몇은 또한 본 발명에 따라 사용하기에 적합하다. 확장가능한 구조를 갖고 본 발명에 따라 사용될 수 있는 디바이스의 또 다른 형태는 마스크(mask) 프로그램 가능한 게이트 어레이이다. 그 이외에도, 칩의 몇 가지 형태의 결합은 본원에 바람직한 정도로, 예를 들면 FPGA 및 정적 랜덤 액세스 메모리(SRAM) 칩 결합으로 확장될 수 있다.
제 1A 도에 도시된 바와 같이, CLAy 구성가능한 논리 어레이 칩의 구조는 상호 접속된, 프로그램가능한 논리 셀(12)의 다수의 보다 작은 어레이(31)를타일링(tiling)함으로써 형성되는 2차원 매트릭스(30)로 이루어져 있다. 제 1A 도에서, 매트릭스(30)는 보다 작은 어레이(31)의 7×7 어레이인 데, 이 경우 각각의 보다 작은 어레이(31)는 논리 셀(12)의 8×8 어레이이다. 매트릭스(30)의 에지 상에 배치되어 있는 입/출력(I/O) 구동기(33)는 매트릭스(30)의 내부로나 외부로 신호를 전송하는 데 일조한다. 각각의 논리 셀(12)의 활성 입/출력 및 개별 논리 기능은 제조시 상기 어레이를 물리적으로 주문 제작함으로써라기 보다는 오히려, 상기 셀에 내재하는 파라메타 메모리 비트 및 논리 게이트에 의해 결정된다. 따라서, 셀 사이의 상호 접속 및 개별 셀 기능은 폭넓고 다양한 가능성 있는 기능을 제공하도록 필드 프로그램가능하다. 어레이 내에 셀의 개수가 많을수록, CLAy 디바이스의 기능 능력이 더 커진다.
CLAy는 플렉시블 버싱 회로망(flexible bussing network)이 중복되는 프로그램가능한 논리 셀 어레이로서 가시화될 수 있다. 제 1B 도는 매트릭스(30)내에 포함되어 있는 논리 셀(12)의 8×8 어레이(31)중 하나의 세부도이다. 논리 셀이 신호를 경로 선택하는 데 사용될 수 있지만, 이는 긴 길이에 걸쳐 행해질 경우 허용할 수 없게 긴 지연을 초래시킬 수 있다. 이러한 문제를 해결하기 위하여, 이웃하는 셀(12)사이의 상호 접속은 2 가지 형태의 프로그램가능한 버스, 즉 로컬(local)및 익스프레스(express)로 보강된다. 따라서, 어레이(30,31)를 이루는 개별 셀(12)사이의 접속은 버스에 의해 또는 인접 셀 사이의 직접적인 접속에 의해 달성된다.
제 1B 도에 도시된 바와 같이, CLAy 어레이에서, 로컬 버스(32)는 버싱 회로망 및 셀 어레이사이의 접속을 제공한다. 각각의 로컬 버스(32)는 열 또는 행으로모든 셀(12)에 접속됨으로써, 어레이를 이루는 모든 셀에 로컬 버스 시스템에 대한 판독/기록 액세스를 제공한다.
익스프레스 버스(36)는 보다 높은 신호 전송을 제공하고 모든 셀에 접속되어 있지 않다. 익스프레스 버스(36)는 어레이(30,31)내에서 신호 전송의 속도를 상승시키도록 설계되어 있고, 여러 셀에 걸친 직선 거리를 답파하는 데 가장 빠른 방법이다.
어레이(30,31)를 이루는 논리 셀(12)의 각 행 및 각 열에 대해 상기에 기술된 각 형태의 버스가 2 가지 있다. 리피터(38)라고 불리우는 접속 유니트는 8개의 셀(12)마다 이격되어 있으며 8 개의 셀(12)에 걸친 세그먼트로 각각의 버스를 분할한다. 리피터(38)는 행 및 열로 정렬되어 있음으로써, "슈퍼블록(superblock)이라 불리우는 셀(12)의 8×8 블록을 포함하는 보다 작은 어레이(31)로 어레이(30)를 분할한다. 리피터(38)는 유사하거나 서로 다른 버스 형태 사이의 여러 접속 기능을 제공하도록 프로그램될 수 있으며 프로그램가능한 스위치로서 사용된다. 전형적으로, 리피터(38)는 하나 이상의 스위칭 유니트로 구성될 수 있는 데, 이 경우, 각각의 스위칭 유니트는 프로그램가능한 신호 전송 게이트 및 버퍼로 구성된다. 디바이스의 RAM 프로그램가능한 메모리(이는 구성 모드시 세트 또는 리세트됨)는 양방향 신호전송 게이트를 개방 또는 폐쇄 상태로 배치시킨다.
제 IC 도에 도시된 바와 같이, 각각의 논리 셀(12)은 4개의 인접 이웃으로부터 입력을 수신하고 4 개의 인접 이웃으로 출력을 제공한다. 따라서, 어레이(31)를 이루는 각각의 논리 셀(12)은, 어레이(30)의 주변 상에 있는 것과는 달리, 북 (N),동 (E), 남 (S), 및 서 (W)이웃으로부터 8 개의 입력을 수신하고 그러한 이웃으로 8 개의 출력을 제공한다. 이들 16개의 입/출력은 2 가지 형태 "A" 및 "B"로 분할되는 데, 각각의 이웃 셀(12)에 대해 A 입력, A 출력, B 입력 및 B 출력이 존재한다. 2 개의 서로 다른 셀(12)사이에는, A 출력이 항상 A 입력에 접속되며 B 출력이 항상 B 입력에 접속되어 있다.
상기에 기술된 CLAy 구조에서, 인접 셀(12)사이의 상호 접속은 직접 상호 접속에 의해 또는 버스에 의해 제공되는 데, 이 경우 상호 접속의 형태 모두는 금속 상호 접속 라인에 의해 구현되는 것이 전형적이다. 인접 슈퍼 블록(31)사이의 상호 접속은 버싱 회로망에 의해 그리고 인접 슈퍼 블록의 주변 상의 인접 셀사이의 상호 접속에 의해 제공된다. 상호 접속된 슈퍼 블록(31)의 어레이는 CLAy 칩 또는 다이(30)를 형성한다. 다수 개의 다이(30)는 각각의 다이 주변 상의 상호 접속 라인에 의해 보다 크고 보다 복잡한 어레이 내로 상호 접속된다. 상호 접속 라인을 레이아웃하는 데 사용될 수 있는 표면적 상의 제한 및 누화 및 결합에 관한 관심사에 기인하여, 한 다이(30)를 또 다른 그러한 다이(30)에 상호 접속시키는 데 사용될 수 있는 상호 접속 라인의 개수는 대략 108로 제한된다. 이는 게이트 실현가능한 정도 및 주어진 능동 디바이스 표면적에 대해 구성될 수 있는 최종 디바이스의 복잡성을 제한하도록 작용한다.
게이트 이용률은 논리 셀이 이웃하는 셀에 그리고 더 먼 거리의 셀에 접속되어 있는 경우에 대다수의 그러한 디바이스가 "무작위 논리(random logic)" 시스템이기 때문에 게이트 어레이를 기초로 한 디바이스의 중요한 특징이다. 이는 이웃하는 셀 사이에만 상호 접속이 있는 "시스톨릭 어레이(systolic array)" 시스템과는 대조적이다. 전형적인 무작위 논리 시스템의 경우, CLAy 구조는 다이상에서의 이용가능한 셀의 15-20%의 게이트 이용을 허용한다. 이는 다이 상에서의 상호 접속 배선 자원의 제한된 정도의 결과이다. 상호 접속 버스에 의한 제한된 밀집 개수가 먼 거리의 셀을 접속하는 데 사용될 경우, 다른 버스가 추가적인 상호 접속을 허용하는데 사용되어야 하기 때문에 사용가능한 셀의 보다 큰 퍼센트를 사용하기가 어렵다. 이는 그러한 근방의 논리 셀이 능동 논리 셀로서의 용도로 사용될 수 없다는 것을 의미한다. 그 이외에도, 셀은 상호 접속 와이어로서 사용되어, 그들을 능동 논리 셀로서의 용도로 사용될 수 없게 할 수 있다. 보다 많은 논리 셀을 다이에 추가시키는 것은 다이 사이즈가 실질적으로 증가되게 하고 이는 어떤 용도에 대하여 비용효과적이지 않을 수 있다. 그 이외에도, 다수의 셀이 증가되더라도, 다이 내부 상호 접속 제한은 여전히 존재한다.
주지된 바와 같이, CLAy 어레이(30)는 주변 상에는 최대 108 개의 가능한 입/출력 (I/O)상호 접속 접점을 지니고, 이러한 구조의 경우, 각각의 슈퍼블록(31)은 측면에 대해 16개의 로컬 버스(32)및 16개의 익스프레스 버스(36)의 접속으로 어레이(30)를 이루는 이웃하는 4개의 슈퍼블록에 접속되어 있으며, 4개의 이웃하는 내부 슈퍼블록에 대하여 총 128개의 버스 접속이 존재한다. 어레이(30)의 주변상의 슈퍼블록은, 2 또는 3 개의 이웃하는 슈퍼블록이 존재하는지의 여부에 따라, 64 또는 96 개의 버스 접속을 지닌다.
상호 접속 경로의 개수와 관련한 이러한 고유의 제한을 극복하기 위하여, 논리 셀(31)의 보다 작은 어레이는 제 2 도에 도시된 바와 같이 개조될 수 있는데, 제 2 도에는 제 1A 도 - 제 1C 도의 논리 셀 어레이가 이 어레이를 상호 접속시켜 보다 복잡한 디바이스를 제작하는 데 사용되는 기판 상에 장착되는 것을 가능하게 하는 상호 접속 패드(40)의 가능한 레이아웃이 도시되어 있다.
제 2 도에서, 각각의 보다 작은 어레이 또는 슈퍼블록(31)에는 다수의 솔더 범프 상호 접속 패드(40)가 구비되어 있는데, 이 경우 상기 패드는 상기 도면에서 P1 내지 P8 로 표시되어 있다. 필요치는 않지만, 상호 접속 패드 및 상기 어레이 사이의 절연 층(도시되지 않음)을 갖는 어레이(31)의 능동 회로 상에 패드(40)를 배치시키는 것이 바람직하다. 상기 패드(40)는 상기 절연 층을 통해 어레이(31)상의 지점에 전기 접속되어 있다. 이는 상기 패드가 어레이의 표면적, 결과적으로는 다수 어레이(31)로부터 형성되는 다이 또는 칩(30)의 표면적을 증가시키지 않고서 어레이(31)에 상호 접속되는 것을 허용한다. 상호 접속 패드(40)는 그후 상호 접속 라인을 포함하는 다층 기판상의 유사한 패드에 전기 접속되어, 어레이(31)가 바람직한 방법으로 다른 유사한 어레이에 상호 접속되는 것을 허용한다. 한 가지 선택은 한 슈퍼블록의 한 에지상의 익스프레스 버스 리피터를 다른 한 슈퍼블록의 에지 상의 해당하는 리피터에 전기 접속시키는 데 기판의 상호 접속 회로망 및 상호 접속 패드(40)를 사용하는 것이다. 이는 제 2 도에 도시되어 있는 데, 제 2 도에서는 상호 접속 패드(40)가 접속되어 있는 리피터 상에 상호 접속 패드(40)가 배치되어 있으며, 이 경우 슈퍼블록(31)의 상부 및 측부 상에서는 제4 리피터가 각각 존재한다. 모든 슈퍼블록이 상부 및 측부(본 예에서는 우측)상에 분포되어 있는 상호 접속 패드를 지니는 경우, 전반적인 어레이(30)는 상기 어레이를 이루는 슈퍼블록 모두상에 포개지는 상호 접속 패드의 균등한 분포 패턴을 지닌다. 이는 무작위 논리를 기초로 한 시스템의 경우, 상호 접점의 그러한 분포가 어느 2 개의 요소 사이의 가장 짧은 평균 상호 접속 경로를 만들어 내기 때문이다.
제 3 도에는 제 1A 도 내지 제 1C 도의 논리 셀 어레이(31)가 기판 상에 설치되어 보다 복잡한 디바이스로 상호 접속되는 것을 가능하게 하는 상호 접속 패드의 두 번째 가능한 레이아웃이 도시되어 있다. 제 3 도에 도시된 바와 같이, 총 16개의 상호 접속 패드(40)는 다수 어레이(31)가 보다 큰 능력의 논리 디바이스로 상호 접속되는 것을 가능하게 하도록 어레이(31)상의 지점에 전기 접속되어 있다. 제 3 도에 도시된 예에서, 상호 접속 패드(40)는 다시 어레이(31)의 회로부분인 리피터(38)에 접속된다. 제 2 도의 패드 레이아웃에 대해 언급된 바와 같이, 패드(40)는 능동회로용으로 사용될 수 있는 표면적을 최대화시키도록 어레이(31)상의 절연 층 상에 배치되어 상기 절연 층을 통해 어레이(31)상의 바람직한 접속 점에 전기 접속되는 것이 바람직하다. 제 3 도의 실시예에서, 상호 접속 패드(40)는 한 슈퍼블록(31)의 상부 및 측부 상의 다른 모든 리피터(38)에 접속되어 있다.
제 4 도는 다수의 보다 작은 논리 셀 어레이사이에 상호 접속을 제공하도록 제 1A 도 내지 제 1C 도의 논리 셀 어레이(31)를 기판에 상호 접속시키는 한가지 방법을 보다 상세하게 도시한 것이다. 제 4 도에 도시된 바와 같이, 리피터(38)는 하나 이상의 스위칭 유니트(50)로 이루어져 있는 데, 이 경우, 각각의 스위칭 유니트(50)는 프로그램가능한 전송 게이트(52) 및 버퍼(54)로 구성되어 있다. 상기 스위칭 유니트(50)는 신호가 한 리피터(38)에 접속되어 있는 서로 다른 익스프레스 또는 로컬 버스 사이로 경로 선택되는 것을 허용한다. 논리 어레이(31)를 기판에 접속시키기 위하여, 어레이(31) 상의 리피터(38)는 추가적인 한 세트의 스위칭 유니트(51)로 증대됨으로써, 신호가 리피터(38) 및 기판 상호 접속점 또는 패드(58) 사이에 경로 선택되는 것을 허용하는 데, 이 경우, 추가적인 스위칭 유니트(51) 및 리피터(38) 사이의 접속은 앞서 기술한 상호 접속 패드(40)에 의해 달성된다. 추가적인 스위칭 유니트(51)는 보다 작은 어레이(31)상에나 상기 어레이와 상기 상호 접속 패드를 분리시키는 절연 층 상에 배치되는 것이 전형적이다.
제 3 도에 도시된 바와같이 상호 접속 패드(40)를 추가시키고 다이(30)가 슈퍼블록(31)의 7×7 어레이로 구성되어 있는 경우, 기판 상에 설치되어 있는 한쌍의 다이(30)는 현재 사용되는 108 개 이외에도 총 784(16×49)개의 가능한 상호 접속을 증대시킨다. 이는 보다 적은 개수의 셀이 상호 접속 와이어로서 기능을 하는 데 필요함으로써 게이트 이용률을 증가시키기 때문에 보다 많은 셀이 능동 논리 기능용으로 사용되는 것을 허용한다. 그 이외에도, 보다 적은 현존하는 버스가 상호 접속용으로 필요하기 때문에, 셀은 상호 접속을 위해 버스에 의한 밀집을 사용할 필요성에 의해 불가능하지 않다. 이러한 부가 접속성은 아뭏든 다이 사이즈에 있어서의 적은 증가로 달성된다는 점에 유념하는 것이 중요하다. 유일한 증가는 제 4 도에 도시된 부가 스위칭 유니트(51)의 배치에 필요한 것이다.
기판 상이나 기판 내에 내장되어 있는 상호 접속 회로망은 개별 어레이(31)가 어떠한 방식으로 상호 접속되어 있는지 그리고 결과적인 디바이스가 기능성 및능력에 대해 어떠한 방식으로 동작하는 지를 결정한다. 제 5 도는 MCM 기판상에 배치되어 있는 다수의 보다 작은 프로그램가능한 게이트 어레이 또는 칩(30)으로 부터 형성되는 어레이(60)에 대한 가능한 상호 접속 회로망을 도시한 것인데, 이 경우 기판 상호 접속라인은 상기 보다 작은 어레이 또는 칩 각각 상의 해당 지점(상호 접속 패드)을 상호 접속시킨다. 그 결과는 2차원 구조에서 구현되는 3차원 상호 접속 회로망이다. 그러한 상호 접속 회로망은 동일 세트의 동작이 다중 비트 데이터 워드의 각각의 비트 상에서 이행되는 비트 슬라이스(bit-slice) 구조를 갖는 디바이스에 적합할 수 있다. 본원에 기재된 3차원 상호 접속 스킴은 인접한 다이 사이의 상호 접속이 단지 다이 주변상의 상호 접속 장소에 의해서만 이행될 수 있는 현존하는 2차원 상호 접속 스킴과 비교할 때 상호 접속 경로를 따른 보다 짧은 평균 전파지연을 지닌다.
제 6 도는 제 5 도에 도시된 2 차원 상호 접속 회로망이 3 차원 상호 접속 회로망과 유사한 것을 도시한 것이다. 제 6 도에 도시된 바와 같이, 제 5 도에 도시된 상호 접속 스킴의 결과는 서로의 상부에 다수의 보다 작은 어레이(30)를 적층시키고 상기 보다 작은 어레이 각각상의 해당 지점을 상호 접속시킨 결과와 동일한 2차원 상호 접속 회로망을 제작하는 것이다.
본 발명에 의하면, 논리 셀 어레이(31)에 상호 접속 패드를 추가시키고 그러한 어레이로 구성되어 있는 다수의 다이(30)를, 상기 다이가 바람직한 방식으로 상호 접속되는 것을 허용하는 기판상에 설치하는 2 가지 주된 이점이 존재한다. 우선, 보다 높은 게이트 이용률이 실현될 수 있으며, 둘째로, 신호가 보다 짧은 상호접속 라인을 거쳐 상기 어레이(31) 및 다이(30)사이로 경로 선택되어, 상호 접속점 사이의 평균 전파지연을 감소시키고 최종 디바이스의 동작 속도를 증가시킬 수 있다.
게이트 이용률은 단지 다이의 주변 영역에 대신, 내부 어레이 지점 또는 심지어 개별 논리 셀에 접속이 만들어 질 수 있기 때문에 증가된다. 이는 가능한 상호 접속의 개수 및 다양성이 증가되어 결과적인 디바이스의 구조적 복잡성을 증가시킨다는 것을 의미한다. 전파 지연은, 전형적인 경우로 또 다른 다이나 어레이에 상호 접속될 수 있기 전에 다중 셀(12) 및/또는 다중 리피터(38)를 통해 또는 다이의 에지에 전파하여야 하는 신호 대신에, 본 발명이 구성요소 어레이 및 다이의 표면적 상에 접속점을 더 많이 분포시키기 때문에 감소된다. 이러한 배치는 2 개의 서로 다른 다이 상에 배치된 요소사이의 평균 상호 접속 길이를 최소화시키도록 작용한다.
서로 다른 다이상의 지점이 상호 접속되는 상기에 기술한 3 차원 상호 접속 스킴 이외에도, 당업자라면 기판 상호 접속 회로망이 또한 동일한 다이 상의 지점들을 전기 접속시키도록 설계될 수 있다. 이는, 칩이 제조되는 당시에 인터(inter) 칩 및 인트라(intra) 칩 상호 접속 스킴이 공지되어 있지 않기 때문에, 사용자에 의한 재구성이 특정의 용도에 적합하게 하도록 설계되는 필드-프로그램 가능한-게이트-어레이와 같은 디바이스의 경우에 특히 유용할 수 있다. 어떤 용도의 경우, 현존하는 상호 접속 능력이 주로 인터-칩 접속용으로 사용될 수 있도록 인터-칩 상호 접속 능력을 증가시키는 것이 바람직할 수 있다. 이러한 본 발명의 실시예는 특히 동일 칩 상의 다수 지점에 클록 신호를 경로 선택하는 것과 같은 용도에 적합한데, 이 경우 동일한 신호는 각각의 지점사이의 최소 신호 지연의 요건으로 다수의 지점에 분포될 필요성이 있다.
이러한 본 발명의 실시예는 어레이(31)에 솔더 범프 또는 접촉 패드를 부가시킨 다음에 기판상에 그러한 어레이로 구성되어 있는 다이(30)를 설치하는 것을 포함한다. 그러나, 이러한 실시예에서, 상기 기판은 동일한 다이(30) 상의 지점을 전기 접속시키는 상호 접속 회로망을 포함한다. 서로 다른 다이(30) 사이의 상호 접속은 셀-셀 접속, 버스라인 또는 기판 상호 접속 회로망의 다른 부분에 의해 구현된다. 이러한 실시예의 부가 상호 접속 능력은 다시 본래 제조된 다이에서 사용될 수 있는 것을 보충하여 게이트 이용률을 증가시키고 동일한 다이 상 및 서로 다른 다이 상의 지점사이의 전파 지연을 감소시킨다.
본원에 사용된 용어 및 표현은 설명에 관한 것이지 제한에 관한 것으로 사용된 것이 아니며, 도시되고 기술된 특징의 등가물 및 부분들을 제외한 그러한 표현 및 용어의 사용을 의도한 것이 아니므로, 여러 변형이 권리 주장된 발명의 범위 내에서 가능하다는 것을 인식할 것이다.
제 1A 도 내지 제 1C 도는 본 발명에 따라 사용하기에 적합한 논리 셀 어레이 또는 그러한 어레이로 구성되는 있는 칩의 특징 중 몇 가지를 예시한 도면.
제 2 도는 제 1A 도 내지 제 1C 도의 논리 셀 어레이가 보다 복잡한 디바이스 내로 상호 접속될 수 있게 하는 상호 접속 패드의 제1의 가능한 레이아웃을 보여주는 도면.
제 3 도는 제 1A 도 내지 제 1C 도의 논리 셀 어레이가 보다 복잡한 디바이스 내로 상호 접속될 수 있게 하는 상호 접속 패드의 제2의 가능한 레이아웃을 보여주는 도면.
제 4 도는 다수의 보다 작은 논리 셀 어레이 사이의 상호 접속을 제공하도록 제 1A 도 내지 제 1C 도의 논리 셀 어레이가 어떠한 방식으로 기판에 상호 접속될 수 있는지를 보여주는 도면.
제 5 도는 MCM 기판의 상호 접속 라인이 다수의 보다 작은 프로그램가능한 게이트 어레이 또는 칩 상의 등가 지점을 상호 접속시키는 경우, MCM 기판 상에 배치되어 있는 다수의 보다 작은 프로그램 가능한 게이트 어레이 또는 칩으로부터 형성되는 어레이에 대한 가능한 상호 접속 회로망을 보여주는 도면.
제 6 도는 제 5 도에 도시된 2차원 상호 접속 회로망의 3 차원적 유사 상호 접속 회로망을 보여주는 도면.

Claims (15)

  1. 복수 개의 낮은 기능 능력의 요소를 장착하는 본딩 패드를 지니는 기판으로서, 상기 본딩 패드는 상기 기판 상의 상호 접속 회로망이나 상기 기판 내의 상호 접속 회로망을 통해 상기 낮은 기능 능력의 요소를 상기 기판에 및 서로에 전기적으로 접속하는 데 이용되며, 상기 상호 접속 회로망은 제1의 낮은 기능 능력의 요소 상의 접점을 제2의 낮은 기능 능력의 요소상의 대응하는 접점에 전기적으로 접속하는 기판 ; 및
    높은 기능 능력의 요소에의 결합을 위해 상기 기판 상에 장착된 복수 개의 낮은 기능 능력의 요소로서, 상기 낮은 기능 능력의 요소는, 복수 개의 논리 게이트를 포함하고, 3차원적 확장가능한 구조를 지니며, 상기 낮은 기능 능력의 요소에 배치된 복수 개의 본딩 접점을 포함함으로써 상기 기판에 장착 및 상호 접속하는 것을 허용하기에 적합하고, 상기 본딩 접점은 상기 낮은 기능 능력의 요소의 표면에 균일하게 분포됨으로써 높은 논리 게이트의 이용률과 단축된 평균 상호 접속 간격 및 전파 지연을 갖는 높은 기능 능력의 요소가 형성되는 복수 개의 낮은 기능 능력의 요소
    를 포함하는 3차원적 확장가능한 반도체 기반 시스템.
  2. 제1항에 있어서, 상기 낮은 능력의 요소를 장착 패키지 상의 외부 핀에 전기적으로 접속하기 위해 상기 낮은 능력의 요소에 배치되는 복수 개의 입/출력 본딩패드를 더 포함하는 3차원적 확장가능한 반도체 기반 시스템.
  3. 제1항에 있어서, 상기 낮은 기능 능력의 요소는 게이트 어레이인 3차원적 확장가능한 반도체 기반 시스템.
  4. 제3항에 있어서, 상기 게이트 어레이는 필드-프로그램가능한-게이트-어레이(FPGA)인 3차원적 확장가능한 반도체 기반 시스템.
  5. 제1항에 있어서, 상기 낮은 기능 능력의 요소는 주변 영역 및 내부 영역을 지니며, 추가의 본딩 접점은 상기 낮은 능력의 요소를 상기 기판에 장착 및 상호 접속하는 것을 허용하도록 상기 낮은 기능 능력의 요소의 주변 영역에 더 배치되는 3차원적 확장가능한 반도체 기반 시스템.
  6. 제1항에 있어서, 상기 낮은 기능 능력의 요소는 주변 영역 및 내부 영역을 지니며, 추가의 본딩 접점은 상기 낮은 능력의 요소를 상기 기판에 장착 및 상호 접속하는 것을 허용하도록 상기 낮은 기능 능력의 요소의 내부 영역에 더 배치되는 3차원적 확장가능한 반도체 기반 시스템.
  7. 제1항에 있어서, 낮은 기능 능력의 요소와 추가의 본딩 접점 사이에 배치되는 절연 층을 더 포함하며, 상기 추가의 본딩 접점은 상기 낮은 기능 능력의 요소에 전기적으로 접속되는 3차원적 확장가능한 반도체 기반 시스템.
  8. 복수 개의 낮은 기능 능력의 요소를 장착하는 본딩 패드를 지니는 기판으로서, 상기 본딩 패드는 상기 낮은 기능 능력의 요소를 상기 기판에 및 상기 기판 상의 상호 접속 회로망 또는 상기 기판 내의 상호 접속 회로망에 전기적으로 접속하는 데 이용하며, 상기 상호 접속 회로망은 제1의 낮은 기능 능력의 요소 상의 제1 접점을 상기 제1의 낮은 기능 능력의 요소 상의 제2 접점에 전기적으로 접속하고, 부가적으로, 상기 상호 접속 회로망은 상기 제1의 낮은 기능 능력의 요소 상의 제3 접점을 제2의 낮은 기능 능력의 요소 상의 제4 접점에 전기적으로 접속하는 기판 ; 및
    높은 기능 능력의 요소에의 결합을 위해 상기 기판 상에 장착된 복수 개의 낮은 기능 능력의 요소로서, 상기 낮은 기능 능력의 요소는, 복수 개의 논리 게이트를 포함하고, 상기 낮은 기능 능력의 요소에 배치된 복수 개의 본딩 접점을 포함함으로써 상기 기판에 장착 및 상호 접속하는 것을 허용하기에 적합하며, 상기 본딩 접점은 상기 낮은 기능 능력의 요소의 표면에 균일하게 분포됨으로써, 높은 게이트 이용률과 단축된 평균 상호 접속 간격 및 전파 지연을 갖는 높은 기능 능력의 요소가 형성되는 복수 개의 낮은 기능 능력의 요소
    를 포함하는 다중-칩-모듈 패키지.
  9. 제8항에 있어서, 상기 낮은 능력의 요소를 장착 패키지 상의 외부 핀에 전기적으로 접속하기 위해 상기 낮은 능력의 요소에 배치되는 복수 개의 입/출력 본딩 패드를 더 포함하는 다중-칩-모듈 패키지.
  10. 제8항에 있어서, 상기 낮은 기능 능력의 요소는 게이트 어레이인 다중-칩-모듈 패키지.
  11. 제10항에 있어서, 상기 게이트 어레이는 필드-프로그램가능한-게이트-어레이(FPGA)인 다중-칩-모듈 패키지.
  12. 제8항에 있어서, 상기 낮은 기능 능력의 요소는 주변 영역 및 내부 영역을 지니며, 추가의 본딩 접점은 상기 낮은 능력의 요소를 상기 기판에 장착 및 상호 접속하는 것을 허용하도록 상기 낮은 기능 능력의 요소의 주변 영역에 배치되는 다중-칩-모듈 패키지.
  13. 제8항에 있어서, 상기 낮은 기능 능력의 요소는 주변 영역 및 내부 영역을 지니며, 추가의 본딩 접점은 상기 낮은 기능 능력의 요소를 상기 기판에 장착 및 상호 접속하는 것을 허용하도록 상기 낮은 기능 능력의 요소의 내부 영역에 배치되는 다중-칩-모듈 패키지.
  14. 제8항에 있어서, 낮은 기능 능력의 요소와 추가의 본딩 접점사이에 배치되는 절연 층을 더 포함하며, 상기 추가의 본딩 접점은 상기 낮은 기능 능력의 요소에 전기적으로 접속되는 다중-칩-모듈 패키지.
  15. 제1항에 있어서, 상기 낮은 기능 능력의 요소 중 각각의 낮은 기능 능력의 요소 상의 본딩 접점 각각은 그와 관련된 유일한 식별자를 지니며, 동일 식별자는 서로 다른 낮은 기능 능력의 요소 상의 동등 접점에 할당되고, 부가적으로, 상기 상호 접속 회로망은 상기 낮은 기능 능력의 요소 중 제1의 낮은 기능 능력의 요소에 주어진 식별자를 지니는 접점을 상기 낮은 기능 능력의 요소중 제2의 낮은 기능 능력의 요소에 동일 식별자를 지니는 접점에 전기적으로 접속하는 3차원적 확장가능한 반도체 기반 시스템.
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