JP2004103703A - 半導体装置及び当該半導体装置を用いた異なるレベルの信号の処理システム - Google Patents

半導体装置及び当該半導体装置を用いた異なるレベルの信号の処理システム Download PDF

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Abstract

【課題】低いレベルの入出力信号を使用するチップの特性（低消費電力型であることや小型であるといった特性）を無駄にすることなく、異なるレベルの信号の入出力に対応し得る構造の半導体装置を提供する。
【解決手段】複数の半導体チップを１つにパッケージした半導体装置であって、少なくとも、第１レベルの信号を出力する複数の第１ボンディングパッドを備える第１の半導体チップと、上記複数の第１ボンディングパッドの内の一部の第１ボンディングパッドに電気的に接続される第２ボンディングパッド、及び、上記一部の第１ボンディングパッドから上記第２ボンディングパッドに出力される信号のレベルを第１レベルとは異なる第２レベルに変更して出力する第３ボンディングパッドを備える第２の半導体チップとを含むことを特徴とする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、異なるレベルの信号の入出力に対応する半導体装置、及び、当該半導体装置を用いた異なるレベルの信号の処理システムに関する。
【０００２】
【従来の技術】
半導体装置が内包するチップの入出力信号のレベルは、通常、チップのデザインルールが小さくなるに従い低くなる。例えば、０．５μｍ以上のプロセスで製造されるチップの場合、入出力信号のレベルは５Ｖ以上のことが多い。これに対し、０．３５μｍ以下のプロセスで製造されるチップでは、入出力信号のレベルは３．３Ｖ以下に設定される。なお、０．３５μｍプロセスで製造されるチップの中には、周知のトレラント技術を用いて３．３Ｖレベルの信号だけでなく、５Ｖレベルの信号の入力に対しても正常に動作可能なものもある。
【０００３】
【発明が解決しようとする課題】
以下、異なる信号レベルを処理するシステムの一例として、スマートカード及びスマートカード用のリーダ／ライタ装置で成るシステムについて考える。使用時、スマートカード用のリーダ／ライタ装置は、スマートカードに対してクロック信号ＣＬＫ、及び、リセット信号ＲＳＴを送る他、データ信号Ｄの入出力を行う。
【０００４】
スマートカード用のリーダ／ライタ装置が用いる半導体装置のチップは、規格に制限されるスマートカード本体に内蔵する半導体チップに比べ、プロセスの微細化、即ち低電源電圧化が進んでいる。具体的には、スマートカード本体に内蔵する半導体チップが０．５μｍプロセスで製造され、５Ｖで駆動されるのに対し、スマートカード用のリーダ／ライタ装置が用いる半導体チップは、０．３５μｍ以下、例えば、０．２５μｍのプロセスで製造され、３．３Ｖ以下で駆動する。
【０００５】
３．３Ｖレベルの信号で動く上記リーダ／ライタ装置が用いる半導体装置のチップに周知のトレラント技術を適用すれば、５Ｖレベルの信号を入力可能にすることができるが、チップの出力する信号のレベルを３．３Ｖから５Ｖに引き上げることは、チップの構造を複雑にし、チップサイズの大型化及びコスト高を招来する。また、０．３５μｍプロセスで製造し、３．３Ｖの低電圧で駆動される低消費電力型のチップを５Ｖで駆動するチップとして機能させることは、性能的にも無駄が多い。
【０００６】
上記の問題は、上記リーダ／ライタの基板が３．３Ｖレベルの信号で駆動しており、上記半導体装置の一部のピンだけを５Ｖの駆動系、本例の場合、５Ｖレベルの信号を入出力するスマートカードに対応させる場合に顕在化する。
【０００７】
そこで、本発明は、特に、低いレベルの入出力信号を使用するチップの特性（低消費電力型であることや小型であるといった特性）を無駄にすることなく、異なるレベルの信号の入出力に対応し得る構造の半導体装置を提供すると共に、当該半導体装置を用いた異なるレベルの信号の処理システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の半導体装置は、複数の半導体チップを１つにパッケージした半導体装置であって、少なくとも、第１レベルの信号を出力する複数の第１ボンディングパッドを備える第１の半導体チップと、上記複数の第１ボンディングパッドの内の一部の第１ボンディングパッドに電気的に接続される第２ボンディングパッド、及び、上記一部の第１ボンディングパッドから上記第２ボンディングパッドに出力される信号のレベルを第１レベルとは異なる第２レベルに変更して出力する第３ボンディングパッドを備える第２の半導体チップとを含むことを特徴とする。
【０００９】
本発明の第２の半導体装置は、上記第１の半導体装置において、第２の半導体チップは、第１の半導体チップの上記一部の第１ボンディングパッドから出力される信号を第１レベルよりも大きな第２レベルに変換して出力することを特徴とする。
【００１０】
本発明の異なるレベルの信号の処理システムは、第１又は第２の半導体装置を実装した第１の装置と、上記第１の装置に取り付けられ、上記第１の半導体チップの出力したデータ信号を、上記第２の半導体チップにより第２レベルの信号に変換して受け取る第２の装置とで構成されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、異なるレベルの信号を処理するシステムの一例として、スマートカード及びスマートカード用のリーダ／ライタ装置で成るシステムであって本発明の実施の形態にかかる半導体装置を備えるシステムについて説明する。
【００１２】
図１は、スマートカード用のリーダ／ライタ装置１５０にスマートカード２００を接続した状態を示す図である。スマートカード２００へのデータの書き込み、又は、スマートカード２００からのデータの読み出しを行う場合、本発明の実施の形態に係る半導体装置であるリーダ／ライタ・コントローラ１００は、電源スイッチ１１０にオン制御信号を送り、スマートカード２００及び後に説明するように当該コントローラ１００に内蔵するＩＣ２（図２を参照）への５Ｖ電源の供給を行う。この後、リーダ／ライタ・コントローラ１００は、スマートカード２００にクロック信号ＣＬＫを送り、データ信号Ｄのやり取りを行う。また、リーダ／ライタ・コントローラ１００は、必要に応じてリセット信号ＲＳＴを出力する。なお、特に図示しないが、スマートカード２００の接地端子は、リーダ／ライタ装置１５０の接地端子に接続される。
【００１３】
図２は、リーダ／ライタ装置１５０の備えるリーダ／ライタ・コントローラ１００の内部構成を示す図である。リーダ／ライタ・コントローラ１００は、４０個のリードピンを持つＱＦＰ（Ｑｕａｄｒａｔｅ　Ｆｌａｔ　Ｐａｃｋａｇｅの略）であり、２つの半導体チップＩＣ１，ＩＣ２を内包する。
【００１４】
半導体チップＩＣ１は、０．２５μｍプロセスにより製造した３．３Ｖ駆動のスマートカード用のリーダ／ライタ・チップであり、第１レベルとして３．３Ｖレベルの入出力信号を使用する。半導体チップＩＣ１の備える４０個のボンディングパッドＢＰ１〜ＢＰ４０の内、スマートカード２００と信号のやり取りを行う５つのボンディングパッドＢＰ１４〜ＢＰ１８を除いたボンディングパッドＢＰ１〜ＢＰ１３，ＢＰ１９〜ＢＰ４０は、リーダ／ライタ・コントローラ１００の周辺に設けられるリードピンＰ１〜Ｐ１３，Ｐ１９〜Ｐ４０にそれぞれワイヤボンディングされる。上記スマードカード用のボンディングパッドＢＰ１４〜ＢＰ１８は、以下に説明する半導体チップＩＣ２の対応するボンディングパッドＢＰ６１〜６５にワイヤボンディングされる。
【００１５】
半導体チップＩＣ１のボンディングパッドＢＰ１４〜ＢＰ１８の内、少なくとも半導体チップＩＣ２のＢＰ６３から５Ｖレベルの信号の入力が予定されるボンディングパッドＢＰ１６に接続される内部回路については、５Ｖトレラントにしておく。これにより、半導体チップＩＣ１は、スマートカード２００からの５Ｖレベルの信号入力に対しても正常に動作することができる。
【００１６】
半導体チップＩＣ２は、０．５μｍプロセスにより製造した５Ｖ駆動のチップである。半導体チップＩＣ２のボンディングパッドＢＰ６６〜ＢＰ７０は、それぞれリーダ／ライタ・コントローラ１００の周辺に設けられるリードピンＰ１４〜Ｐ１８にワイヤボンディングされている。半導体チップＩＣ２の詳しい構成については後に説明するが、当該半導体チップＩＣ２は、半導体チップＩＣ１の出力する第１レベルである３．３Ｖレベルの信号を第２レベルである５Ｖレベルの信号に変換してスマートカード２００に出力し、スマートカード２００から送られてくる５Ｖレベルの信号をそのまま５Ｖレベルの信号として半導体チップＩＣ１に出力する。
【００１７】
図３は、半導体チップＩＣ２の構成を示す図である。後に詳しく説明するが、図４の（ａ）及び（ｂ）は、図３に示す半導体チップＩＣ２を構成するバッファ回路７１及びトライステート回路７８の具体的な構成を示す図である。
【００１８】
ボンディングパッドＢＰ６１，ＢＰ６６は、共に半導体チップＩＣ２の接地端子ＧＮＤに接続されている。また、ボンディングパッドＢＰ６７は、当該半導体チップＩＣ２の内部に５Ｖの電源電圧ＶＣＣを供給する電線に接続されている。
【００１９】
３つのボンディングパッドＢＰ６２，ＢＰ６３，ＢＰ６８の間には、データ信号ＤのＩ／Ｏインターフェース回路Ｃが設けられている。ボンディングパッドＢＰ６２は、バッファ回路７７を介してトライステート回路７８のイネーブル端子に接続されると共に、バッファ回路７７及びインバータ８０を介してトライステート回路７９のイネーブル端子に接続される。ボンディングパッドＢＰ６３は、トライステート回路７８の信号出力端子と、バッファ回路７５の信号入力端子に接続されている。ボンディングパッドＢＰ６８は、トライステート回路７９の信号出力端子と、バッファ回路７６の信号入力端子に接続されている。
【００２０】
上記構成のＩ／Ｏインターフェース回路Ｃでは、ボンディングパッドＢＰ６２にＬｏｗレベルの制御信号が入力されている場合、ボンディングパッドＢＰ６８からボンディングパッドＢＰ６３に向けてのデータ信号Ｄの流れが確保される。これによりスマートカード２００から半導体チップＩＣ１へのデータの読み出しが可能となる。この場合、３．３Ｖ駆動の半導体チップＩＣ１のボンディングパッドＢＰ６３には、５Ｖレベルの信号が入力されることになるが、上述したように、当該ボンディングパッドＢＰ１６に接続される内部回路については、５Ｖトレラントにしてあるため問題は無い。
【００２１】
他方、ボンディングパッドＢＰ６２にＨｉｇｈレベルの制御信号が入力されている場合、ボンディングパッドＢＰ６３からボンディングパッドＢＰ６８に向けてのデータ信号Ｄの流れが確保される。これにより、リーダ／ライタ・コントローラ１５０からスマートカード２００へのデータの書き込みが可能となる。この場合、３．３Ｖ駆動の半導体チップＩＣ１が出力した３．３レベルの信号は、後にバッファ回路７１を例にとり詳しく説明するように、５Ｖで駆動されるバッファ回路７５を通過することで５Ｖレベルの信号に変換される。この結果、スマートカード２００へは５Ｖレベルの信号が出力されることになり、スマートカード２００側での誤作動は生じない。
【００２２】
また、ボンディングパッドＢＰ６４，ＢＰ６９の間には、２つのバッファ回路７３，７４が図示する向きに設けられている。同様に、ボンディングパッドＢＰ６５とＢＰ７０の間には、２つのバッファ回路７１，７２が図示する向きに設けられている。ボンディングパッドＢＰ６４には、半導体チップＩＣ１から３．３Ｖレベルのクロック信号ＣＬＫが印加される。また、ボンディングパッドＢＰ６５には、半導体チップＩＣ１から３．３Ｖレベルのリセット信号ＲＳＴが印加される。後にバッファ回路７１を例にとり説明するように、３．３Ｖレベルのクロック信号ＣＬＫ及びリセット信号ＲＳＴは、５Ｖで駆動されるバッファ回路７３及び７１を通過する際に５Ｖレベルの信号に変換されるため、スマートカード２００側での誤動作は生じない。
【００２３】
図４の（ａ）は、図３に示すバッファ回路７１の具体的な構成を示す。他のバッファ回路７２，７３，７４，７５，７６，７７もバッファ回路７１と同じ構成である。バッファ回路７１は、それぞれ５Ｖ電源ＶＣＣにより駆動される２つの同じ構成のインバータ回路ＩＮＶ１，ＩＮＶ２を直列に接続したものである。インバータ回路ＩＮＶ１は、ゲートのしきい値ＶＴＨが０〜１Ｖ程度のＰチャンネル型ＭＯＳトランジスタ７１ａとゲートのしきい値ＶＴＨが３．３Ｖ以下、例えば、２．５ＶのＮチャンネルＭＯＳトランジスタ７１ｂで構成される。同様に、インバータ回路ＩＮＶ２は、ゲートのしきい値ＶＴＨが０〜１Ｖ程度のＰチャンネル型ＭＯＳトランジスタ７１ｃとゲートのしきい値ＶＴＨが３．３Ｖ以下、例えば、２．５ＶのＮチャンネルＭＯＳトランジスタ７１ｄで構成される。当該構成を採用することで、入力信号のＨｉｇｈレベルが３．３Ｖの場合に出力信号のＨｉｇｈレベルを５Ｖに修正することができる。
【００２４】
図４の（ｂ）は、図３に示すトライステート回路７８の具体的な構成を示す。もう一つのトライステート回路７９もトライステート回路７８と同じ構成である。当該トライステート回路７８は、Ｌｏｗレベルのイネーブル信号ｅの入力に応じてＣＭＯＳインバータとして機能し、イネーブル信号ｅがＨｉｇｈレベルに切り換った時にはＣＭＯＳインバータを構成する２つのトランジスタを両方ともオフに切り換えて動作を停止させる。
【００２５】
以下、トライステート回路７８の詳しい構成について説明する。ＮＡＮＤゲート７８ｂの２つの信号入力端子には、当該トライステート回路７８に入力される信号と、インバータ７８ａにより反転したイネーブル信号ｅが入力される。ＮＡＮＤゲート７８ａの出力は、ゲートのしきい値電圧ＶＴＨが１Ｖ程度のＰチャンネル型ＭＯＳトランジスタ７８ｄのゲートに出力される。ＮＯＲゲート７８ｃの出力は、ゲートのしきい値電圧ＶＴＨが２．５ＶのＮチャンネル型ＭＯＳトランジスタ７８ｅのゲートに出力される。図示するように、Ｐチャンネル型ＭＯＳトランジスタ７８ｄとＮチャンネル型ＭＯＳトランジスタ７８ｅとでＣＭＯＳインバータが構成される。上記構成において、Ｌｏｗレベルのイネーブル信号ｅが入力された場合、入力信号は、ＮＡＮＤゲート７８ｂ及びＮＯＲゲート７８ｅにおいて反転された後、２つのトランジスタ７８ｄ及び７８ｅで構成されるＣＭＯＳインバータにおいて再び反転され、元の状態に戻された後に出力される。また、Ｈｉｇｈレベルのイネーブル信号ｅが入力された場合、ＮＡＮＤゲート７８ｂは、入力信号のレベルによらず、Ｈｉｇｈレベルの信号を出力してＰチャンネル型ＭＯＳトランジスタ７８ｄをオフにし、ＮＯＲゲート７８ｅは、入力信号のレベルによらず、Ｌｏｗレベルの信号を出力してＮチャンネル型ＭＯＳトランジスタ７８ｅをオフにする。
【００２６】
以上に説明したように、リーダ／ライタ・コントローラ１００では、０．３５μｍプロセスで製造した３．３Ｖ駆動の低消費電力型の半導体チップＩＣ１から出力する信号の内、０．５μｍプロセスで製造した５Ｖ駆動のスマートカード２００に出力する信号だけを半導体チップＩＣ２を用いて５Ｖレベルの信号に変換して出力する構成を採用する。当該構成を採用することで、別に信号レベルの変換装置を無用にしてリーダ／ライタ装置１５０及び当該装置１５０とスマートカード２００で構成されるシステムの小型化を図ることができる。
【００２７】
【発明の効果】
本発明の第１の半導体装置は、第１の半導体チップの一部の信号線から出力する第１レベルの信号を第１レベルとは異なる第２レベルの信号に変換する第２の半導体チップを内蔵しているため、外部の装置が第２レベルの信号を要求する場合であっても回路規模の増加を伴うことなく、問題無く使用することができる。
【００２８】
本発明の第２の半導体装置は、第１の半導体チップの一部の信号線から出力する第１レベルの信号を第１レベルよりも高い第２レベルの信号に変換する第２の半導体チップを内蔵しているため、外部の装置が第２レベルの信号を要求する場合であっても回路規模の増加を伴うことなく、問題無く使用することができる。
【００２９】
本発明の異なるレベルの信号の処理システムは、上記第１又は第２の半導体装置を使用することで、第２の装置が第１の装置が出力する第１レベルの信号とは異なる第２レベルの信号を要求する場合であっても回路規模の増加を伴うことなく、システム全体の小型化を図ることができる。
【図面の簡単な説明】
【図１】スマートカードと、スマートカード用のリーダ／ライタ装置の間でやり取りされる信号を示す図である。
【図２】リーダ／ライタ装置に備えられるリーダ／ライタ・コントローラの構成を示す図である。
【図３】信号レベルの変換を行う半導体チップの内部構成を示す図である。
【図４】（ａ）と（ｂ）は、図３に示した半導体チップの内部構成要素であるバッファ回路とトライステート回路の具体的な構成を示す図である。
【符号の説明】１００　リーダ／ライタ・コントローラ１００、１１０　電源スイッチ、２００　スマートカード、ＢＰ１〜ＢＰ４０，ＢＰ６１〜ＢＰ７０　ボンディングパッド、Ｐ１〜Ｐ４０　リードピン、ＩＣ１，ＩＣ２　半導体チップ。

Claims (3)

  1. 複数の半導体チップを１つにパッケージした半導体装置であって、少なくとも、
    第１レベルの信号を出力する複数の第１ボンディングパッドを備える第１の半導体チップと、
    上記複数の第１ボンディングパッドの内の一部の第１ボンディングパッドに電気的に接続される第２ボンディングパッド、及び、上記一部の第１ボンディングパッドから上記第２ボンディングパッドに出力される信号のレベルを第１レベルとは異なる第２レベルに変更して出力する第３ボンディングパッドを備える第２の半導体チップとを含むことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    第２の半導体チップは、第１の半導体チップの上記一部の第１ボンディングパッドから出力される信号を第１レベルよりも大きな第２レベルに変換して出力する半導体装置。
  3. 請求項１又は請求項２に記載の半導体装置を実装する第１の装置と、上記第１の装置に取り付けられ、上記第２の半導体チップにより第２レベルの信号に変換された上記第１の半導体チップの出力したデータ信号を受け取る第２の装置とで構成されることを特徴とする異なるレベルの信号の処理システム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080145A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp チップオンチップ型半導体集積回路装置
US7399660B2 (en) 2005-03-18 2008-07-15 Ricoh Company, Ltd. Multi-chip semiconductor device with high withstand voltage, and a fabrication method of the same
US8713635B2 (en) 2004-06-10 2014-04-29 Nec Corporation Information terminal, setting information distribution server, right information distribution server, network connection setting program and method

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7383982B2 (en) * 2003-08-27 2008-06-10 Ricoh Company, Ltd. Card recognition system for recognizing standard card and non-standard card
EP1793322A1 (fr) * 2005-11-30 2007-06-06 Nagracard S.A. Module de sécurité évolutif
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
US20140293679A1 (en) * 2013-03-26 2014-10-02 International Business Machines Corporation Management of sram initialization
US9666509B2 (en) * 2015-01-16 2017-05-30 New Japan Radio Co., Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPS63104529A (ja) * 1986-10-21 1988-05-10 Nec Corp 等化増幅器
DE3832378C1 (ja) * 1988-09-23 1989-12-07 Eurosil Electronic Gmbh, 8057 Eching, De
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
GB9103945D0 (en) * 1991-02-26 1991-06-12 Philips Electronic Associated Linearizing a swept-frequency radar
JP3119409B2 (ja) * 1993-11-30 2000-12-18 株式会社日立ホームテック 高周波加熱装置
US5543640A (en) * 1994-03-15 1996-08-06 National Semiconductor Corporation Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
US5723906A (en) * 1996-06-07 1998-03-03 Hewlett-Packard Company High-density wirebond chip interconnect for multi-chip modules
US6717179B1 (en) * 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JPH11203436A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp 非接触型ｉｃカード用保護シート
US6159765A (en) * 1998-03-06 2000-12-12 Microchip Technology, Incorporated Integrated circuit package having interchip bonding and method therefor
US6198392B1 (en) * 1999-02-10 2001-03-06 Micron Technology, Inc. Communications system and method with A/D converter
US6674304B1 (en) * 1999-02-26 2004-01-06 Motorola Inc. Output buffer circuit and method of operation
JP2001014431A (ja) * 1999-06-30 2001-01-19 Rhythm Watch Co Ltd Ｉｃカードリーダライタ用端子ドライブ制御装置
US6615027B1 (en) * 2000-01-21 2003-09-02 Qualcomm Incorporated Method and circuit for providing interface signals between integrated circuits
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
JP2003015613A (ja) * 2001-06-29 2003-01-17 Internatl Business Mach Corp <Ibm> 液晶表示装置、液晶ドライバ、ｌｃｄコントローラ、および複数のドライバｉｃにおける駆動方法
US6906406B2 (en) * 2002-12-19 2005-06-14 Freescale Semiconductor, Inc. Multiple dice package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8713635B2 (en) 2004-06-10 2014-04-29 Nec Corporation Information terminal, setting information distribution server, right information distribution server, network connection setting program and method
JP2006080145A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp チップオンチップ型半導体集積回路装置
US7399660B2 (en) 2005-03-18 2008-07-15 Ricoh Company, Ltd. Multi-chip semiconductor device with high withstand voltage, and a fabrication method of the same
US7538439B2 (en) 2005-03-18 2009-05-26 Ricoh Company, Ltd. Multi-chip semiconductor device with high withstand voltage, and a fabrication method of the same

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