KR100773397B1 - 종결 회로를 갖는 반도체 집적 회로의 레이아웃 - Google Patents

종결 회로를 갖는 반도체 집적 회로의 레이아웃 Download PDF

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Abstract

본 발명의 반도체 집적 회로는 적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와; 내부 회로로부터의 신호를 상기 패드를 통해 외부로 전달하는 송신기와; 그리고 상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함한다. 상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.

Description

종결 회로를 갖는 반도체 집적 회로의 레이아웃{LAYOUT FOR SEMICONDUCTOR INTEGRATED CIRCUIT HAVING ON-CHIP DETERMINATION}
도 1은 본 발명에 따른 반도체 집적 회로의 블록도;
도 2는 도 1에 도시된 출력 그리고 종결 회로의 상세한 구성 및 배치를 보여주는 도면;
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면; 그리고
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면이다.
*도면의 주요 부분에 대한 설명
100 : 반도체 집적 회로 101 : 본딩 패드
102 : 버스 110 : 모드 레지스터 셋(MRS)
120 : 내부 회로 130 : 출력 구동기
130a : 풀업 트랜지스터 어레이 130b : 풀다운 트랜지스터 어레이
140 : 출력 임피던스 제어 회로 150 : 종단 임피던스 제어 회로
160 : 종단 회로 160a : 풀업 저항기 어레이
160b : 풀다운 저항기 어레이
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 버스를 종결시키기 위한 버스 종결 회로(bus termination circuit)가 내부에 포함되는 반도체 집적 회로에 관한 것이다.
잘 알려진 바와 같이, 상이한 집적 회로 장치들(예를 들면, 마이크로프로세서, 칩셋, 메모리 컨트롤러, 메모리, 그래픽 컨트롤러 등)간의 신호 전송을 위해 사용되는 버스는 종결 저항(termination resistor)을 통해 종결되며, 이는 수신측 또는 송신측 집적 회로 장치에 의한 신호 반사(signal reflection)를 억제하기 위함이다. 신호 반사는 신호 집적도(signal integrity)에 상당히 나쁜 영향을 미친다. 특히, 고속 동작(high-speed operation)을 지원하는 시스템의 경우, 그러한 신호 반사는 신호 집적도(signal integrity)에 더욱 더 나쁜 영향을 미친다. 따라서 신호 전송을 위한 버스는 반드시 종결되어야 한다. 종결 저항은, 일반적으로, 신호 반사를 최대한 억제하기 위해서(또는 버스를 확실하게 종결시키기 위해서) 가능한 집적 회로 장치와 가장 인접한 곳의 버스에 설치되어야 한다.
최근 마이크로프로세서나 주문형 반도체(application specific integrated circuit: ASIC)와 같은 비메모리 제품을 중심으로 경박단소화에 대한 요구가 급진 전되어 오고 있다. 이에 따라, 다핀화에 유리하도록 외부 단자(볼 형태의 납)를 패키지 밑면에 배열하는 볼 그리드 어레이(ball grid array: BGA) 패키지가 주력 반도체 패키지로 자리잡아가고 있다. 볼 그리드 어레이 형태의 반도체 집적 회로 패키지는 PGA(pin grid array)와 플립 칩(flip chip) 개념을 상호 수용한 것으로, 기존의 QFP(quad flat package)와 비교해 반도체 패키지가 차지하는 공간을 줄일 수 있으며 전기적, 열적 수행 능력도 향상됨은 물론 300핀 이상의 다핀으로 갈수록 비용면에서도 유리하다.
패키지 밑면에 배열된 외부 단자들은 버스 라인들과 전기적으로 연결된다. 버스 라인들이 종결되는 경우, 불행하게도, 패키지의 중심에 근접하여 배치되는 외부 단자들은 패키지의 에지들에 근접하여 배치되는 외부 단자들과 비교하여 볼 때 대응하는 종결 저항들과 상대적으로 멀리 떨어져 있다. 즉, 패키지 중심에 있는 외부 단자와 대응하는 종결 저항 사이에 잔여 버스 라인이 존재하게 되며, 이는 신호 반사의 원인이 된다. 볼 그리드 어레이 형태의 반도체 집적 회로 패키지가 사용되는 경우, 그러므로, 신호 집적도를 보다 향상시키기 위한 종결 구조가 요구되어 오고 있다. 그러한 요구를 만족시키기 위해서, 버스가 칩 내에서 종결되는 온-다이 종결(on-die termination) 구조가 제안되어 오고 있다. 여기서, 온-다이 종결이라는 용어 대신에, 온-칩 종결(on-chip termination) 또는 액티브 종결(active termination)이라는 용어가 사용될 수 있다.
온-다이 종결 구조의 예가 미국 특허 등록 번호 6,157,206에 "ON-CHIP TERMINATION"이라는 제목으로 게재되어 있다. 상기한 특허에 게재된 반도체 집적 회로 장치는 온-칩 입력 버퍼(on-chip input buffer), 종결 회로(termination circuit), 그리고 임피던스 제어 회로(impedance control circuit)를 포함한다. 종결 회로는 집적 회로 장치 내에 포함되며, 입력 버퍼에 연결되는 버스 라인을 종결시킨다. 임피던스 제어 회로는 외부 기준 저항기에 연결되며, 상기 외부 기준 저항기의 임피던스와 동일한 값을 갖도록 종결 회로의 임피던스를 제어한다.
상기 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로는 긴 신호 라인에서의 노이즈에 의한 영향을 최소화하기 위해 패드 주변에 배치되어야 한다. 그러므로, 패드, 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로를 효율적으로 배치함으로써 반도체 집적 회로의 사이즈를 감소시킬 수 있는 레이아웃이 요구된다.
본 발명의 목적은 패드, 입력 버퍼(또는 출력 버퍼) 그리고 종결 회로가 효율적으로 배치된 반도체 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은 인접한 패드들 사이의 피치를 줄일 수 있는 반도체 집적 회로를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 반도체 집적 회로는 적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와; 내부 회로로부터의 신호를 상기 적어도 하나의 패드를 통해 외부로 전달하는 송신기와; 그리고 상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함하며, 상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.
예시적인 실시예에 있어서, 상기 송신기는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 종단 회로는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.
예시적인 실시예에 있어서, 상기 송신기는 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 포함한다.
예시적인 실시예에 있어서, 상기 풀업 및 풀다운 트랜지스터 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치된다.
예시적인 실시예에 있어서, 상기 종단 회로는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 송신기는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치된다.
예시적인 실시예에 있어서, 상기 종단 회로는 풀업 저항 어레이와 풀다운 저항 어레이를 포함한다.
예시적인 실시예에 있어서, 상기 풀업 및 풀다운 저항 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치된다.
본 발명의 다른 특징에 따르면, 반도체 집적 회로는 적어도 하나의 버스 라 인에 연결된 적어도 하나의 패드와; 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 구비하며, 내부 회로로부터의 신호를 상기 패드를 통해 외부로 출력하는 송신기와; 그리고 풀업 저항 어레이와 풀다운 저항 어레이를 구비하며, 상기 버스 라인을 종결시키는 종단 회로를 포함하며, 상기 풀업 트랜지스터 어레이와 상기 풀다운 트랜지스터 어레이는 상기 패드의 상부면 및 하부면 중 어느 하나에 배치되고 상기 풀업 저항 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면 및 하부면 중 다른 하나에 배치된다.
예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이와 상기 풀업 저항 어레이는 상기 패드의 상부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치된다.
예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상 기 풀다운 저항 어레이는 상기 패드의 상부면에 배치된다.
예시적인 실시예에 있어서, 상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치된다.
예시적인 실시예에 있어서, 상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배열된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 집적 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 반도체 집적 회로의 블록도이다. 도 1을 참조하면, 본 발명의 반도체 집적 회로(100)는 본딩 패드(bonding pad)(101), 모드 레지스터 셋(Mode Register Set : MRS)(110), 내부 회로(internal circuit)(120), 출력 구동기(output driver)(또는, 출력 버퍼)(130), 출력 임피던스 제어 회로(output impedance control circuit)(140), 종결 임피던스 제어 회로(termination impedance control circuit)(50) 그리고 종결 회로(termination circuit)(160)를 포함한다. 본딩 패드(101)는 신호를 전송하기 위한 버스 라인(102)과 전기적으로 연결된다. 출력 구동기(130)는 본딩 패드(101)에 연결되며, 내부 회로(120)로부터 출력된 신호를 상기 본딩 패드(101)로 전달한다. 종결 회로(160)는 버스 라인(102)을 종결시키도록 본딩 패드(101)에 연결되어 있다. 비록 도면에는 도시되지 않았지만, 대응하는 본딩 패드들에 각각 연결되는 출력 구동기들이 더 제공됨을 이해하여야 한다. 이 때 각 본딩 패드에는 종결 회로(160)가 연결될 것이다.
모드 레지스터 셋(10)에는 출력 구동기(130)와 종결 회로(160)의 임피던스들을 각각 설정하기 위한 출력 임피던스 데이터와 종결 임피던스 데이터가 저장된다. 출력 임피던스 제어 회로(140)는 모드 레지스터 셋(10)에 저장된 출력 임피던스 데이터를 독출해서 출력 구동기(130)의 임피던스를 설정하기 위한 출력 임피던스 제어 신호들(OU1-OUn 및 OD1-ODn)을 발생한다. 종결 임피던스 제어 회로(150)는 모드 레지스터 셋(10)에 저장된 종결 임피던스 데이터를 독출해서 종결 회로(160)의 임피던스를 설정하기 위한 종결 임피던스 제어 신호들(TU1-TUn 및 TD1-TDn)을 발생한다.
상기 출력 구동기(130)는 풀업 트랜지스터 어레이(130a)와 풀다운 트랜지스터 어레이(130b)를 포함하고, 종결 회로(160)는 풀업 저항기 어레이(160a)와 풀다운 저항기 어레이(160b)를 포함한다.
도 2는 도 1에 도시된 출력 구동기 그리고 종결 회로의 상세한 구성 및 배치를 보여주는 도면이다. 도 2를 참조하면, 풀업 트랜지스터 어레이(130a)는 전원 전압(VDDQ)과 본딩 패드(101) 사이에 병렬로 연결되는 복수 개의 PMOS 트랜지스터들(OP1-OPn)을 포함한다. PMOS 트랜지스터들(OP1-OPn)은 출력 임피던스 제어 회로(140)로부터의 대응하는 출력 임피던스 제어 신호들(OU1-OUn)에 의해서 각각 제어된다. 풀다운 트랜지스터 어레이(130b)는 본딩 패드(10)와 접지 전압(VSSQ) 사이에 병렬로 연결되는 복수 개의 NMOS 트랜지스터들(ON1-ONn)을 포함한다. NMOS 트랜지스터들(OD1-ODn)은 출력 임피던스 제어 회로(140)로부터의 대응하는 출력 임피던스 제어 신호들(OD1-ODn)에 의해서 각각 제어된다.
풀업 저항기 어레이(160a)는 일단이 패드(101)에 각각 연결된 저항들(RU1-RUn)과 드레인-소스가 전원 전압(VDDQ) 및 대응하는 저항들(RU1-RUn)의 타단 사이에 각각 연결되는 PMOS 트랜지스터들(TP1-TPn)을 포함한다. PMOS 트랜지스터들(TP1-TPn)은 종결 임피던스 제어 회로(150)로부터의 대응하는 종결 임피던스 제어 신호들(TU1-TUn)에 의해서 각각 제어된다. 풀다운 저항기 어레이(160b)는 일단이 패드(101)에 각각 연결된 저항들(RD1-RDn)과 드레인-소스가 전원 전압 및 대응하는 저항들(RD1-RDn)의 타단 사이에 각각 연결되는 NMOS 트랜지스터들(TN1-TNn)을 포함한다. NMOS 트랜지스터들(TN1-TNn)은 종결 임피던스 제어 회로(150)로부터의 대응 하는 종결 임피던스 제어 신호들(TD1-TDn)에 의해서 각각 제어된다.
풀업 트랜지스터 어레이(130a), 풀다운 트랜지스터 어레이(130b), 풀업 저항기 어레이(160a) 그리고 풀다운 저항기 어레이(160b)는 제 1 내지 제 4 면을 갖는 정방형 패드(101)의 둘레에 각각 배치된다. 풀업 트랜지스터 어레이(130a)와 풀업 저항기 어레이(160a)는 패드(101)의 제 1 면 및 제 3 면에 마주보고 배치되고, 풀다운 트랜지스터 어레이(130b)와 풀다운 저항기 어레이(160b)는 패드(101)의 제 2 면 및 제 4 면에 마주보고 배치된다.
이와 같은 레이아웃에 의하면, 본 발명의 반도체 집적 회로(100)에는 본딩 패드(101)의 각 면들에 인접하게 출력 구동기(130)와 종결 회로(160)가 배치된다. 그러므로, 레이아웃 면적이 감소된다.
이 실시예에서는 출력 구동기(130) 내의 풀업 트랜지스터 어레이(130a)와 풀다운 트랜지스터 어레이(130b), 그리고 종결 회로(160) 내의 풀업 저항기 어레이(160a) 및 풀다운 저항기 어레이(160b)의 개수를 각각 n 개로 하였으나, 그들의 수는 다양하게 변경될 수 있다.
도 3a 및 도 3b는 도 1에 도시된 풀업 트랜지스터 어레이(130a), 풀다운 트랜지스터 어레이(130b), 풀업 저항기 어레이(160a) 그리고 풀다운 저항기 어레이(160b)의 다른 실시예들에 따른 배치를 보여주는 도면이다.
먼저 도 3a를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종결 회로(160)의 풀업 저항기 어레이(160a)는 패드(101)의 중심 세로축을 기준으로 좌측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다. 출력 구동기(130)의 풀업 트랜지스터 어레이(130b)와 종결 회로(160)의 풀업 저항기 어레이(160b)는 패드(101)의 중심 세로축을 기준으로 우측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다.
도 3b를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종결 회로(160)의 풀업 저항기 어레이(160a)는 패드(101)의 중심 가로축을 기준으로 상측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다. 출력 구동기(130)의 풀업 트랜지스터 어레이(130b)와 종결 회로(160)의 풀업 저항기 어레이(160b)는 패드(101)의 중심 가로축을 기준으로 하측에 배열되며, 그들의 형상은 패드(101)를 감싸는 말굽 모양이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 풀업 트랜지스터 어레이, 풀다운 트랜지스터 어레이, 풀업 저항기 어레이 그리고 풀다운 저항기 어레이의 배치를 보여주는 도면이다.
도 4a를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종단 회로(160)의 풀업 저항 어레이(160a)는 패드(101)의 상부면에 배치된다. 풀업 트랜지스터 어레이(130a)는 패드(101)와 풀업 저항 어레이(160a) 사이에 배치된다. 즉, 풀업 저항 어레이(160a)는 풀업 트랜지스터 어레이(130a) 상에 놓인다. 출력 구동기(130)의 풀다운 트랜지스터 어레이(130b)와 종단 회로(160)의 풀다운 저항 어레이(160b)는 패드(101)의 하부면에 배치된다. 풀다운 트랜지스터 어레이(130b)는 패드와 풀다운 저항 어레이(160b) 사이에 배치된다. 즉, 풀다운 트랜지스터 어레이(130b)는 풀다운 저항 어레이(160b) 상에 놓인다.
반면에, 풀업 트랜지스터 어레이(130a)와 풀업 저항 어레이(160a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)와 풀다운 저항 어레이(160b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다.
도 4b를 참조하면, 출력 구동기(130)의 풀업 트랜지스터 어레이(130a)와 종단 회로(160)의 풀업 저항 어레이(160a)는 패드(101)의 상부면에 배치된다. 풀업 저항 어레이(160a)는 패드(101)와 풀업 트랜지스터 어레이(130a) 사이에 배치된다. 즉, 풀업 트랜지스터 어레이(130a)는 풀업 저항 어레이(160a) 상에 놓인다. 출력 구동기(130)의 풀다운 트랜지스터 어레이(130b)와 종단 회로(160)의 풀다운 저항 어레이(160b)는 패드(101)의 하부면에 배치된다. 풀다운 저항 어레이(160b)는 패드(101)와 풀다운 트랜지스터 어레이(130b) 사이에 배치된다. 즉, 풀다운 저항 어레이(160b)는 풀다운 트랜지스터 어레이(130b) 상에 놓인다.
도 4a 및 도 4b의 구조와 달리, 풀업 트랜지스터 어레이(130a)와 풀업 저항 어레이(160a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)와 풀다운 저항 어레이(160b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다.
도 4c를 참조하면, 풀업 트랜지스터 어레이(130a)는 패드(101)의 상부면에 배치되고 풀다운 트랜지스터 어레이(130b)는 패드(101)의 하부면에 배치된다. 풀업 및 풀다운 저항 어레이들(160a, 160b)은 패드(101)의 오른쪽면에 배치된다. 풀업 트랜지스터 어레이(130a)가 패드(101)의 하부면에 배치되고 풀다운 트랜지스터 어레이(130b)가 패드(101)의 상부면에 배치될 수 있음은 자명하다. 또한, 풀업 및 풀다운 저항 어레이들(160a, 160b)이 패드(101)의 왼쪽면에 배치될 수 있음은 자명하 다.
이에 반해서, 도 4d에 도시된 바와 같이, 풀다운 저항 어레이(160b)는 패드(101)의 상부면에 배치되고 풀업 저항 어레이(160a)는 패드(101)의 하부면에 배치된다. 풀업 및 풀다운 트랜지스터 어레이들(130a, 130b)은 패드(101)의 오른쪽면에 배치된다. 풀다운 저항 어레이(160b)가 패드(101)의 하부면에 배치되고 풀업 저항 어레이(160a)가 패드(101)의 상부면에 배치될 수 있음은 자명하다. 또한, 풀업 및 풀다운 트랜지스터 어레이들(130a, 130b)이 패드(101)의 왼쪽면에 배치될 수 있음은 자명하다.
도 4a 내지 도 4d에 각각 도시된 바와 같은 어레이 구조는 각 패드에 대해서 적용될 것이다. 따라서, 도 4a 내지 도 4d의 배치 구조는 인접한 패드들 사이의 피치가 감소될 수 있게 한다.
예시적인 바람직한 실시예들을 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 패드, 출력 버퍼(즉, 출력 구동기) 그리고 종결 회로를 효율적으로 배치함으로써 반도체 집적 회로의 사이즈를 감소시킬 수 있다. 게다가, 인접한 패드들 사이의 피치를 줄이는 것이 가능하다.

Claims (20)

  1. 적어도 하나의 버스 라인에 연결되며, 제 1 면, 제 2 면, 제 3 면, 그리고 제 4 면을 갖는 적어도 하나의 패드와;
    내부 회로로부터의 신호를 상기 적어도 하나의 패드를 통해 외부로 전달하는 송신기와; 그리고
    상기 적어도 하나의 버스 라인을 종결시키는 종단 회로를 포함하며,
    상기 송신기 및 상기 종단 회로 중 어느 하나는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고, 상기 송신기 및 상기 종단 회로 중 다른 하나는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 송신기는 상기 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 종단 회로는 상기 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 송신기는 풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 포함하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 풀업 및 풀다운 트랜지스터 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치되는 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 종단 회로는 상기 적어도 하나의 패드의 제 1 및 제 2 면들에 면하게 배치되고 상기 송신기는 상기 적어도 하나의 패드의 제 3 및 제 4 면들 중 어느 하나에 배치되는 반도체 집적 회로.
  6. 제 5 항에 있어서,
    상기 종단 회로는 풀업 저항 어레이와 풀다운 저항 어레이를 포함하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 풀업 및 풀다운 저항 어레이들 중 어느 하나는 상기 패드의 제 1 면에 배치되고 나머지 하나는 상기 패드의 제 2 면에 배치되는 반도체 집적 회로.
  8. 적어도 하나의 버스 라인에 연결된 적어도 하나의 패드와;
    풀업 트랜지스터 어레이와 풀다운 트랜지스터 어레이를 구비하며, 내부 회로로부터의 신호를 상기 패드를 통해 외부로 출력하는 송신기와; 그리고
    풀업 저항 어레이와 풀다운 저항 어레이를 구비하며, 상기 버스 라인을 종결시키는 종단 회로를 포함하며,
    상기 풀업 트랜지스터 어레이와 상기 풀업 저항 어레이는 상기 패드의 상부면 및 하부면 중 어느 하나에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면 및 하부면 중 다른 하나에 배치되는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 풀업 트랜지스터 어레이와 상기 풀업 저항 어레이는 상기 패드의 상부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되는 반도체 집적 회로.
  10. 제 9 항에 있어서,
    상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  11. 제 9 항에 있어서,
    상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  12. 제 9 항에 있어서,
    상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  13. 제 9 항에 있어서,
    상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  14. 제 8 항에 있어서,
    상기 풀업 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 하부면에 배치되고 상기 풀다운 트랜지스터 어레이와 상기 풀다운 저항 어레이는 상기 패드의 상부면에 배치되는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 풀업 트랜지스터 어레이는 상기 풀업 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  16. 제 14 항에 있어서,
    상기 풀업 저항 어레이는 상기 풀업 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  17. 제 14 항에 있어서,
    상기 풀다운 트랜지스터 어레이는 상기 풀다운 저항 어레이와 상기 패드 사이에 개재되도록 배치되는 반도체 집적 회로.
  18. 제 14 항에 있어서,
    상기 풀다운 저항 어레이는 상기 풀다운 트랜지스터 어레이와 상기 패드 사이에 개재되도록 배열되는 반도체 집적 회로.
  19. 복수의 버스 라인들에 각각 연결되며, 제1 면, 제2 면, 제3 면, 그리고 제4 면을 갖는 복수의 패드들과;
    상기 복수의 패드들 각각의 제1 및 제2 면들에 면하게 각각 배치되는 복수의제1 회로들; 그리고
    상기 복수의 패드들 각각의 제3 및 제4 면들 중 어느 하나에 각각 배치되는 제2 회로들을 포함하되;
    상기 복수의 제1 회로들은 각각이 내부 회로로부터의 신호를 상기 복수의 패드들 중 대응하는 패드를 통해 외부로 전달하는 복수의 송신기들 또는 상기 복수의 버스 라인들을 종결시키는 복수의 종단 회로들 중 어느 하나이고, 상기 복수의 제2 회로들은 상기 복수의 송신기들 또는 상기 복수의 종단 회로들 중 다른 하나인 것을 특징으로 하는 반도체 집적 회로.
  20. 제 19 항에 있어서,
    상기 복수의 패드들은 인접한 패드들 간의 피치가 최소화되도록 인-라인(in-line) 형태로 배열되는 것을 특징으로 하는 반도체 집적 회로.
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