JP3002512B2 - 集積回路装置 - Google Patents

集積回路装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路チップ内部の論理回路相互の信号
伝達を高速に行なう集積回路装置に係り、特にウェーハ
スケールサイズの様に大型のチップサイズを有する集積
回路チップにおいて高速な信号伝播を実現する場合に好
適な集積回路装置に関するものである。
〔従来の技術〕
現在、集積回路チップ内の論理回路間の信号伝送に
は、送端終端方式が広く用いられている。この方式は、
集積回路チップ内部の信号配線の送端側に終端抵抗を接
続し配線を駆動するもので、高抵抗の配線においても信
号の電圧降下が生じないため、配線抵抗の高い集積回路
チップ内の信号伝送に有効である。
また、特開昭59−182540号公報には、LSI上の配線チ
ャネルの一部の領域で、他のチャネルより幅の広い配線
を設けることによって、配線抵抗を下げ、信号伝送速度
を上げる技術が開示されている。しかしこの技術におい
ても以下の問題があった。
特定の領域に幅広の配線が存在するため任意のゲー
トから高速配線を使用したい場合の自由度が低い。
チャネル全体の使用効率が低下する。
信号伝送の高速化は可能となるが、信号の遅延が配
線長の２乗に比例するという特性は変わらない。
〔発明が解決しようとする課題〕
最近の集積回路チップの高集積化，大面積化による配
線長の増加に伴い、集積回路チップ内の信号伝播遅延時
間の増加が大きな課題となってきている。
これは、集積回路チップ内の論理回路間の信号伝送に
用いられる送端終端方式の信号伝播遅延時間が、配線長
の２乗に比例するためである。
本発明の目的は、ウェーハスケールサイズの様な大型
の集積回路チップにおいても、信号伝播遅延時間が配線
長の１乗に比例する高速な信号伝送回路を有する集積回
路装置を提供することにある。
〔課題を解決するための手段〕
送端終端方式に比べ高速な信号伝送方式として、信号
配線の受端側に終端抵抗を接続する受端終端方式を集積
回路チップ内の信号接続に適用することにより、本発明
の目的を達成することができる。
さらに、送端終端方式を用いるか受端終端方式を用い
るかを、両者の信号伝播遅延時間の比較結果を用いて選
択することにより、効果的に目的を達成することができ
る。
最後に、大規模なチップサイズの集積回路チップを配
線基板上に搭載し、配線基板内の信号配線を用いて、上
記の受端終端方式を実現することにより、さらに効果的
に目的を達成することができる。
〔作用〕
送端終端および受端終端伝送方式の配線部分の信号伝
播遅延時間について示す。ここで、高抵抗の伝送線路の
送端に一定電圧を加え、受端を解放した場合の受端電圧
波形および受端を短絡した場合の受端電流波形を観測す
ると、受端を解放した場合の受端電圧波形の立ち上がり
時間に比べ、受端を短絡した場合の受端電流波形の立ち
上がり時間が３から10倍程度小さいことが、着流効果と
して知られている。
従来の送端終端方式は、上記の例で受端を解放した場
合に相当し、受端波形の立ち上がり時間としては、最も
不利な場合を用いていることになる。これに対して、受
端終端方式は、上記の例で受端解放と受端短絡の場合の
中間の立ち上がり時間を実現することができる。立ち上
がり時間を決定する要因は受端の終端抵抗値であり、抵
抗値が小さいほど立ち上がり時間は小さくなる。
配線基板内の導体はLSI内部ほど微細ではなく、またC
uの様な低抵抗の金属が使用可能なので配線抵抗はLSIに
比べ約３桁ほど低くすることができる。受端終端を行な
うためには配線抵抗が十分低い（〜0.5Ω/cm）必要があ
り、この点配線基板は有利である。
これに対しLSI内部配線は配線抵抗〜10Ω/mmと大きい
ので受端終端は適さない。送端終端はディレイは大きい
が配線抵抗の高い配線でも振幅を落さずに信号を伝える
ことができるというのが利点で、これまでLSI内で用い
られてきた。チップサイズが小さく配線長が短いうちは
ディレイはあまり問題とならなかったからである。
〔実施例〕
第１図は本発明の一実施例を示す側面図である。集積
回路装置100は、集積回路チップ１および配線基板２か
らなる。集積回路チップ１は半田端子6,6′等により配
線基板２と接続されている。これにより、集積回路チッ
プ内部の論理回路を、スルーホール4,配線5,スルーホー
ル４′を介して、配線基板内で相互接続することが可能
となる。また、この配線５は受端側で終端抵抗９に接続
されており、これにより受端終端の信号伝送が可能とな
っている。
さらに、配線基板２の裏面には、集積回路装置100と
外部装置（図示せず）との信号接続および集積回路装置
への電源給電を行なうための入出力ピン３がろう付けさ
れている。配線基板２の材料としてはセラミックを、入
出力ピンとしてはコバールを用いることが可能である。
第２図は、上記の実施例における集積回路チップ内お
よび配線基板上の配線方法を示す平面図である。第２図
（ａ）が集積回路チップ内で論理回路間の配線を行なう
場合、第２図（ｂ）が半田端子を介して配線基板内で論
理回路間の結線を行なう場合を示す。
第２図（ａ）において、集積回路チップ１内部の論理
回路7,7′は集積回路チップ内部のアルミ配線８により
相互接続されており、これは従来の送端終端の接続方法
と同一である。終端抵抗は、送端側の論理回路７の一部
として、ウェーハ内に拡散抵抗を用いて形成されてい
る。
これに対して、配線基板２内部の配線５を用いて、論
理回路7,7′相互の結線を行なう場合は、論理回路７の
出力をアルミ配線８を用いて直接論理回路７′の入力に
は接続せず、一旦半田端子６に接続することにより集積
回路チップ外部に引き出している。この場合、送端側の
論理回路７の終端抵抗は接続しない。第２図（ｂ）に示
すように、この半田端子６により論理回路７は配線基板
２内部の配線５と接続される。同様に、半田端子６′を
介して配線基板２内部の配線５と論理回路７′の入力が
結線され、論理回路7,7′の相互接続を行なうことがで
きる。配線５の終端側は、第１図に示したように、配線
基板２上の終端抵抗９に接続されている。
次に、実際の配線に送端終端と受端終端のいずれを適
用するか判断するための、設計フローの一例を示す。ま
ず従来の送端終端方式によってシステムを設計する。次
に任意のゲート間のディレイをシュミレーションによっ
てチェックする。これは現在の大型計算機の設計ツール
として周知のディレイチェックシステムによって実行す
ることができる。得られた結果により、ある一定値より
大きなディレイを生じた配線を配線基板を介した受端終
端方式に変更する。このようにして設計したシステムを
再度ディレイシステムによってチェックして効果を確認
する。
また上記のように最初からシュミレーションによって
チェックする以外に、配線長が長く送端終端には適さな
いと予め判る配線は、最初から配線基板を介した受端終
端とした方が効率は良い。第３図には集積回路内の送端
終端方式の配線と、基板配線内の受端終端方式の配線
の、配線遅延時間と配線長の関係を示すものである。
第３図のグラフの横軸には、相互接続するべき論理回
路間の配線長は、縦軸にはその配線長を信号が伝播する
のに要する遅延時間を示した。破線が従来の送端終端の
チップ内信号伝送を用いた場合、実線が配線基板内の配
線による受端終端方式の信号伝送を用いた場合を示す。
チップ内配線の回路定数は、配線抵抗Ｒ＝10Ω/mm、配
線容量Ｃ＝0.2pF/mmである。また、配線基板の比誘電率
はεｒ＝６である。
ここで、チップ内配線の配線遅延時間t1、は下記の式
で表せる。
t1＝ACｌ＋BCR２ 基板内配線の配線遅延時間t2は、下記の式で表わせ
る。
ただしA,B,DはLSIや実装系の設計に依存する定数であ
る。このグラフによれば、例えば配線長3cmで配線方式
を使いわければよいことが判る。
先述のように、集積回路チップ内の配線を用いた送端
終端信号伝送方式では、配線長の２乗に配線遅延時間が
比例するので、配線長が5cmを越えると遅延時間が急激
に増加し、高速な信号伝送は期待できなくなる。これに
対して、配線基板内の配線を用いた受端終端信号伝送方
式では、配線長の１乗に配線遅延時間が比例するので、
配線長が15cm程度と長くなっても、配線遅延時間が約2n
sと小さな値に留まっている。ここで、配線基板内の配
線を用いる場合は、集積回路チップ内の低振幅の信号で
直線配線基板を駆動することは不可能なため、基板内配
線駆動用のバッファ回路を必要とする。第３図の実線
は、このバッファ回路の遅延時間や半田端子による遅延
時間の増加、約1nsを見込んだ値である。この様な配線
遅延時間の増加分を考慮しても、本発明は従来に比べ優
位性を持っている。
〔発明の効果〕
本発明によれば、信号伝播時間を増加させることな
く、大型の集積回路チップを高密度に実装することが可
能となるので、従来に比べ、高集積で高速な集積回路装
置を実現することができる。
【図面の簡単な説明】
第１図は、本発明の実施例を示す縦断面図、第２図
（ａ），（ｂ）は、本発明配線方法を示す平面図、第３
図は、本発明の効果を示すグラフの図である。 １……集積回路チップ、２……配線基板、３……入出力
ピン、４……スルーホール、５……配線、６……半田端
子、７……論理回路、８……チップ内配線、９……終端
抵抗、100……集積回路装置。
フロントページの続き (72)発明者 山本 一道 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−234181（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路チップの入出力端子を相互接続す
    るための配線を内部に有する配線基板および該配線基板
    上に搭載された集積回路チップとを有する集積回路装置
    であって、 同一の集積回路チップの入力端子および出力端子が該配
    線基板内の配線により結線され、 上記集積回路チップ内の論理素子が該集積回路チップ内
    の配線により相互に結線されるか、あるいは、該集積回
    路チップ内の入出力バッファ回路および該集積回路チッ
    プと上記配線基板との接続手段を介して該配線基板内の
    配線により相互に結線されるかを選択する選択手段を有
    する、 集積回路装置。
  2. 【請求項２】上記選択手段は、上記２種類の結線による
    配線経路における各信号伝送時間のうち短い方を選択す
    る手段を有する請求項１記載の集積回路装置。
  3. 【請求項３】配線基板および該配線基板上に搭載された
    集積回路チップとを有する集積回路装置であって、 同一の集積回路チップ内の論理回路が、上記配線基板内
    部の受端終端された配線と上記集積回路チップ内部の送
    端終端された配線とにより相互に接続される、 集積回路装置。
  4. 【請求項４】上記論理回路が、上記配線基板内部のスル
    ーホールと配線層とを用いて相互に接続される請求項３
    記載の集積回路装置。
  5. 【請求項５】上記配線基板内部の配線と集積回路チップ
    内部の配線とは半田端子を介して接続される請求項３記
    載の集積回路装置。
  6. 【請求項６】上記配線基板内部の配線は、終端側が配線
    基板上の終端抵抗に接続される請求項３記載の集積回路
    装置。
  7. 【請求項７】上記配線基板内部の配線を駆動するための
    バッファ回路を有する請求項３記載の集積回路装置。
  8. 【請求項８】上記論理回路相互の配線長が3cm以上のと
    きに、上記配線基板内部の配線を用いて接続する請求項
    ３記載の集積回路装置。
  9. 【請求項９】上記論理回路相互の配線長が5cm以上のと
    きに、上記配線基板内部の配線を用いて接続する請求項
    ３記載の集積回路装置。
  10. 【請求項１０】配線基板および該配線基板上に搭載され
    た集積回路チップとを有する集積回路装置であって、 同一の集積回路チップ内の論理回路が、遅延時間が配線
    長の１乗に比例する受端終端された配線と、遅延時間が
    配線長の２乗に比例する送端終端された配線とにより相
    互に接続される、 集積回路装置。
  11. 【請求項１１】上記受端終端された配線は、上記送端終
    端された配線よりも長い請求項10記載の集積回路装置。
  12. 【請求項１２】上記受端終端された配線は、上記配線基
    板内部の配線である請求項10記載の集積回路装置。
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