JPH04118957A - 集積回路装置 - Google Patents

集積回路装置

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JPH04118957A
JPH04118957A JP2236958A JP23695890A JPH04118957A JP H04118957 A JPH04118957 A JP H04118957A JP 2236958 A JP2236958 A JP 2236958A JP 23695890 A JP23695890 A JP 23695890A JP H04118957 A JPH04118957 A JP H04118957A
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稔 山田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路チップ内部の論理回路相互の信号伝
達を高速に行なう集積回路装置に係り、特にウェーハス
ケールサイズの様に大型のチップサイズを有する集積回
路チップにおいて高速な信号伝播を実現する場合に好適
な集積回路装置に関するものである。
〔従来の技術〕
現在、集積回路チップ内の論理回路間の信号伝送には、
送端終端方式が広く用いられている。この方式は、集積
回路チップ内部の信号配線の送端側に終端抵抗を接続し
配線を駆動するもので、高抵抗の配線においても信号の
電圧降下が生じないため、配線抵抗の高い集積回路チッ
プ内の信号伝送に有効である。
また、特開昭５９−１１１１２５４０号公報には、ＬＳ
Ｉ上の配線チャネルの一部の領域で、他のチャネルより
幅の広い配線を設けることによって、配線抵抗を下げ、
信号伝送速度を上げる技術が開示されている。しかしこ
の技術においても以下の問題があった。
■　特定の領域に幅広の配線が存在するため任意のゲー
トから高速配線を使用したい場合の自由度が低い。
■　チャネル全体の使用効率が低下する。
■　信号伝送の高速化は可能となるが、信号の遅延が配
線長の２乗に比例するという特性は変わらない。
〔発明が解決しようとする課題〕
最近の集積回路チップの高集積化、大面積化による配線
長の増加に伴い、集積回路チップ内の信号伝播遅延時間
の増加が大きな課題となってきている。
これは、集積回・路チップ内の論理回路間の信号伝送に
用いられる送端終端方式の信号伝播遅延時間が゛、配線
長の２乗に比例するためである。
本発明の目的は、ウェーハスケールサイズの様な大型の
集積回路チップにおいても、信号伝播遅延時間が配線長
の１乗に比例する高速な信号伝送回路を有する集積回路
装置を提供することにある。
〔課題を解決するための手段〕
送端終端方式に比べ高速な信号伝送方式として、信号配
線の受端側に終端抵抗を接続する受端終端方式を集積回
路チップ内の信号接続に適用することにより、本発明の
目的を達成することができる。
さらに、送端終端方式を用いるか受端終端方式を用いる
かを、両者の信号伝播遅延時間の比較結果を用いて選択
することにより、効果的に目的を達成することができる
。
最後に、大規模なチップサイズの集積回路チップを配線
基板上に搭載し、配線基板内の信号配線を用いて、上記
の受端終端方式を実現することにより゛、さらに効果的
に目的を達成することができる。
〔作用〕
送端終端および受端終端伝送方式の配線部分の信号伝播
遅延時間について示す。ここで、高抵抗の伝送線路の送
端に一定電圧を加え、受端を解放した場合の受端電圧波
形および受端を短絡した場合の受端電流波形を観測する
と、受端を解放した場合の受端電圧波形の立ち上がり時
間に比べ、受端を短絡した場合の受端電流波形の立ち上
がり時間が３から１０倍程度小さいことが５着流効果と
して知られている。
従来の送端終端方式は、上記の例で受端を解放した場合
に相当し、受端波形の立ち上がり時間としては、最も不
利な場合を用いていることになる。
これに対して、受端終端方式は、上記の例で受端解放と
受端短終の場合の中間の立ち上がり時間を実現すること
ができる。立ち上がり時間を決定する要因は受端の終端
抵抗値であり、抵抗値が小さいほど立ち上がり時間は小
さくなる。
配線基板内の導体はＬＳＩ内部はど微細ではなく、また
Ｃｕの様な低抵抗の金属が使用可能なので配線抵抗はＬ
ＳＩに比べ約３桁はど低くすることができる。受端終端
を行なうためには配線抵抗が十分低い（〜０．５Ω／　
（！ｌ　）必要があり、この点配線基板は有利である。
これに対しＬＳＩ内部配線は配線抵抗〜１０Ω／ｍと大
きいので受端終端は適さない。送端終端はデイレイは大
きいが配線抵抗の高い配線でも振幅を落さずに信号を伝
えることができるというのが利点で、これまでＬＳＩ内
で用いられてきた。
チップサイズが小さく配線長が短いうちはデイレイはあ
まり問題とならなかったからである。
〔実施例〕
第１図は本発明の一実施例を示す側面図である。
集積回路装！［１００は、集積回路チップ１および配線
基板２からなる。集積回路チップ１は半田端子６，６′
等により配線基板２と接続されている。
これにより、集積回路チップ内部の論理回路を、スルー
ホール４．配線５．スルーホール４′を介して、配線基
板内で相互接続することが可能となる。また、この配線
５は受端側で終端抵抗９に接続されており、これにより
受端終端の信号伝送が可能となっている。
さらに、配線基板２の裏面には、集積回路装置１００と
外部装置（図示せず）との信号接続および集積回路装置
への電源給電を行なうための入呂カピン３がろう付けさ
れている。配線基板２の材料としてはセラミックを、入
出力ピンとしてはコバールを用いることが可能である。
第２図は、上記の実施例における集積回路チップ内およ
び配線基板上の配線方法を示す平面図である。第２図（
ａ）が集積回路チップ内で論理回路間の配線を行なう場
合、第２図（ｂ）が半田端子を介して配線基板内で論理
回路間の結線を行なう場合を示す。
第２図（ａ）において、集積回路チップ１内部の論理回
路７，７′は集積回路チップ内部のアルミ配線８により
相互接続されており、これは従来の送端終端の接続方法
と同一である。終端抵抗は、送端側の論理回路７の一部
として、ウェーハ内に拡散抵抗を用いて形成されている
。
これに対して、配線基板２内部の配線５を用いて、論理
回路７，７′相互の結線を行なう場合は、論理回路７の
出力をアルミ配線８を用いて直接論理回路７′の入力に
は接続せず、−旦半田端子６に接続することにより集積
回路チップ外部に引き出している。この場合、送端側の
論理回路７の終端抵抗は接続しない、第２図（ｂ）に示
すように、この半田端子６により論理回路７は配線基板
２内部の配線５と接続される。同様に、半田端子６′を
介して配線基板２内部の配線５と論理回路７′の入力が
結線され、論理回路７，７′の相互接続を行なうことが
できる。配線５の終端側は、第１図に示したように、配
線基板２上の終端抵抗９に接続されている。
次に、実際の配線に送端終端と受端終端のいずれを適用
するか判断するための、設計フローの一例を示す。まず
従来の送端終端方式によってシステムを設計する０次に
任意のゲート間のデイレイをシュミレーションによって
チエツクする。これは現在の大型計算機の設計ツールと
して周知のデイレイチエツクシステムによって実行する
ことができる。得られた結果により、ある一定値より大
きなデイレイを生じた配線を配線基板を介した受端終端
方式に変更する。このようにして設計したシステムを再
度デイレイシステムによってチエツクして効果を確認す
る。
また上記のように最初からシュミレーションによってチ
エツクする以外に、配線長が長く送端終端には適さない
と予め判る配線は、最初から配線基板を介した受端終端
とした方が効率は良１Ａ。第３図には集積回路内の送端
終端方式の配線と、基板配線内の受端終端方式の配線の
、配線遅延時間と配線長の関係を示すものである。
第３図のグラフの横軸には、相互接続するべき論理回路
間の配線長は、縦軸にはその配線長を信号が伝播するの
に要する遅延時間を示した。破線が従来の送端終端のチ
ップ内信号伝送を用いた場合、実線が配線基板内の配線
による受端終端方式の信号伝送を用いた場合を示す。チ
ップ内配線の回路定数は、配線抵抗Ｒ＝１０Ω／■、配
線容量Ｃ＝０．２ｐＦ／ｍである。また、配線基板の比
誘電率はεｒ＝６である。
ここで、チップ内配線の配線遅延時間ｔ１、は下記の式
で表せる。
ｔ　１＝Ａ（１＋Ｂｃ、Ｒｆｉ” 基板内配線の配線遅延時間ｔ２は、下記の式で表わせる
。
ｔ２＝チップ入呂カディレイ＋ｏｖ７〒ΩただしＡ、Ｂ
、ＤはＬＳＩや実装系の設計に依存する定数である。こ
のグラフによれば、例えば配線長３（！１１で配線方式
を使いわければよいことが判る。
先述のように、集積回路チップ内の配線を用いた送端終
端信号伝送方式では、配線長の２乗に配線遅延時間が比
例するので、配線長が５ｃｓを越えると遅延時間が急激
に増加し、高速な信号伝送は期待できなくなる。これに
対して、配線基板内の配線を用いた受端終端信号伝送方
式では、配線長の１乗に配線遅延時間が比例するので、
配線長が１５３程度と長くなっても、配線遅延時間が約
２ｎｓと小さな値に留まっている。ここで、配線基板内
の配線を用いる場合は、集積回路チップ内の低振幅の信
号で直線配線基板を駆動することは不可能なため、基板
内配線駆動用のバッファ回路を必要とする。第３図の実
線は、このバッファ回路の遅延時間や半田端子による遅
延時間の増加、約ｉｎｓを見込んだ値である。この様な
配線遅延時間の増加分を考慮しても、本発明は従来に比
べ優位性を持っている。
〔発明の効果〕
本発明によれば、信号伝播時間を増加させることなく、
大型の集積回路チップを高密度に実装することが可能と
なるので、従来に比べ、高集積で高速な集積回路装置を
実現することができる。
【図面の簡単な説明】
第１図は、本発明の実施例を示す縦断面図、第２図（ａ
３．Ｃｂ）は、本発明配線方法を示す平面図、第３図は
、本発明の効果を示すグラフの図である。 １、・・・集積回路チップ、２・・・配線基板、３・・
・入出力ビン、４・・・スルフホール、５・・・配線、
６・・・半田端子、７・・・論理回路、−８・：・チッ
プ内配線、９・・・終端第 ■ 遁 （ａ） ７　　＃１１０路 ８　　　＋、、Ｖ°μ］ｌ乙傘聚 箇 図 面乙　衆な４１ （Ｑ）阿、ン

Claims (1)

  1. 【特許請求の範囲】 １、集積回路チップの入出力端子を相互接続するための
    配線を内部に有する配線基板および該配線基板上に搭載
    された集積回路チップからなる集積回路装置において、
    同一の集積回路チップの入力端子および出力端子が、該
    配線基板内の配線により結線されていることを特徴とす
    る集積回路装置。 ２、上記集積回路チップ内の論理素子相互を結線する場
    合、該集積回路チップ内の配線を用いるか、あるいは、
    該集積回路内の入出力バッファ回路および該集積回路チ
    ップと上記配線基板の接続手段を介して該配線基板内の
    配線により結線するかを選択可能なことを特徴とする請
    求項１記載の集積回路装置。 ３、上記の２種類の配線経路を選択する手段が、上記の
    ２種類の信号伝送時間の内、短いものを選択するという
    方法であることを特徴とする請求項２記載の集積回路装
    置。 ４、配線基板と、該配線基板上に搭載された集積回路チ
    ップとを有する集積回路装置において、同じ集積回路チ
    ップ内の論理回路が、受端終端された上記配線基板内部
    の配線と、送端終端された上記集積回路チップ内部の配
    線の二種の配線により相互接続されている集積回路装置
    。 ５、前記論理回路を、前記配線基板内のスルーホール及
    び配線層を用いて相互接続する請求項４記載の集積回路
    装置。 ６、前記配線基板と集積回路チップ内部の配線は、半田
    端子を介して接続されている請求項４記載の集積回路装
    置。 ７、前記配線基板内部の配線は、終端側が配線基板上の
    終端抵抗に接続される請求項４記載の集積回路装置。 ８、前記配線基板内部の配線を駆動するためのバッファ
    回路を有する請求項４記載の集積回路装置。 ９、前記論理回路相互の配線長が３ｃｍ以上のときに、
    前記配線基板内部の配線をもちいて接続する請求項４記
    載の集積回路装置。 １０、前記論理回路相互の配線長が５ｃｍ以上のときに
    、前記配線基板内部の配線をもちいて接続する請求項４
    記載の集積回路装置。 １１、配線基板と、該配線基板上に搭載された集積回路
    チップとを有する集積回路装置において、同じ集積回路
    チップ内の論理回路が、遅延時間が配線長の１乗に比例
    する受端終端された配線と、遅延時間が配線長の２乗に
    比例する送端終端された配線の二種の配線により相互接
    続されている集積回路装置。 １２、前記受端終端された配線は、前記送端終端された
    配線よりも常に長い請求項１１記載の集積回路装置。 １３、前記受端終端された配線は、前記配線基板内部の
    配線である請求項１１記載の集積回路装置。
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