JP2014528652A5

JP2014528652A5 -

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Publication number: JP2014528652A5
Application number: JP2014534655A
Authority: JP
Filing date: 2012-10-03
Publication date: 2015-11-19

Description

本発明の上記の実施形態の種々の特徴は、本発明の趣旨及び範囲から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
請求項１：
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部とを有する基板であって、前記開口部は、前記開口部の最も長い寸法の方向に延在し、かつ前記最も長い寸法を横切る方向の前記開口部の幅に対して中央に置かれた軸を有し、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する、基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記超小型電子素子は、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされている複数のコンタクトとを有する、超小型電子素子と、
前記基板の前記第２の表面において露出し、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、前記開口部と位置合わせされた部分を有しているリードと、
を備え、
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、該パッケージに転送される全てのアドレス信号を運ぶように構成されている第１の端子を含んでいる
超小型電子パッケージ。
請求項２：
前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子パッケージ。
請求項３：
前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成された端子を含んでおり、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項２に記載の超小型電子パッケージ。
請求項４：
前記基板は、前記基板の平面内におけるＣＴＥが１２ｐｐｍ／℃未満の材料から本質的になる要素である、請求項１に記載の超小型電子パッケージ。
請求項５：
前記基板は、前記基板の平面内におけるＣＴＥが３０ｐｐｍ／℃未満の材料から本質的になる誘電素子を含んでいる、請求項１に記載の超小型電子パッケージ。
請求項６：
前記第２の表面の前記第１の領域内に露出する前記端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成されている、請求項３に記載の超小型電子パッケージ。
請求項７：
前記第２の表面は、前記基板の前記第１の表面と前記第２の表面との間に延在し、前記第１の周縁部に対向する第２の周縁部を有し、前記第２の表面は、前記軸と前記第２の周縁部との間に第２の領域を有し、前記端子は前記第２の表面において前記第２の領域内に露出する第２の端子を更に含んでいる、請求項１に記載の超小型電子パッケージ。
請求項８：
前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成され、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックであり、前記第２の端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成されている、請求項７に記載の超小型電子パッケージ。
請求項９：
前記第１の端子は３つ以下の列に配置されている、請求項１に記載の超小型電子パッケージ。
請求項１０：
前記列は前記開口部の前記軸に対して平行である、請求項９に記載の超小型電子パッケージ。
請求項１１：
前記第１の端子は２つ以下の列に配置されている、請求項１に記載の超小型電子パッケージ。
請求項１２：
前記第１の端子は平行な第１の列及び第２の列に配置されている、請求項１１に記載の超小型電子パッケージ。
請求項１３：
前記第１の端子は単一の列に配置されている、請求項１に記載の超小型電子パッケージ。
請求項１４：
前記リードのうちの少なくともいくつかは前記開口部を通って延在するワイヤボンドを含んでいる、請求項１に記載の超小型電子パッケージ。
請求項１５：
前記リードの全てが、前記開口部を通って延在するワイヤボンドである、請求項１４に記載の超小型電子パッケージ。
請求項１６：
前記リードのうちの少なくともいくつかはリードボンドを含んでいる、請求項１に記載の超小型電子パッケージ。
請求項１７：
前記超小型電子素子はダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップである、請求項１に記載の超小型電子パッケージ。
請求項１８：
前記端子は、該超小型電子パッケージを、回路パネルである外部の構成要素に接続するように構成されている、請求項１に記載の超小型電子パッケージ。
請求項１９：
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面においてそれぞれ露出する前記パネルコンタクトに搭載される端子を有する、第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を備え、
前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する端子と電気的に相互接続し、
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板であって、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する基板と、
前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有し、メモリ記憶アレイ機能を有する超小型電子素子と、
前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部と位置合わせされた部分を有しているリードと
を備え、
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子を含む
超小型電子アセンブリ。
請求項２０：
各超小型電子パッケージ内で、前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動デバイスを具体化している、請求項１９に記載の超小型電子アセンブリ。
請求項２１：
前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成され、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項２０に記載の超小型電子アセンブリ。
請求項２２：
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子は、それぞれグリッドの対応する位置に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において、互いの１ボールピッチ内に位置合わせされる、請求項１９に記載の超小型電子アセンブリ。
請求項２３：
前記グリッドは、前記グリッドの前記端子が互いに一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせされている、請求項２２に記載の超小型電子アセンブリ。
請求項２４：
各グリッドの各場所は前記端子のうちの１つによって占有されている、請求項２２に記載のアセンブリ。
請求項２５：
各グリッドの少なくとも１つの場所は端子によって占有されていない、請求項２２に記載の超小型電子アセンブリ。
請求項２６：
前記第１のパッケージ及び前記第２のパッケージの前記電気的接続のスタブ長は各パッケージの前記第１の端子の最小ピッチの７倍未満である、請求項２２に記載の超小型電子アセンブリ。
請求項２７：
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の、前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項２２に記載の超小型電子アセンブリ。
請求項２８：
前記グリッド内の前記第１の端子の信号割当ては、前記第１のパッケージ及び前記第２のパッケージのそれぞれにおいて同じであり、前記グリッドのそれぞれは、第１の端子を含む第１の列及び第２の列を有し、前記第１のパッケージ上の前記第１の端子列の端子は、前記第２のパッケージの前記第２の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせされ、前記第１のパッケージの前記第２の端子列の端子は、前記第２のパッケージの前記第１の端子列の端子と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせされている、請求項２２に記載の超小型電子アセンブリ。
請求項２９：
前記回路パネルの前記第１の表面及び前記第２の表面において露出する一対の電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトを接続する前記導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項２８に記載の超小型電子アセンブリ。
請求項３０：
各超小型電子パッケージの前記第１の端子は単一の端子列の場所に配置され、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに１つのルーティング層しか含んでいない、請求項２１に記載の超小型電子アセンブリ。
請求項３１：
各超小型電子パッケージの前記第１の端子は平行な２つの列の場所に配置され、前記回路パネルは、前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに２つより多くのルーティング層を含んでいない、請求項２１に記載の超小型電子アセンブリ。
請求項３２：
前記コマンド信号、前記アドレス信号、前記バンクアドレス信号及び前記クロック信号の全てを広域的にルーティングするのに１つのルーティング層しか存在しない、請求項２１に記載の超小型電子アセンブリ。
請求項３３：
モジュールであって、
回路パネルと、
前記回路パネルに搭載される複数の超小型電子パッケージであって、該超小型電子パッケージは、各超小型電子パッケージに信号を搬送し、かつ各超小型電子パッケージから信号を搬送するように、各超小型電子パッケージの端子を通して前記回路パネルと電気的に接続される、複数の超小型電子パッケージと
を備え、
各超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板であって、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する、基板と、
前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有する超小型電子素子であって、該超小型電子素子はいかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動デバイスを具体化している、超小型電子素子と、
前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、前記開口部と位置合わせされる部分を有する、リードと
を備え、
前記端子は、前記基板の前記第２の表面の第１の領域内に露出し、前記パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成される第１の端子を含み、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするために用いられるサンプリングクロックである
モジュール。
請求項３４：
請求項３３に記載のモジュールを含むシステムであって、ハウジングを更に備え、前記モジュール及び複数の他の電子構成要素が前記ハウジングを用いて組み立てられているシステム。

Claims

超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部とを有する基板であって、前記開口部は、前記開口部の最も長い寸法の方向に延在し、かつ前記最も長い寸法を横切る方向の前記開口部の幅に対して中央に置かれた軸を有し、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する、基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記超小型電子素子は、前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされている複数のコンタクトとを有する、超小型電子素子と、
前記基板の前記第２の表面において露出し、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、前記開口部と位置合わせされた部分を有しているリードと、
を備え、
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、該パッケージに転送される全てのアドレス信号を運ぶように構成されている第１の端子を含んでいる
超小型電子パッケージ。
前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成された端子を含んでおり、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックである、請求項２に記載の超小型電子パッケージ。
前記第２の表面は、前記基板の前記第１の表面と前記第２の表面との間に延在し、前記第１の周縁部に対向する第２の周縁部を有し、前記第２の表面は、前記軸と前記第２の周縁部との間に第２の領域を有し、前記端子は前記第２の表面において前記第２の領域内に露出する第２の端子を更に含んでいる、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、前記パッケージに転送されるコマンド信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成され、前記コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号であり、前記クロック信号は前記アドレス信号をサンプリングするのに用いられるサンプリングクロックであり、前記第２の端子のうちの少なくともいくつかは、前記コマンド信号、前記アドレス信号及び前記クロック信号以外の信号を運ぶように構成されている、請求項４に記載の超小型電子パッケージ。
前記第１の端子は２つ以下の列に配置され、前記第１の端子は平行な第１の列及び第２の列に配置されている、請求項１に記載の超小型電子パッケージ。
前記第１の端子は単一の列に配置されている、請求項１に記載の超小型電子パッケージ。
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面においてそれぞれ露出する前記パネルコンタクトに搭載される端子を有する、第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を備え、
前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する端子と電気的に相互接続し、
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する周縁部と、前記第１の表面と前記第２の表面との間に延在する開口部であって、該開口部の長さの方向に延在する軸を有する、開口部とを有する基板であって、前記第２の表面は、前記軸と前記周縁部との間に配置される第１の領域を有する基板と、
前記基板の前記第１の表面に面する表面と、前記超小型電子素子の前記表面において露出し、前記開口部と位置合わせされる複数のコンタクトとを有し、メモリ記憶アレイ機能を有する超小型電子素子と、
前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記パッケージの外部にある少なくとも１つの構成要素に接続するように構成される複数の端子と、
前記超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されるリードであって、各リードは前記開口部と位置合わせされた部分を有しているリードと
を備え、
前記端子は、前記基板の前記第２の表面の前記第１の領域内に露出し、前記パッケージに転送される全てのアドレス信号を運ぶように構成される第１の端子を含む
超小型電子アセンブリ。
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子は、それぞれグリッドの対応する位置に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において、互いの１ボールピッチ内に位置合わせされる、請求項８に記載の超小型電子アセンブリ。
前記第１のパッケージ及び前記第２のパッケージの前記電気的接続のスタブ長は各パッケージの前記第１の端子の最小ピッチの７倍未満である、請求項９に記載の超小型電子アセンブリ。