JP2015537393A5 - - Google Patents

Claims (29)

1. 超小型電子アセンブリであって、
   プロセッサを具現化する超小型電子素子を含み、その面にプロセッサパッケージ端子を有する、第１のパッケージと、
   前記第１のパッケージに電気的に接続された第２のパッケージであって、前記第２のパッケージは、
   それぞれがメモリ記憶アレイ機能を有し、それぞれが素子面及び対応する前記素子面に存在する複数の接点を有する、２つ以上の超小型電子素子と、
   それぞれが前記素子面に平行な、対向した上方及び下方パッケージ面であって、前記上方パッケージ面は前記２つ以上の超小型電子素子の前記素子面の上に重なる誘電体層の表面によって画定され、前記２つ以上の超小型電子素子のうちの対応する超小型電子素子の内側縁部の少なくとも一部が互いに離間され、それにより、前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない前記内側縁部間の中央領域を画定する、前記対向した上方及び下方パッケージ面と、
   前記プロセッサパッケージ端子に接合され、かつ前記接点のうちの少なくともいくつかに電気的に接続された、前記上方パッケージ面に存在する上方端子と、
   前記下方パッケージ面に存在し、前記アセンブリをその外部の構成要素に電気的に接続するように構成された、下方端子と、
   前記中央領域に合わせて整列され、かつ前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに電気的に接続するために前記第２のパッケージを通って延びる、導電構造体と、
   を含む、前記第２のパッケージと、
   を含み、
   前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、
   前記超小型電子素子が、対応する前記第１、第２、第３及び第４の超小型電子素子の前記内側縁部に沿って延びる第１、第２、第３及び第４の軸線を有し、これらの軸線は連携して前記中央領域の閉鎖外側境界を画定し、
   前記第１及び第３の軸線が互いに対して平行であり、かつ前記第２及び第４の軸線が前記第１及び第３の軸線と交差する、超小型電子アセンブリ。
2. 前記第２のパッケージの前記中央領域と外側縁部との間に画定され、かつ前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない、周辺領域に合わせて整列された、周辺導電相互接続を更に含み、前記周辺導電相互接続は前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに接続する、請求項１に記載の超小型電子アセンブリ。
3. 前記中央領域に合わせて整列された前記導電構造体のうちの少なくとも一部が、電力又は接地のうちの少なくとも１つを前記上方端子に提供するように構成された、請求項２に記載の超小型電子アセンブリ。
4. 前記中央領域に合わせて整列された前記導電構造体の少なくとも一部が、電力又は接地のうちの少なくとも１つを前記第２のパッケージの前記超小型電子素子の前記接点に提供するように構成された、請求項２に記載の超小型電子アセンブリ。
5. 前記周辺導電相互接続のうちの少なくともいくつかが、データ信号を前記上方端子に搬送するように構成された、請求項３に記載の超小型電子アセンブリ。
6. 前記上方端子及び前記下方端子がそれぞれ、前記中央領域に存在する中央端子及び前記周辺領域に存在する周辺端子を含み、かつ前記上方端子が、前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記素子面の上に重なる中間端子を含む、請求項２に記載の超小型電子アセンブリ。
7. 前記上方端子のうちの少なくともいくつかが前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記素子面の上に重なる、請求項１に記載の超小型電子アセンブリ。
8. 前記上方端子のうちの前記少なくともいくつかが、前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記接点に電気的に接続され、かつ前記上方端子のうちの前記少なくともいくつかに接続された前記プロセッサパッケージ端子が、前記第１のパッケージの前記超小型電子素子の接点に電気的に接続された、請求項７に記載の超小型電子アセンブリ。
9. 前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、前記上方端子のうちの前記少なくともいくつかが、前記第２のパッケージ内の回路機構によって使用可能なデータ信号又はアドレス情報のうちの少なくとも１つを搬送するように構成された、請求項７に記載の超小型電子アセンブリ。
10. 前記上方及び下方端子のうちの少なくともいくつかが、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子の前記接点に電気的に接続された、請求項１に記載の超小型電子アセンブリ。
11. 前記第１のパッケージの前記超小型電子素子が、前記第２のパッケージの前記超小型電子素子のうちの第１の超小型電子素子に電気的に接続され、かつ前記第２のパッケージの前記超小型電子素子のうちの前記第１の超小型電子素子が、前記第２のパッケージの前記超小型電子素子のうちの第２の超小型電子素子に電気的に接続された、請求項１に記載の超小型電子アセンブリ。
12. 前記中央領域に合わせて整列された前記導電構造体の第１の部分が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子の前記接点に電気的に接続され、かつ前記中央領域に合わせて整列された前記導電構造体の第２の部分が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項１に記載の超小型電子アセンブリ。
13. 前記中央領域に合わせて整列された前記導電構造体の少なくとも一部が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項２に記載の超小型電子アセンブリ。
14. 前記周辺導電相互接続のうちの少なくともいくつかが、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項２に記載の超小型電子アセンブリ。
15. 前記第１のパッケージの前記超小型電子素子と熱的連通関係にあるヒートスプレッダを更に含む、請求項１に記載の超小型電子アセンブリ。
16. 前記第１のパッケージが前記第１のパッケージの前記超小型電子素子に電気的に接続された少なくとも１つの受動素子を含み、前記少なくとも１つの受動素子が前記第１のパッケージの前記超小型電子素子の周辺縁部に隣接して配置された、請求項１に記載の超小型電子アセンブリ。
17. 前記少なくとも１つの受動素子が少なくとも１つのデカップリングコンデンサを含む、請求項１６に記載の超小型電子アセンブリ。
18. 前記第２のパッケージが基板を含み、かつ前記第２のパッケージの前記上方パッケージ面を画定する前記誘電体層の前記表面が前記基板の第１の表面である、請求項１に記載の超小型電子アセンブリ。
19. 前記誘電体層が前記超小型電子素子の表面上に形成され、かつ前記第２のパッケージが、前記誘電体層上に形成され、前記上方及び下方端子に接続されたトレースを含む、請求項１に記載の超小型電子アセンブリ。
20. 前記超小型電子素子のうちの１つ以上の前記接点が、前記基板の前記第１の表面と反対側にある前記基板の第２の表面に存在する基板接点に面し、かつそれらに電気的に接続された、請求項１８に記載の超小型電子アセンブリ。
21. 前記基板がその厚みを通って延びる少なくとも１つの開孔部を有し、かつ前記超小型電子素子のうちの１つ以上の前記接点が、前記少なくとも１つの開孔部に合わせて整列され、複数のリードによって前記基板の前記第１の表面に存在する基板接点に電気的に接続された、請求項１８に記載の超小型電子アセンブリ。
22. 前記リードのうちの少なくともいくつかが、前記少なくとも１つの開孔部を通って延びるワイヤボンドを含む、請求項２１に記載の超小型電子アセンブリ。
23. 超小型電子アセンブリであって、
    プロセッサを具現化する超小型電子素子を含み、その面にプロセッサパッケージ端子を有する、第１のパッケージと、
    前記第１のパッケージに電気的に接続された第２のパッケージであって、前記第２のパッケージは、
    それぞれがメモリ記憶アレイ機能を有し、それぞれが素子面及び対応する前記素子面に存在する複数の接点を有する、２つ以上の超小型電子素子と、
    それぞれが前記素子面に平行な、対向した上方及び下方パッケージ面であって、前記上方パッケージ面は前記２つ以上の超小型電子素子の前記素子面の上に重なる誘電体層の表面によって画定され、前記２つ以上の超小型電子素子のうちの対応する超小型電子素子の内側縁部の少なくとも一部が互いに離間され、それにより、前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない前記内側縁部間の中央領域を画定する、前記対向した上方及び下方パッケージ面と、
    前記プロセッサパッケージ端子に接合され、かつ前記接点のうちの少なくともいくつかに電気的に接続された、前記上方パッケージ面に存在する上方端子と、
    前記下方パッケージ面に存在し、前記アセンブリをその外部の構成要素に電気的に接続するように構成された、下方端子と、
    前記中央領域に合わせて整列され、かつ前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに電気的に接続するために前記第２のパッケージを通って延びる、導電構造体と、
    を含む、前記第２のパッケージと、
    を含み、
    前記第２のパッケージが前記構成要素に接合され、前記構成要素はパネル面及び前記パネル面に存在する複数のパネル接点を有する回路パネルを含み、かつ前記下方端子のうちの少なくともいくつかが前記パネル接点に接合され、
    前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、かつ前記超小型電子素子が、対応する前記第１、第２、第３及び第４の超小型電子素子の前記内側縁部に沿って延びる第１、第２、第３及び第４の軸線を有し、これらの軸線は連携して前記中央領域の閉鎖外側境界を画定する、超小型電子アセンブリ。
24. 前記パネル接点が、前記第２のパッケージの前記中央領域に合わせて整列された前記導電構造体を介して前記第１のパッケージの前記超小型電子素子に電気的に接続された、請求項２３に記載の超小型電子アセンブリ。
25. 前記第２のパッケージの前記中央領域と外側縁部との間に画定された周辺領域に合わせて整列され、かつ前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない、周辺導電相互接続を更に含み、前記周辺導電相互接続は前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに接続し、前記パネル接点が、前記中央領域及び前記周辺導電相互接続のうちの少なくともいくつかに合わせて整列された前記導電構造体の少なくとも一部を介して前記プロセッサパッケージ端子に電気的に接続された、請求項２４に記載の超小型電子アセンブリ。
26. 請求項２３に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つ以上の他の電子構成要素と、を備えるシステム。
27. 前記第１及び第３の軸線が互いに対して平行であり、かつ前記第２及び第４の軸線が前記第１及び第３の軸線と交差する、請求項２３に記載の超小型電子パッケージ。
28. 前記第２及び第４の軸線が前記第１及び第３の軸線と直交する、請求項２７に記載の超小型電子パッケージ。
29. 前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、かつこれら超小型電子素子のそれぞれの前記接点が、対応する第１、第２、第３及び第４の平行軸線に沿って配列された、請求項２３に記載の超小型電子パッケージ。