TWI523160B - 晶片封裝 - Google Patents

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TWI523160B TW103125789A TW103125789A TWI523160B TW I523160 B TWI523160 B TW I523160B TW 103125789 A TW103125789 A TW 103125789A TW 103125789 A TW103125789 A TW 103125789A TW I523160 B TWI523160 B TW I523160B
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Description

晶片封裝
本揭露係關於一種包含至少一可堆疊晶片的晶片封裝。
晶片堆疊技術可讓兩晶片更為靠近，藉此達成兩晶片間更快資料傳輸及消耗較少的能量。記憶晶片可堆疊一起，以獲得具有更大儲存空間的記憶模組。除堆疊相同的兩晶片外，具不同功能的晶片也可堆疊一起，以結合不同功能。
在一記憶晶片堆疊中，各記憶晶片具有一晶片選擇電極(chip select(CS)terminal)。晶片選擇電極是用來啟動記憶晶片用。例如，一動態存取記憶體晶片可有列位址選通(row address strobe；RAS)、行位址選通(column address strobe)或晶片選擇接點(chip select pin)作為晶片選擇電極。當信號施加在位於記憶晶片堆疊中的晶片的晶片選擇電極時，該晶片可存取，而其他晶片則不能。
傳統上，施加在記憶晶片堆疊中的信號是流經導線(wires)。這些導線需額外的製程來形成，故會增加製作成本。此外，長導線會造成信號延遲，且會佔據較多的空間，導致製作出大的記憶晶片堆疊。
有鑑於上述問題，新的封裝晶片被提出。
本發明一實施例之晶片封裝包含至少一晶片。至少一晶片包含一基材、一晶片電路、複數絕緣層、一晶片選擇電極、複數第一導體、複數第一垂直連接件、複數第二垂直連接件、一第三垂直連接件、一第四垂直連接件、一第二導體、複數第一接墊，以及複數第二接墊。晶片電路形成於基材上。複數絕緣層形成於基材上。晶片選擇電極形成於基材上或在該些絕緣層內。晶片選擇電極連接晶片電路，以啟動該晶片電路。複數 第一導體被該些絕緣層分開在不同高度上。複數第一垂直連接件分別連接該些第一導體，並延伸至基材的一表面，其中該表面與該些絕緣層是相對的。複數第二垂直連接件分別連接該些第一導體，並延伸至該些絕緣層之一表面，其中該些絕緣層之表面與基材是相對的。第三垂直連接件電性連接晶片選擇電極，並延伸至基材之表面。第四垂直連接件貫穿該些絕緣層與基材。第二導體形成於該些絕緣層的表面，並連接第四垂直連接件。複數第一接墊形成於基材之表面，並對應地連接該些第一垂直連接件、第三垂直連接件和第四垂直連接件。複數第二接墊形成於該些絕緣層的表面，並對應連接該些第二垂直連接件。
本發明一實施例之晶片封裝包含至少一晶片。至少一晶片包含一基材、一晶片電路、複數絕緣層、一晶片選擇電極、複數第一導體、複數第一垂直連接件、複數第二垂直連接件、一第三垂直連接件，以及一第二導體。晶片電路，形成於基材上。複數絕緣層，形成於基材上。晶片選擇電極形成於基材上或在額外的絕緣層內。額外的絕緣層覆蓋一電路，該電路形成於基材上並連接晶片電路，以啟動該晶片電路。複數第一導體被該些絕緣層分開在不同高度上。複數第一垂直連接件分別連接該些第一導體，並延伸至基材的一表面，其中該表面與該些絕緣層是相對的。複數第二垂直連接件分別連接該些第一導體，並延伸至該些絕緣層之一表面，其中該些絕緣層之表面與基材是相對的。第三垂直連接件電性連接晶片選擇電極，並延伸至該些絕緣層之表面。第二導體形成於額外的絕緣層的一表面，並連接第三垂直連接件。
本揭露實施例之晶片封裝使用垂直連接件及形成在不同高度且連接垂直連接件的導體來啟動晶片。因此，信號傳輸路徑短，且製造成本低。
1、1b、1'、1b'、2、2'‧‧‧晶片封裝
11、11b、11'、11b'、21、21'‧‧‧晶片
12‧‧‧電路板
13‧‧‧凸塊
14‧‧‧接墊
111‧‧‧基材
112‧‧‧絕緣層
113‧‧‧晶片選擇電極
114‧‧‧第一導體
115‧‧‧第一垂直連接件
116‧‧‧第二垂直連接件
117‧‧‧第三垂直連接件
118‧‧‧第四垂直連接件
119‧‧‧第二導體
120‧‧‧第一接墊(或含凸塊)
121‧‧‧第二接墊(或含凸塊)
122‧‧‧絕緣墊
123‧‧‧第三導體
125‧‧‧導電材料、焊料
211‧‧‧基材
212‧‧‧絕緣層
213‧‧‧晶片選擇電極
214‧‧‧第一導體
215‧‧‧第一垂直連接件
216‧‧‧第二垂直連接件
217‧‧‧第三垂直連接件
218‧‧‧第二導體
219‧‧‧絕緣墊
220‧‧‧第四垂直連接件
221‧‧‧第一接墊(或含凸塊)
222‧‧‧第二接墊(或含凸塊)
223‧‧‧焊料、銅柱凸塊
1111‧‧‧表面
1121‧‧‧表面
2111‧‧‧表面
2121‧‧‧表面
圖1A為本發明一實施例之晶片封裝之示意圖。
圖1B為本發明一實施例之晶片封裝之示意圖。
圖2A為本發明另一實施例之晶片封裝之示意圖。
圖2B為本發明另一實施力之晶片封裝之示意圖。
圖3為本發明另一實施例之晶片封裝之示意圖。
圖4為本發明另一實施例之晶片封裝之示意圖。
圖1A為本發明一實施例之晶片封裝1之示意圖。如圖1A所示，晶片封裝1包含至少一晶片11。在本實施例中，晶片封裝1包含複數晶片11。複數晶片11堆疊在電路板12上，其中電路板12的底面固定有至少複數焊接凸塊13。複數焊接凸塊13對應晶片封裝1的晶片11。晶片封裝1電性連接位在電路板12的上表面的接墊14，該些接墊14連接對應凸塊13。當信號施加在一凸塊13，一對應的晶片11可被啟動。
晶片11可為記憶體晶片，例如：動態存取記憶體晶片(DRAM chip)或快閃記憶晶片(flash memory chip)。本質上，記憶體晶片可包含用於定址記憶單元(memory cells)的位址輸入端點(address input terminals)、用於傳輸資料至記憶單元或從記憶單元接受資料的資料輸入/輸出端點(data input/output temrinals)，以及電源供應端點(power supply terminals)。晶片封裝1的晶片11的這些端點可被連接。
參照圖1A所示，各晶片11包含一基材111、晶片電路、複數絕緣層112，以及一晶片選擇電極113。基材111可用作製造晶片11的基底。晶片電路可形成於基材111上。晶片選擇電極113可形成於基材111，並連接晶片電路。晶片選擇電極113用於啟動晶片電路。複數絕緣層112分別形成且垂直地堆疊在基材111上。基材111可包含矽或其他適合材料。基材111可為晶圓的部分。複數絕緣層112可具有相同的厚度或不同的厚度。複數絕緣層112可用非有機材料(例如：氮化物)或有機材料(例如：聚乙醯胺(polyimide)、氧化物或環氧化合物(epoxy))。絕緣層112可使用其他適合材料。在一實施例中，晶片選擇電極113形成於基材111與複數絕緣層112之間。
參照圖1A所示，晶片11可包含複數第一導體114。複數第 一導體114可形成於晶片11內。第一導體114可為接墊(pad)。第一導體114可為線跡(trace)或導線(wire)。複數第一導體114可被複數絕緣層112分開在不同高度上。在一實施例中，各第一導體114形成在基材111與複數絕緣層112中之一對應者上，或者在複數絕緣層112中之一對應者上，如此複數絕緣層112可形成在不同高度上。
在一實施例中，複數第一導體114可具有相同的長度。在另一實施例中，至少一部份的第一導體114具有不同的長度。
參照圖1A所示，晶片11可進一步包含複數第一垂直連接件115。複數第一垂直連接件115對應連接複數第一導體114，並延伸至基材111的一表面1111，其中該表面1111是與複數絕緣層112相對的。在一實施例中，各第一垂直連接件115連接對應第一導體114的一第一端部。
參照圖1A所示，晶片11可進一步包含複數第二垂直連接件116。複數第二垂直連接件116可對應連接複數第一導體114，並延伸至複數絕緣層112的一表面1121。在一實施例中，各第二垂直連接件116連接對應第一導體114的一第二端部，其中第一導體114的第二端部與其第一端部是相對。
參照圖1A所示，各晶片11包含一第三垂直連接件117。第三垂直連接件117電性連接晶片選擇電極113，並延伸至基材111的表面1111。在一實施例中，第三垂直連接件117直接連接晶片選擇電極113。在一實施例中，第三垂直連接件117和部分的第一垂直連接件115垂直對齊於複數第二垂直連接件116。在一實施例中，一第二垂直連接件116是形成在晶片選擇電極113的上方。
參照圖1A所示，各晶片11包含一第四垂直連接件118。第四垂直連接件118穿過複數絕緣層112和基材111。
參照圖1A所示，各晶片11包含一第二導體119。第二導體119形成於複數絕緣層112的表面1121，並連接第四垂直連接件118。在一實施例中，第二導體119延伸至一相鄰的第一垂直連接件115的上方。
參照圖1A所示，各晶片11包含複數第一接墊120。複數第一接墊120形成於基材111的表面1111上，並對應連接複數第一垂直連接件115、第三垂直連接件117及第四垂直連接件118。一晶片11的複數第一 接墊120用於連接晶片封裝1內的位在下方晶片11或電路板12。在一些實施例中，第一接墊120包含凸塊。
參照圖1A所示，各晶片11包含複數第二接墊121。複數第二接墊121形成於複數絕緣層112的表面1121上，並對應連接複數第二垂直連接件116。一晶片11的複數第二接墊121用於連接位在上方的晶片11。
參照圖1A所示，複數晶片11堆疊在電路板12上。位在最下面的晶片11的各第一接墊120是使用導電材料或焊料125固定在電路板12上一對應的接墊14上。在相鄰的兩晶片11之間，位在上方的晶片11的各第一接墊120是使用導電材料或焊料125連接位在下方的晶片11的一第二接墊121(或含凸塊)或第二導體119。例如，當信號施加在從左邊數來的第二焊料凸塊13上時，信號會傳輸至第二低的晶片11的最左第一接墊120上，由於最左第一接墊120連接晶片選擇電極113，因此第二低的晶片11被啟動進而可被存取。
參照圖1A所示，在一實施例中，各晶片11可包含一絕緣墊122。絕緣墊122形成於第二導體119上。絕緣墊122用於電性隔離相鄰兩晶片11。在一實施例中，絕緣墊122部分覆蓋第二導體119。在一實施例中，第二導體119包含銅。
在一實施例中，各第一垂直連接件115、各第二垂直連接件116、第三垂直連接件117或第四垂直連接件118包含鎢、銅或其他。
在一實施例中，第一導體114或第二導體119包含銅、鎢或其他適合材料。
圖1B為本發明一實施例之晶片封裝1b之示意圖。參照圖1A與圖1B所示，圖1B實施例之晶片封裝1b類似圖1A實施例。一主要不同之處在於圖1B實施例之各晶片11b之晶片選擇電極113是形成於複數絕緣層112內。
圖2A為本發明另一實施例之晶片封裝1'之示意圖。參照圖1A與圖1B所示，圖2A實施例之晶片封裝1'類似晶片封裝1，而兩晶片封裝1和1'之間之一主要不同處在於晶片封裝1'之各晶片11'進一步包含一第三導體123，且其晶片選擇電極113並非位在任何第二垂直連接件116或導體的下方。第三導體123可和晶片選擇電極113形成在同一高度，並連接 晶片選擇電極113與第三垂直連接件117。
圖2B為本發明另一實施力之晶片封裝1b'之示意圖。參照圖2A與圖2B所示，圖2B實施例之晶片封裝1b'類似圖2A實施例。一主要不同在於圖2B之各晶片11b'的晶片選擇電極113是形成在複數絕緣層112內。
圖3為本發明另一實施例之晶片封裝2之示意圖。參照圖3所示，晶片封裝2包含至少一晶片21。在一實施例中，晶片封裝2包含複數晶片21，其中該些晶片21是相堆疊。
參照圖3所示，各晶片21包含一基材211、一晶片電路、複數絕緣層212及一晶片選擇電極213。基材211可用於製作晶片21的基底。晶片電路形成於基材211上。晶片選擇電極213用於啟動晶片電路。複數絕緣層212可個別形成並垂直堆疊在基材211上。基材211可包含矽或其他適合材料。基材211可為晶圓的部分。複數絕緣層212可具有相同或不同的厚度。複數的絕緣層212可用非有機材料(例如：氮化物)或有機材料(例如：聚乙醯胺(polyimide)、氧化物或環氧化合物(epoxy))。複數絕緣層212可使用其他適合材料製作。
在一實施例中，晶片選擇電極213形成在基材211上。
參照圖3所示，各晶片21包含複數第一導體214。複數第一導體214形成於晶片21內。第一導體214可為接墊。第一導體214可為線跡或導線。複數第一導體214可被複數絕緣層212分隔在不同高度。在一實施例中，各第一導體214形成於基材211或一對應的絕緣層212上。
在一實施例中，複數第一導體214可具有相同長度。在一實施例中，至少一部份的第一導體214具有不同的長度。
參照圖3所示，各晶片21包含複數第一垂直連接件215。複數第一垂直連接件215對應連接複數第一導體214，並延伸至基材211的一表面2111，其中表面2111與複數絕緣層212是相對的。在一實施例中，各第一垂直連接件215連接對應第一導體214的一第一端部。
在一實施例中，複數絕緣層212形成於基材211的背面。各晶片21包括一前側電路，前側電路形成於表面2111上。額外的絕緣層可形成在基材211的前側，覆蓋前側電路，其中晶片選擇電極213形成在基 材211與在前側電路上的複數絕緣層之間，或在前側電路上的複數絕緣層之內。
參照圖3所示，各晶片21包含複數第二垂直連接件216。複數第二垂直連接件216對應連接複數第一導體214，並延伸至複數絕緣層212之一表面2121，其中基材211與表面2121是在複數絕緣層212的相對側。在一實施例中，各第二垂直連接件216連接對應第一導體214的一第二端部，其中第一導體214的第二端部與第一端部是相對的。
在一實施例中，部分的第一垂直連接件215是垂直對齊於部分的第二垂直連接件216。
參照圖3所示，各晶片21包含一第三垂直連接件217。第三垂直連接件217連接晶片選擇電極213，並延伸至複數絕緣層212的表面2121。在一實施例中，第三垂直連接件217直接連接晶片選擇電極213。
參照圖3所示，各晶片21包含一第二導體218。第二導體218形成於複數絕緣層212之表面2121，並連接第三垂直連接件217。在一實施例中，第二導體218延伸至一第一垂直連接件215的上方或下方，其中該第一垂直連接件215在垂直方向上未對齊任何第二垂直連接件216。
參照圖3所示，在一實施例中，各晶片21包含一絕緣墊219。絕緣墊219形成於第二導體218上。絕緣墊219用於電性隔離在晶片封裝2內之相鄰的兩晶片21。在一實施例中，絕緣墊219部分覆蓋第二導體218。
參照圖3所示，各晶片21包含一第四垂直連接件220。第四垂直連接件220連接晶片選擇電極213，並延伸至基材211的表面2111。在一實施例中，第三和四垂直連接件217和220是垂直對齊的。
參照圖3所示，各晶片21包含複數第一接墊221(或含凸塊)。複數第一接墊221形成於基材211的表面2111，並對應連接第四垂直連接件220與複數第一垂直連接件215。在一實施例中，複數第一接墊221用於連接在晶片封裝2內之位在上方的晶片21。
參照圖3所示，各晶片21包含複數第二接墊222(或含凸塊)。複數第二接墊222形成於複數絕緣層212之表面2121上，並對應連接複數第二垂直連接件216。複數第二接墊222用於連接位在下方的晶片21 或電路板。在一實施例中，焊料或銅柱凸塊223形成在對應的第二接墊222上。在另一實施例中，焊料或銅柱凸塊223形成在對應的第一接墊221上。
圖4為本發明另一實施例之晶片封裝2'之示意圖。參照圖3與圖4所示，圖4實施例之晶片封裝2'類似圖3實施例之晶片封裝2，一主要不同處在於晶片封裝2'的各晶片21'並未包含第四垂直連接件220。因此，無垂直連接件穿過基材211與複數絕緣層212。類似地，圖4實施例之晶片21'的晶片選擇電極213類似晶片21之晶片選擇電極213；即晶片21'的晶片選擇電極213是位在基材211與形成在基材211前側的絕緣層之間，或在基材211前側的絕緣層內。
本發明至少一些實施例之晶片封裝使用形成於晶片封裝之晶片內之垂直連接件來啟動晶片。垂直連接件對應連接形成在不同高度的導體。因此，信號傳輸路徑短，且製造成本低。
本揭露之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本揭露之教示及揭示而作種種不背離本揭露精神之替換及修飾。因此，本揭露之保護範圍應不限於實施範例所揭示者，而應包括各種不背離本揭露之替換及修飾，並為以下之申請專利範圍所涵蓋。
1‧‧‧晶片封裝
11‧‧‧晶片
12‧‧‧電路板
13‧‧‧凸塊
14‧‧‧接墊
111‧‧‧基材
112‧‧‧絕緣層
113‧‧‧晶片選擇電極
114‧‧‧第一導體
115‧‧‧第一垂直連接件
116‧‧‧第二垂直連接件
117‧‧‧第三垂直連接件
118‧‧‧第四垂直連接件
119‧‧‧第二導體
120‧‧‧第一接墊
121‧‧‧第二接墊
122‧‧‧絕緣墊
125‧‧‧導電材料、焊料
1111‧‧‧表面
1121‧‧‧表面

Claims (20)

  1. 一種晶片封裝，包含至少一晶片，該至少一晶片包含：一基材；一晶片電路，形成於該基材上；複數絕緣層，形成於該基材上；一晶片選擇電極，形成於該基材上或在該些絕緣層內，並連接該晶片電路，以啟動該晶片電路；複數第一導體，被該些絕緣層分開在不同高度上；複數第一垂直連接件，分別連接該些第一導體，並延伸至該基材的一表面，其中該表面與該些絕緣層是相對的；複數第二垂直連接件，分別連接該些第一導體，並延伸至該些絕緣層之一表面，其中該些絕緣層之該表面與該基材是相對的；一第三垂直連接件，電性連接該晶片選擇電極，並延伸至該基材之該表面；一第四垂直連接件，貫穿該些絕緣層與該基材；一第二導體，形成於該些絕緣層的該表面，並連接該第四垂直連接件；複數第一接墊，形成於該基材之該表面，並對應地連接該些第一垂直連接件、該第三垂直連接件和該第四垂直連接件；以及複數第二接墊，形成於該些絕緣層的該表面，並對應連接該些第二垂直連接件。
  2. 根據申請專利範圍第1項所述之晶片封裝，更包含一第三導體，其中該第三導體連接該第三垂直連接件與該晶片選擇電極。
  3. 根據申請專利範圍第1項所述之晶片封裝，其中該晶片選擇電極形成於該基材與該些絕緣層之間。
  4. 根據申請專利範圍第1項所述之晶片封裝，更包含一絕緣墊，其中該絕緣墊形成於該第二導體上。
  5. 根據申請專利範圍第4項所述之晶片封裝，其中該絕緣墊部分覆蓋該第二導體。
  6. 根據申請專利範圍第1項所述之晶片封裝，其中各該第一導體使用不同的端部連接該些第一垂直連接件中一對應者和該些第二垂直連接件中一對應者。
  7. 根據申請專利範圍第1項所述之晶片封裝，其中該第三垂直連接件與部分之該些第一垂直連接件垂直對齊於該些第二垂直連接件。
  8. 根據申請專利範圍第1項所述之晶片封裝，其中該些第一接墊或該些第二接墊包含銅、鋁、焊料或鎢。
  9. 根據申請專利範圍第1項所述之晶片封裝，其中各該第一垂直連接件、各該第二垂直連接件、該第三垂直連接件或該第四垂直連接件包含銅或鎢。
  10. 根據申請專利範圍第1項所述之晶片封裝，更包含複數焊料或銅柱凸塊，其中該些焊料或銅柱凸塊分別形成於該些第一或第二接墊。
  11. 一種晶片封裝，包含至少一晶片，該至少一晶片包含： 一基材；一晶片電路，形成於該基材上；複數絕緣層，形成於該基材上；一晶片選擇電極，形成於該基材上或在額外的絕緣層內，該額外的絕緣層覆蓋一電路，該電路形成於該基材上並連接該晶片電路，以啟動該晶片電路；複數第一導體，被該些絕緣層分開在不同高度上；複數第一垂直連接件，分別連接該些第一導體，並延伸至該基材的一表面，其中該表面與該些絕緣層是相對的；複數第二垂直連接件，分別連接該些第一導體，並延伸至該些絕緣層之一表面，其中該些絕緣層之該表面與該基材是相對的；一第三垂直連接件，電性連接該晶片選擇電極，並延伸至該些絕緣層之該表面；以及一第二導體，形成於該額外的絕緣層的一表面，並連接該第三垂直連接件。
  12. 根據申請專利範圍第11項所述之晶片封裝，其中各該第一導體使用不同的端部連接該些第一垂直連接件中一對應者和該些第二垂直連接件中一對應者。
  13. 根據申請專利範圍第11項所述之晶片封裝，更包含一絕緣墊，其中該絕緣墊形成於該第二導體上。
  14. 根據申請專利範圍第13項所述之晶片封裝，該絕緣墊部分覆蓋該第二導體。
  15. 根據申請專利範圍第11項所述之晶片封裝，更包含一第四垂直連接件，其中該第四垂直連接件連接該晶片選擇電極，並延伸至該基材的該表面。
  16. 根據申請專利範圍第15項所述之晶片封裝，其中該第三和四垂直連接件是垂直對齊。
  17. 根據申請專利範圍第11項所述之晶片封裝，其中部分之該些第一垂直連接件對應地在垂直方向上對齊於部分之該些第二垂直連接件。
  18. 根據申請專利範圍第11項所述之晶片封裝，更包含複數第一接墊，其中該些第一接墊對應連接該些第一垂直連接件。
  19. 根據申請專利範圍第18項所述之晶片封裝，更包含複數第二接墊，其中該些第二接墊對應連接該些第二垂直連接件。
  20. 根據申請專利範圍第19項所述之晶片封裝，更包含複數焊料或銅柱凸塊，其中該些焊料或銅柱凸塊分別形成於該些第一或第二接墊。
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