JP6276781B2 - 高性能パッケージ・オン・パッケージ - Google Patents

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Description

（関連出願の相互参照）
本出願は、２０１２年１２月１０日に出願された、米国特許出願第１３／７０９，７２３号の継続出願であり、同文献の開示は、参照により本明細書に組み込まれる。
本出願の対象は、超小型電子パッケージ及び超小型電子パッケージを内蔵するアセンブリに関する。
半導体チップは一般に、個別の予めパッケージ化されたユニットとして提供される。標準的なチップは、チップの内部回路機構に接続された接点を有する、大きな前面を持った平坦な矩形本体を有する。それぞれの個々のチップは通常、チップの接点に接続された外部端子を有するパッケージ内に収容される。更に、端子、すなわちパッケージの外部接続点は、プリント回路板などの回路パネルに電気的に接続するように構成される。多くの従来の設計では、チップそのものの面積よりも相当に大きい回路パネルの面積をチップパッケージが占有してしまう。本開示において、前面を有する平坦なチップを参照して使用するとき、「チップの面積」とは前面の面積に言及するものと理解されたい。
「フリップチップ」設計では、チップの前面が、パッケージ誘電体要素の面、すなわちパッケージの基盤と向かい合い、かつチップ上の接点が、はんだバンプ又は他の接続要素によって基盤の面上の接点に直接接合される。更に、基板は基板の上にある外部端子を介して回路パネルに接合することができる。「フリップチップ」設計は、比較的コンパクトな構成を提供し、各パッケージは、例えば、本願と同一譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の一部の実施形態において開示されているもの等の、チップの前面の面積に等しいか又はそれよりも少し大きい回路パネルの面積を占有する。同文献の開示は、参照により本明細書に組み込まれる。一部の革新的な実装技法は、従来のフリップチップボンディングのコンパクト性に迫るか、又はそれに等しいコンパクト性を提供する。チップそのものの面積に等しいか又はそれよりも少し大きい回路パネルの面積内に単一のチップを収容することができるパッケージは一般に、「チップスケールパッケージ」と称される。
いずれのチップの物理的配置構成においても、サイズは重要な考慮事項である。よりコンパクトなチップの物理的配置構成に対する需要は、携帯用電子デバイスの急速な進歩と共に、更に高まってきている。単なる例として、通常「スマートフォン」と称されるデバイスは、高解像度ディスプレイ及び関連する画像処理チップと共に、高性能のデータ処理装置、メモリ、並びに全地球測位システム受信器、電子カメラ、及びローカルエリアネットワーク接続などの付属デバイスを、携帯電話の機能に統合する。そのようなデバイスは、完全なインターネット接続性、フル解像度のビデオなどの娯楽、ナビゲーション、エレクトロニックバンキングなどの能力を全て、ポケットサイズのデバイス内に提供することができる。複合型携帯デバイスは、小さい空間内に多数のチップを詰め込むことを必要とする。更には、一部のチップは、通常「Ｉ／Ｏ」と称される、多くの入出力接続を有する。これらのＩ／Ｏは、他のチップのＩ／Ｏと相互接続されなければならない。この相互接続を形成する構成要素は、そのアセンブリのサイズを著しく増大させるべきではない。同様の需要が、例えば、性能の向上及びサイズの縮小が必要なインターネット検索エンジンに使用されるデータサーバなど、他の適用においても発生している。
メモリ記憶アレイを含む半導体チップ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップは、一般にシングルチップパッケージ又はマルチチップパッケージ及びアセンブリ内にパッケージ化される。各パッケージは、端子とその内部のチップとの間で信号、電力及び接地を提供するための多くの電気的接続を有する。電気的接続は、例えば、チップの接点を有する表面に対して水平方向に延びるトレース、ビームリードなどの水平導電体、チップの表面に対して鉛直方向に延びるビアなどの鉛直導電体、及びチップの表面に対して水平及び鉛直方向の両方に延びるワイヤボンドなど、様々な種類の導電体を含むことができる。
マルチチップパッケージのチップへのパッケージ内の信号の伝送、特にクロック信号など、パッケージ内の２つ以上のチップに共通する信号、並びにメモリチップ用のアドレス及びストローブ信号の伝送には、特有の課題がある。このようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なり得る。経路の長さが異なる場合、信号が端子と各チップとの間を移動するのにかかる時間は、より長く、又はより短くなり得る。１つの地点から別の地点への信号の移動時間は「伝播遅延」と称され、これは導電体の長さ、導電体の構造及びそれに近接した他の誘電又は導電構造の関数である。
２つの異なる信号が特定のロケーションに到達するまでの時間の差は、「スキュー」とも称される。２つ以上のロケーションにおける特定の信号の到達時間のスキューは、伝播遅延及び特定の信号がそれらのロケーションに向かって移動を開始する時間の両方の結果である。スキューは回路の性能に影響を及ぼすこともあれば、そうでないこともある。信号の同期グループ内の全ての信号において同じスキューが発生する場合、動作に必要な全ての信号が、必要とされたときに同時に到達するため、スキューは性能にほとんど影響を及ぼさないことが多い。ただし、動作に必要な同期信号のグループの異なる信号が、異なる時間に到達する場合は、これに該当しない。この場合、必要な全ての信号が到達するまで動作を実施することができないため、スキューは性能に影響を及ぼす。本明細書に記載されている実施形態は、同時係属中の米国仮特許出願第６１／５０６，８８９号（ＴＥＳＳＥＲＡ ３．８−６６４）において開示されている、スキューを最小化する機能を含むことができる。同開示は本明細書において参照により援用されている。
従来の超小型電子パッケージは、主にメモリ記憶アレイ機能を提供するように構成された超小型電子素子、すなわち、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く具現化する超小型電子素子を内蔵することができる。超小型電子素子は、ＤＲＡＭチップ又はこのような半導体チップの電気的に相互接続された積層アセンブリであるか、又はこれを含んでもよい。通常、このようなパッケージの全ての端子は、超小型電子素子が実装されるパッケージ基板の１つ以上の周辺縁部に隣接する列のセット内に配置される。
上述の説明を考慮すると、電気的性能を改良するために、特定の改良をマルチチップ超小型電子パッケージ及びアセンブリに加えることができる。本発明のこれらの属性は、以降で説明されるような超小型電子パッケージ及びアセンブリの構築によって達成することができる。
本発明の一態様によれば、超小型電子アセンブリは、プロセッサを具現化する超小型電子素子を備える第１のパッケージと、第１のパッケージに電気的に接続された第２のパッケージとを含むことができる。第１のパッケージは、その面にプロセッサパッケージ端子を有することができる。第２のパッケージは、それぞれがメモリ記憶アレイ機能を有し、それぞれが素子面及び対応する素子面に存在する複数の接点を有する２つ以上の超小型電子素子を含むことができる。第２のパッケージは、それぞれが素子面に平行である、対向した上方及び下方パッケージ面も含むことができ、上方パッケージ面は、２つ以上の超小型電子素子の素子面の上に重なる誘電体層の表面によって構成される。２つ以上の超小型電子素子の対応する超小型電子素子の縁部の少なくとも一部は、第２のパッケージの超小型電子素子の素子面のいずれの上にも重ならない縁部間の中央領域を構成するために、互いに離間することができる。
第２のパッケージは、上方パッケージ面に存在する上方端子と、アセンブリをその外部の構成要素に電気的に接続するように構成された、下方パッケージ面に存在する下方端子と、を含むこともできる。上方端子は、プロセッサパッケージ端子に接合することができ、かつ接点のうちの少なくともいくつかに電気的に接続することができる。第２のパッケージは、中央領域に合わせて整列され、かつ下方端子を上方端子又は接点のうちの少なくとも１つに電気的に接続するために第２のパッケージを通って延びる、導電構造体も含むことができる。
一実施形態では、超小型電子アセンブリが、第２のパッケージの中央領域と外側縁部との間に画定され、かつ第２のパッケージの超小型電子素子の素子面のいずれの上にも重ならない周辺領域に合わせて整列された、周辺導電相互接続も含むことができる。周辺導電相互接続は、下方端子を上方端子又は接点のうちの少なくとも１つに接続することができる。特定の実施例では、中央領域に合わせて整列された導電構造体の少なくとも一部を、電力又は接地のうちの少なくとも１つを上方端子に提供するように構成することができる。例示的実施形態では、中央領域に合わせて整列された導電構造体の少なくとも一部を、電力又は接地のうちの少なくとも１つを第２のパッケージの超小型電子素子の接点に提供するように構成することができる。一実施例では、周辺導電相互接続のうちの少なくともいくつかを、データ信号を上方端子に搬送するように構成することができる。
特定の実施形態では、上方端子及び下方端子がそれぞれ、中央領域に存在する中央端子及び周辺領域に存在する周辺端子を含むことができる。上方端子は、第２のパッケージの超小型電子素子のうちの少なくとも１つの素子面の上に重なる中間端子を含むことができる。一実施形態では、上方端子のうちの少なくともいくつかが、第２のパッケージの超小型電子素子のうちの少なくとも１つの素子面の上に重なっていてもよい。特定の実施例では、上方端子のうちの少なくともいくつかを、第２のパッケージの超小型電子素子のうちの少なくとも１つの接点に電気的に接続することができ、かつ上方端子のうちの少なくともいくつかに接続されたプロセッサパッケージ端子を、第１のパッケージの超小型電子素子の接点に電気的に接続することができる。
例示的実施形態では、第２のパッケージの超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、上方端子のうちの少なくともいくつかを、第２のパッケージ内の回路機構によって使用可能なデータ信号又はアドレス情報のうちの少なくとも１つを搬送するように構成することができる。一実施例では、上方及び下方端子のうちの少なくともいくつかを、第２のパッケージ内において第２のパッケージの超小型電子素子の接点に電気的に接続することができる。特定の実施形態では、第１のパッケージの超小型電子素子を、第２のパッケージの超小型電子素子のうちの第１の超小型電子素子に電気的に接続することができ、かつ第２のパッケージの超小型電子素子のうちの第１の超小型電子素子を、第２のパッケージの超小型電子素子のうちの第２の超小型電子素子に電気的に接続することができる。
一実施形態では、中央領域に合わせて整列された導電構造体の第１の部分を、第２のパッケージ内において第２のパッケージの超小型電子素子の接点に電気的に接続することができ、かつ中央領域に合わせて整列された導電構造体の第２の部分を、第２のパッケージ内において第２のパッケージの超小型電子素子から電気的に絶縁することができる。特定の実施例では、中央領域に合わせて整列された導電構造体の少なくとも一部を、第２のパッケージ内において第２のパッケージの超小型電子素子から電気的に絶縁することができる。例示的実施形態では、周辺導電相互接続のうちの少なくともいくつかを、第２のパッケージ内において第２のパッケージの超小型電子素子から電気的に絶縁することができる。
特定の実施例では、導電構造体が、誘電体層の表面に存在する導電要素に接合されたワイヤボンドのボンドビアアレイを含むことができる。例示的実施形態では、中央領域が、第２のパッケージの対向した第１の横縁部と第２の横縁部との間の距離の中央部３分の１内に延びることができ、横縁部は第２のパッケージの上方パッケージ面から離れるように延びる。
一実施例では、超小型電子アセンブリが、第１のパッケージの超小型電子素子と熱的連通関係にあるヒートスプレッダも含むことができる。特定の実施例では、ヒートスプレッダが、第１のパッケージの表面から離れて、第１のパッケージの超小型電子素子の背面の少なくとも一部の上に重なっていてもよい。特定の実施形態では、第１のパッケージが、第１のパッケージの超小型電子素子に電気的に接続された少なくとも１つの受動素子を含むことができ、少なくとも１つの受動素子は、第１のパッケージの超小型電子素子の周辺縁部に隣接して配置される。一実施形態では、少なくとも１つの受動素子が、少なくとも１つのデカップリングコンデンサを含むことができる。
一実施形態では、第２のパッケージの超小型電子素子が連携して、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く具現化することができる。例示的実施形態では、超小型電子素子の素子面のそれぞれを、第２のパッケージの上方パッケージ面に平行な単一平面内に配置することができる。特定の実施例では、第２のパッケージが基板を含むことができ、かつ第２のパッケージの上方パッケージ面を画定する誘電体層の表面が基板の第１の表面であってもよい。
例示的実施形態では、誘電体層を超小型電子素子の表面上に形成することができ、かつ第２のパッケージが、誘電体層上に形成され、上方及び下方端子に接続されたトレースを含むことができる。一実施例では、超小型電子素子のうちの１つ以上の接点が、基盤の第１の表面と反対側にある基盤の第２の表面に存在する基板接点に面し、かつこの接点に電気的に接続されていてもよい。特定の実施形態では、基板がその厚みを通って延びる少なくとも１つの開孔部を有することができ、かつ超小型電子素子のうちの１つ以上の接点を少なくとも１つの開孔部に合わせて整列し、複数のリードによって、基板の第１の表面に存在する基板接点に電気的に接続することができる。一実施形態では、リードのうちの少なくともいくつかが、少なくとも１つの開孔部を通って延びるワイヤボンドを含むことができる。
特定の実施例では、２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含むことができ、かつ超小型電子素子が、対応する第１、第２、第３及び第４の超小型電子素子の内側縁部に沿って延びる第１、第２、第３及び第４の軸線を有することができ、これらの軸線は連携して、中央領域の閉鎖外側境界を画定する。例示的実施形態では、第１及び第３の軸線を互いに対して平行にし、かつ第２及び第４の軸線を第１及び第３の軸線と交差させることができる。一実施例では、第２及び第４の軸線を第１及び第３の軸線と直交させることができる。特定の実施形態では、２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含むことができ、かつ超小型電子素子のそれぞれの接点を、対応する第１、第２、第３及び第４の平行軸線に沿って配列することができる。
一実施形態では、第２のパッケージを、パネル面及びそのパネル面に存在する複数のパネル接点を有する回路パネルを備える、構成要素に接合することができ、かつ下方端子のうちの少なくともいくつかをパネル接点に接合することができる。特定の実施例では、パネル接点を、第２のパッケージの中央領域に合わせて整列された導電構造体を介して、第１のパッケージの超小型電子素子に電気的に接続することができる。
例示的実施形態では、超小型電子アセンブリが、第２のパッケージの中央領域と外側縁部との間に画定され、かつ第２のパッケージの超小型電子素子の素子面のいずれの上にも重ならない周辺領域に合わせて整列された、周辺導電相互接続も含むことができる。周辺導電相互接続は、下方端子を上方端子又は接点のうちの少なくとも１つに接続することができる。パネル接点は、中央領域に合わせて整列された導電構造体の少なくとも一部及び周辺導電相互接続のうちの少なくともいくつかを介して、プロセッサパッケージ端子に電気的に接続することができる。一実施例では、システムが、上述の超小型電子アセンブリと、超小型電子アセンブリに電気的に接続された１つ以上の他の電子構成要素と、を含むことができる。一実施形態では、システムがハウジングも含むことができ、前述の超小型電子アセンブリ及び前述の他の電子構成要素は前述のハウジングに実装される。
本発明の一実施形態に係る超小型電子アセンブリの概略斜視図である。 図１Ａの超小型電子アセンブリの底面斜視図である。 回路パネルに実装されて示された、図１Ａの超小型電子アセンブリの側面図である。 ヒートスプレッダ又は封止材なしで示された、図１Ａの第１のパッケージの上面斜視図である。 図１Ａの第１のパッケージの底面斜視図である。 図１Ａの第２のパッケージの上面斜視図である。 超小型電子素子のロケーションを示す、図１Ａの第２のパッケージの底面斜視図である。 封止材なしで示された、図１Ａの第２のパッケージの底面斜視図である。 図３Ａの線１〜１に沿った、図３Ａの第２のパッケージの一変形形態の側面断面図である。 図３Ａの線１〜１に沿った、図３Ａの第２のパッケージの別の変形形態の側面断面図である。 図３Ａの線２〜２に沿った、図３Ａの第２のパッケージの一変形形態の側面断面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る４つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る３つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、更なる実施形態に係る３つの超小型電子素子を有する超小型電子パッケージの上面図である。 ボンドウィンドウ及び中央領域のロケーションを示す、別の実施形態に係る２つの超小型電子素子を有する超小型電子パッケージの上面図である。 積層超小型電子素子を有する、更に別の実施形態に係る超小型電子パッケージの概略斜視図である。 図５Ａの線５Ｂ〜５Ｂに沿った、図５Ａの超小型電子パッケージの側面断面図である。 図５Ａの線５Ｃ〜５Ｃに沿った、図５Ａの超小型電子パッケージの側面断面図である。 本発明の一実施形態によるシステムの概略図である。
本明細書に記載されている本発明の実施形態は、その内部に２つ以上の半導体チップ、すなわち超小型電子素子を有するパッケージを提供する。マルチチップパッケージは、その内部のチップを、回路パネル（例えば、パッケージがボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイなどの端子のアレイを介して電気的及び機械的に接続されてもよいプリント配線板）に接続するために必要な面積又は空間の大きさを縮小することができる。このような接続空間は、小型又は携帯コンピューティングデバイス、例えば、典型的にはパーソナルコンピュータの機能をより広い範囲への無線接続と組み合わせる、「スマートフォン」又はタブレットなどのハンドヘルドデバイスにおいて、特に制限される。マルチチップパッケージは特に、例えば、ＤＤＲ３タイプのＤＲＡＭチップ及びその後継版のように、先端の高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップなどの、大量の比較的安価なメモリをシステムで使用可能にする場合に役立つ。
先端のチップにとっては放熱も課題であり、各チップの大きく平坦な表面のうちの少なくとも１つが、ヒートスプレッダに結合されるか、又は設置されるシステム内の流れ又は空気に露出されるか若しくはこれらと熱的連通関係にあることが望ましい。以下で説明されるパッケージは、これらの目的の達成を支援することができる。
図１Ａ〜１Ｃは、本発明の一実施形態に係る、特定の種類の超小型電子アセンブリ５を示す。図１Ａ〜１Ｃからわかるように、超小型電子アセンブリ５は、第１のパッケージ１１０、第２のパッケージ１０及び回路パネル６０を含むことができる。第１のパッケージ１１０及び第２のパッケージ１０は互いと接合することができ、かつ第２のパッケージは回路パネル６０と接合することができる。
図２Ａ及び２Ｂを参照すると、第１のパッケージ１１０は、対向した第１及び第２のパッケージ面１１１、１１２を有することができる。第１のパッケージ１１０は、対向した第１及び第２の表面１２１、１２２を有する基板１２０と組み付けられた、超小型電子素子１３０を含むことができる。一実施例では、超小型電子素子１３０の表面に存在する導電要素接点が、第２の表面１２２に存在する導電基板接点に面し、かつこの接点に、例えば、フリップチップ接続によって接合されていてもよい。
本開示で基板を参照して使用するとき、導電要素が基板の表面「に」存在するという記述は、その基板が、任意の他の要素と組み付けられていない場合に、その導電要素が、基板の表面に垂直な方向で、基板の外側から基板の表面に向けて移動する理論的な点との接触のために、利用可能であることを示す。それゆえ、基板の表面に存在する端子又は他の導電要素は、そのような表面から突出する場合もあり、そのような表面と同一平面となる場合もあり、又は、基板内の穴若しくは陥凹部内で、そのような表面に対して陥没する場合もある。
超小型電子素子１３０は、論理的機能を主に提供するように構成することができる。第１のパッケージ１１０は、基板１２０の第２の表面１２２に実装された少なくとも１つの受動素子１４０を含むことができる。少なくとも１つの受動素子１４０は、超小型電子素子１３０の周辺縁部１３２に隣接して配置することができる。図２Ａに示すように、第１のパッケージ１１０は、超小型電子素子１３０の周辺縁部１３２に沿って延びる、複数の離間された受動素子１４０を有することができる。一実施例では、少なくとも１つの受動素子１４０が、少なくとも１つのデカップリングコンデンサを含むことができる。このようなデカップリングコンデンサは、第１のパッケージ１１０の内側に設けられた内部電力及び接地バスに電気的に接続することができる。
図１Ａからわかるように、第１のパッケージ１１０は、ヒートスプレッダアセンブリ１５５も含むことができる。ヒートスプレッダアセンブリ１５５は、超小型電子素子１３０と熱的連通関係にあるヒートスプレッダを含むことができ、封止材がヒートスプレッダの１つ以上の露出した表面を覆う。ヒートスプレッダは、例えば、熱伝導接着剤又はグリースによって、超小型電子素子１３０の表面に結合されていてもよい。一実施例では、ヒートスプレッダが、第１のパッケージの第１のパッケージ面１１１から離れる方向に、第１のパッケージの超小型電子素子１３０の背面１３３の少なくとも一部の上に重なっていてもよい。
ヒートスプレッダアセンブリ１５５内のヒートスプレッダは、部分的又は全体的に、任意の好適な熱伝導材料から作製されていてもよい。好適な熱伝導材料の例としては、金属、黒鉛、熱伝導接着剤、例えば、熱伝導エポキシ、はんだなど又はこのような材料の組み合わせが挙げられるが、これらに限定されない。一実施例では、ヒートスプレッダが、実質的に連続した金属のシートであってもよい。
一実施形態では、ヒートスプレッダが、超小型電子素子１３０に隣接して配置された金属層を含むことができる。金属層は、第１のパッケージ１１０の第２のパッケージ面上に露出してもよい。あるいは、ヒートスプレッダは、超小型電子素子１３０の少なくとも背面を覆うオーバーモールド又は封止材を含むことができる。一実施例では、ヒートスプレッダが、超小型電子素子１３０の前面及び背面のうちの少なくとも１つと熱的連通関係にあってもよい。ヒートスプレッダは、周囲の環境への放熱を改善することができる。
特定の実施形態では、金属又は他の熱伝導材料から作製された、予め形成されているヒートスプレッダが、熱伝導接着剤又は熱伝導グリースなどの熱伝導材料によって、超小型電子素子１３０の背面に取り付けられるか又は配置されてもよい。接着剤は、存在する場合、例えば、適合するように取り付けられた素子間の熱膨脹差に対応するために、ヒートスプレッダとそれが取り付けられる超小型電子素子１３０との間の相対運動を可能にする適合材料であってもよい。ヒートスプレッダは、モノリシック構造体であってもよい。あるいは、ヒートスプレッダは、互いに離間された複数のスプレッダ部分を含んでもよい。特定の実施形態では、ヒートスプレッダが、超小型電子素子１３０の背面の少なくとも一部に直接接合されたはんだの層であってもよく、又はこれを含んでもよい。
第１のパッケージ１１０は、第１のパッケージの第１のパッケージ面１１１に、プロセッサパッケージ端子１２５、例えば、導電パッド、ランド、又は導電ポスト若しくはその上のピンを有することができる。プロセッサパッケージ端子１２５は、第２のパッケージ１０の表面に存在する対応する端子に接合されるように構成された、中央端子１２５ａ、周辺端子１２５ｂ及び中間端子１２５ｃを含むことができる。
例示的実施形態では、プロセッサパッケージ端子１２５（及び本明細書に記載されている他の端子のうちのいずれか）が、銅、銅合金、金、ニッケルなどの導電材料から作製された、実質的に剛性のポストを含むことができる。端子１２５は、例えば、導電材料をレジストマスクの開口部内にメッキするか、又は、例えば、銅、銅合金、ニッケル又はこれらの組み合わせから作製されたポストを形成することによって、形成することができる。このようなポストは、例えば、金属シート又は他の金属構造体を、例えば、第１のパッケージ１１０を第２のパッケージ１０に電気的に相互接続するための端子として、基板１２０から離れるように延びるポストにサブトラクティブ法でパターン形成することによって、形成することができる。端子１２５は、米国特許第６，１７７，６３６号で説明されているような他の構成を有する、実質的に剛性のポストであってもよい。同文献の開示は、参照により本明細書に組み込まれる。一実施例では、端子１２５が、互いに同じ平面上に配置された、露出した接触表面を有することができる。
図２Ｃ及び２Ｄを参照すると、第２のパッケージ１０は、第１若しくは上方パッケージ面１１、及び第２若しくは下方パッケージ面１２を有することができる。図３Ａに示すように、第２のパッケージ１０は、対向した第１及び第２の表面２１、２２を有する基板２０と組み付けられた複数の超小型電子素子３０を含むことができる。図３Ａに示すように、第２のパッケージ１０は、基板の第２の表面２２に実装された４つの超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄを有することができる。他の実施形態では（例えば、図４Ｊ〜４Ｌに示すように）、第２のパッケージ１０が、２つ又は３つの超小型電子素子など、異なる数の超小型電子素子３０を含んでもよい。
例えば、図３Ｂからわかるように、各超小型電子素子３０は、素子面３１及び素子面に存在する複数の素子接点３５を有することができる。各超小型電子素子３０の接点３５は、前面の領域の中央部分を占有する前面３１の中央領域内に配置された１つ以上の列として配列することができる。例えば、中央領域は、超小型電子素子３０の対向した縁部間の最短距離の中央部３分の１を含む前面３１の領域を占有してもよい。
特定の実施形態では、第２のパッケージ１０が４つの超小型電子素子３０を有することができ、各超小型電子素子の接点３５は８つのデータＩ／Ｏ接点を含む。別の実施形態では、第２のパッケージ１０が４つの超小型電子素子３０を有することができ、各超小型電子素子の接点３５は１６個のデータＩ／Ｏ接点を含む。特定の実施例では、３２個のデータビットを１クロックサイクル内で同時に転送する、すなわち、パッケージによって受信する、又はパッケージから送信するように、第２のパッケージ１０（及び本明細書に記載されている他の超小型電子パッケージのうちのいずれか）を構成することができる。別の実施例では、６４個のデータビットを１クロックサイクル内で同時に転送するように、第２のパッケージ１０（及び本明細書に記載されている他の超小型電子パッケージのうちのいずれか）を構成することができる。他にも多くのデータ転送量が可能であり、言及されるのはそのようなデータ転送量のうちのごく一部であるが、これらに限定されない。例えば、第２のパッケージ１０（及び本明細書に記載されている他の超小型電子パッケージのうちのいずれか）は、データを表現する６４個の基本ビット及び６４個の基本ビットに対する誤り訂正符号（「ＥＣＣ」）ビットである８個のビットのセットを含むことができる７２個のデータビットをクロックサイクルごとに転送するように構成することができる。第２のパッケージ１０（及び本明細書に記載されている他の第２の超小型電子パッケージのうちのいずれか）がサポートするように構成することができる、サイクルごとのデータ転送幅の例としては他に、９６個のデータビット、１０８個のビット（データ及びＥＣＣビット）、１２８個のデータビット及び１４４個のビット（データ及びＥＣＣビット）が挙げられる。
超小型電子素子３０の素子面３１のそれぞれは、第２のパッケージ１０の第１のパッケージ面１１に平行な単一平面内に配置することができる。図３Ａは、風車の形状に類似した基板２０上の超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄの特定の構成を示す。この場合、各超小型電子素子３０の複数の素子接点３５のうちの少なくともいくつかは、対応する第１、第２、第３及び第４の軸線２９ａ、２９ｂ、２９ｃ及び２９ｄ（総称して軸線２９）を画定する接点の対応する列として配列することができる。
図３Ａに示す実施例では、第１及び第３の軸線２９ａ及び２９ｃが互いに対して平行であってもよく、第２及び第４の軸線２９ｂ及び２９ｄが互いに対して平行であってもよく、かつ第１及び第３の軸線が第２及び第４の軸線と交差してもよい。特定の実施形態では、第１及び第３の軸線２９ａ及び２９ｃが、第２及び第４の軸線２９ｂ及び２９ｄと直交してもよい。第２のパッケージの超小型電子素子の他の多くの構成が、以下で図４Ａ〜５Ｃを参照して説明されるように、本発明によって想到される。
図３Ａに示す特定の実施例では、各超小型電子素子３０の軸線２９が、対応する超小型電子素子を二等分することができ、かつ超小型電子パッケージ１０内のただ１つの他の超小型電子素子の領域を交差することができる。例えば、第１の軸線２９ａは、第１の超小型電子素子３０ａを二等分することができ、かつただ１つの他の超小型電子素子３０の領域を交差することができる。同様に、第２の軸線２９ｂは、第２の超小型電子素子３０ｂを二等分することができ、かつただ１つの他の超小型電子素子３０の領域を交差することができる。同じことが第３の軸線２９ｃにも当てはまり、この軸線は第３の超小型電子素子３０ｃを二等分することができ、かつただ１つの他の超小型電子素子３０の領域を交差することができる。更に、第４の軸線２９ｄにもこのことが当てはまり、この軸線は第４の超小型電子素子３０ｄを二等分することができ、かつただ１つの他の超小型電子素子３０の領域を交差することができる。
超小型電子素子３０のそれぞれは、メモリ記憶アレイ機能を主に提供するように構成することができる。このような超小型電子素子３０では、その内部の、メモリ記憶アレイ機能を提供するように構成された、すなわち、構築され他のデバイスに相互接続された能動デバイス、例えば、トランジスタの数が、任意の他の機能を提供するように構成された能動デバイスの数を上回ってもよい。それゆえ、一実施例では、ＤＲＡＭチップなどの超小型電子素子３０が、メモリ記憶アレイ機能をその主な又は唯一の機能として有してもよい。
あるいは、別の実施例では、このような超小型電子素子３０が、混合の用途を有してもよく、メモリ記憶アレイ機能を提供するように構成された能動デバイスを内蔵してもよく、かつプロセッサ機能、又は信号プロセッサ若しくはグラフィックプロセッサ機能などの別の機能を提供するように構成された他の能動デバイスも内蔵してもよい。この場合も、超小型電子素子３０は、メモリ記憶アレイ機能を提供するように構成された能動デバイスを、超小型電子素子の任意の他の機能を提供するように構成された能動デバイスよりも多く有してもよい。特定の実施例では、第２のパッケージ１０の超小型電子素子３０が連携して、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く具現化することができる。
一実施例では、超小型電子素子３０のそれぞれが、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイなどのメモリ記憶素子、又はＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として主に機能するように構成されたメモリ記憶素子をそれぞれ内蔵する、ベアチップ又は超小型電子ユニットであってもよい。本明細書で使用するとき、「メモリ記憶素子」とは、アレイ状に配列される多数のメモリセルであって、電気的インタフェースを通じたデータの移送等のために、それに対するデータの格納及び取り出しのために使用可能な回路機構を合わせたものを指す。
特定の実施例では、メモリ記憶素子を含む超小型電子素子３０が、少なくともメモリ記憶アレイ機能を有することができるが、超小型電子素子は完全な機能を備えたメモリチップでなくてもよい。このような超小型電子素子は、バッファリング機能自体を有していなくてもよく、スタック内の少なくとも１つの超小型電子素子がバッファリング機能を有する（バッファリング超小型電子素子は、バッファチップ、完全な機能を備えたメモリチップ又はコントローラチップであってもよい）、超小型電子素子のスタック内の他の超小型電子素子に電気的に接続されてもよい。
他の実施例では、本明細書に記載されているパッケージのいずれかの超小型電子素子のうちの１つ以上が、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く、例えば、フラッシュメモリ、ＤＲＡＭ又は他の種類のメモリのように、具現化することができ、かつ論理的機能を主に提供するように構成された別の超小型電子素子又は「論理チップ」と共に、パッケージ内に配置することができる。特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用演算素子などのプログラマブル又はプロセッサ素子であってもよい。論理チップは、マイクロコントローラ素子、グラフィックプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタル信号プロセッサなどであってもよい。特定の実施形態では、論理チップが主にハードウェアステートマシン機能を実施するか、又はさもなければ、特定の機能又は目的を果たすために論理チップをハードコードすることができる。あるいは、論理チップは、アプリケーション固有の集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップであってもよい。更に、このような変形形態では、パッケージが「システムインパッケージ」（「ＳＩＰ」）であってもよい。
別の変形形態では、本明細書に記載されているパッケージのうちのいずれかの超小型電子素子の内部に、同じ超小型電子素子内に１つ以上の関連するメモリ記憶アレイと共に埋め込まれたプログラマブルプロセッサなど、論理及びメモリ機能の両方を埋め込むことができる。このような超小型電子素子は、プロセッサなどの論理が、メモリ記憶アレイ、又は特殊化された機能であってもよい他の何らかの機能を実施するための回路機構などの他の回路機構と共に埋め込まれるため、「システムオンチップ」（「ＳＯＣ」）と称されることがある。
特定の実施例では、超小型電子素子３０のそれぞれが、超小型電子素子のうちの他の超小型電子素子と機能的及び機械的に同等であってもよい。各超小型電子素子の長さ、幅及び高さの特定の寸法は、他の超小型電子素子のものと異なっていてもよいが、各超小型電子素子は、同じ機能を備えた同じパターンの導電接点３５を前面３１に有することができる。
第２のパッケージ１０は、第１及び第２のパッケージ面１１、１２を画定するパッケージ構造体を有することができる。超小型電子素子３０のそれぞれの素子面３１は、第１のパッケージ面１１に平行になるように方向決めすることができる。第１のパッケージ面１１は、超小型電子素子３０の素子面３１の上に重なる誘電体層の表面によって画定することができる。例えば、図３Ｂに示すように、第１のパッケージ面１１は、基板２０の第１の表面２１であってもよい。他の実施形態では、第１のパッケージ面１１が、超小型電子素子３０の素子面３１の上に重なる封止材の表面、又はリードフレームの上に重なる封止材の表面であってもよい。
いくつかの場合、基板２０は、半導体材料、例えばシリコン、又はセラミック材料若しくは二酸化ケイ素、例えばガラス、などの誘電材料など、基板の平面において（基板の第１の表面２１に平行な方向において）低い熱膨張率（「ＣＴＥ」）、すなわち、摂氏１度当たりの百万分率（以下、「ｐｐｍ／℃」）が１２を下回るＣＴＥを有する材料から本質的に成ることができる。あるいは、基板２０は、ポリイミド、エポキシ、熱可塑性プラスチック、熱硬化プラスチックなどの高分子材料若しくは他の好適な高分子材料から本質的に成ることができるシート状基板、又はＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造体若しくはＦＲ−４などのエポキシガラスなどの合成高分子無機材料を含むか、若しくはこれらから本質的に成るシート状基板を含んでもよい。一実施例では、このような基板２０は、基板の平面において、すなわち、その表面に沿った方向において３０ｐｐｍ／℃を下回るＣＴＥを有する材料から本質的に成ることができる。
基板２０の第１の表面２１に平行な方向は本明細書では「水平」又は「横」方向と称され、それに対して、第１の表面に垂直な方向は本明細書では上方向又は下方向と称され、本明細書では「鉛直」方向とも称される。本明細書において言及される方向は、言及されている構造体の座標系におけるものである。それゆえ、これらの方向は、重力の座標系における通常の「上」又は「下」方向に対して任意の方向であってもよい。
一方の特徴部が、「表面の上方に」、別の特徴部よりも大きい高さで配置されるという記述は、その一方の特徴部が、他方の特徴部よりも、その表面から、同じ直角方向で大きい距離で離れていることを意味する。反対に、１つの特徴部が、「表面の上方に」、別の特徴部よりも小さい高さで配置されるという記述は、その１つの特徴部が、他方の特徴部よりも、その表面から、同じ直角方向で小さい距離で離れていることを意味する。
超小型電子素子３０のうちの対応する超小型電子素子の離間された内側縁部３２の少なくとも一部は、基板２０の（又は超小型電子素子の素子面の上に重なる代替の誘電体層の）中央領域２３を画定することができる。一実施例では、中央領域２３が、超小型電子素子３０の素子面３１のうちのいずれの上にも重ならなくてもよい。中央領域２３を画定する内側縁部３２は、第２のパッケージ１０の重心Ｃ（図３Ａ）に面していてもよい。特定の実施形態では、基板の中央領域２３が、第２のパッケージ１０の対向した第１の横縁部１３ａと第２の横縁部１３ｃ（図３Ｂ）との間の距離の中央部３分の１内に延びることができ、横縁部は第１のパッケージ面１１に対して垂直に延びる。
第２のパッケージ１０の超小型電子素子３０及び外側縁部１３ａ、１３ｂ、１３ｃ、１３ｄ（図３Ａ）は、基板２０の周辺領域２８を画定することができる。一実施例では、周辺領域２８が、超小型電子素子３０の素子面３１のうちのいずれの上にも重ならなくてもよい。周辺領域２８は、超小型電子素子のそれぞれの１つ以上の外側縁部３４によって囲まれていてもよく、外側縁部は、内側縁部の反対側にある第１の外側縁部と、内側縁部と第１の外側縁部との間に延びる第２及び第３の外側縁部と、を含む。
一実施例では、中央領域２３が、対応する超小型電子素子３０の内側縁部３２に沿って延びる軸線２７によって画定された、閉鎖外側境界を有することができる。例えば、超小型電子素子３０ａ、３０ｂ、３０ｃ及び３０ｄは、対応する軸線２７ａ、２７ｂ、２７ｃ及び２７ｄを有することができ、各軸線２７は、対応する超小型電子素子の内側縁部３２に沿って延びる。軸線２７ａ、２７ｂ、２７ｃ及び２７ｄは連携して、中央領域２３の閉鎖外側境界を画定することができる。
図２Ｃを参照すると、第２のパッケージ１０は、第２のパッケージの第１又は上方パッケージ面１１に上方端子２５を有することができる。上方端子２５は、第１のパッケージ１１０の第１のパッケージ面１１１に存在する対応する端子に接合されるように構成された、中央端子２５ａ、周辺端子２５ｂ及び中間端子２５ｃを含むことができる。上方端子２５は、超小型電子素子３０の素子接点３５のうちの少なくともいくつかに電気的に接続することができる。図に示された実施例では、中央端子２５ａ及び周辺端子２５ｂが超小型電子素子３０のいずれの上にも重ならないが、中間端子２５ｃは超小型電子素子の上に重なっていてもよい。
図１Ｃからわかるように、第２のパッケージ１０の上方端子２５は、第１のパッケージ１１０のプロセッサパッケージ端子１２５のうちの対応するプロセッサパッケージ端子に接合することができる。特定の実施例では、第２のパッケージ１０の中央端子２５ａを、第１のパッケージ１１０の中央端子１２５ａのうちの対応する中央端子に接合することができ、第２のパッケージ１０の周辺端子２５ｂを、第１のパッケージ１１０の周辺端子１２５ｂのうちの対応する周辺端子に接合することができ、第２のパッケージ１０の中間端子２５ｃを、第１のパッケージ１１０の中間端子１２５ｃのうちの対応する中間端子に接合することができる。
第２のパッケージ１０は、第２のパッケージの第２又は下方パッケージ面１２に下方端子４５を有することができる。下方端子４５は、中央端子４５ａ及び周辺端子４５ｂを含むことができる。一実施例では、上方及び下方端子２５、４５のうちの少なくともいくつかを、超小型電子素子３０の接点３５に接続することができる。下方端子４５は、超小型電子素子３０の素子接点３５のうちの少なくともいくつかに電気的に接続することができる。図に示された実施例は中間下方端子を示していないが、一部の実施形態では、下方端子４５が、超小型電子素子３０の上に重なっていてもよい中間端子も含むことができる。
下方端子４５は、外部構成要素、例えば、回路パネル６０の第１の面６１に存在する対応するパネル接点６５に接合されるように構成することができる（図１Ｃ）。端子４５は、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インターポーザ又は受動構成要素アセンブリなどの回路パネル６０などの外部構成要素の対応する導電要素との第２のパッケージ１０の接続のための端点として機能することができる。一実施例では、このような回路パネルがマザーボード又はＤＩＭＭモジュールボードであってもよい。特定の実施形態では、端子をボールグリッドアレイ（ＢＧＡ）（以下で説明される接合要素１１を含む）、ランドグリッドアレイ（ＬＧＡ）又はピングリッドアレイ（ＰＧＡ）などの領域アレイとして配列することができる。
ここで図３Ｂを参照すると、下方端子４５は、中央領域２３に合わせて整列され、かつ超小型電子素子３０の内側縁部３２間に延びる、導電構造体１４を介して、上方端子２５又は素子接点３５のうちの少なくとも１つに接続することができる。一実施例では、上方及び下方端子２５、４５を、第２のパッケージ１０の厚みＴの方向に延びる導電相互接続１５によって、互いに接続することができる。一実施例では、導電相互接続１５を、ボンドビアアレイ構成内に配置することができる。
導電構造体１４は、中央領域２３を通って延びる相互接続１５ａの第１のセットを含むことができる。導電構造体１４は、周辺領域２８を通って延びる相互接続１５ｂの第２のセットを含むことができる。導電相互接続１５ａの第１のセットのうちの少なくともいくつかは、回路パネル６０と第１のパッケージ１１０との間のパススルー電気的接続になるように、第２のパッケージ１０内の超小型電子素子３０から電気的に絶縁することができる。導電相互接続１５ｂの第２のセットのうちの少なくともいくつかは、回路パネル６０と第１のパッケージ１１０との間のパススルー電気的接続になるように、第２のパッケージ１０内の超小型電子素子３０から電気的に絶縁することができる。
特定の実施例では、導電相互接続１５ａの第１のセットのうちの少なくともいくつかを、電力及び基準電位信号のうちの少なくとも１つを提供するように構成することができる。一実施形態では、第２のパッケージ１０の超小型電子素子３０のうちの少なくとも１つのメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、導電相互接続１５ｂの第２のセットのうちの少なくともいくつかを、第２のパッケージ内の回路機構によって使用可能な入力／出力データ信号及び／又はアドレス情報を搬送するように構成することができる。
基板２０が超小型電子素子３０の前面３１上に形成された誘電体層によって置き換えられる実施例では、導電構造体１４が、誘電体層上に形成され、かつ上方及び下方端子２５及び４５に接続されたトレースと、誘電体層を通って素子接点３５まで延びる導電相互接続１５を含む電気的接続と、を含むことができる。
超小型電子パッケージ１０は、第１のパッケージ１１０又は回路パネル６０などの外部構成要素との接続のために上方及び／又は下方端子２５、４５に取り付けられた、接合要素８を含むことができる。接合要素８は、例えば、はんだ、スズ、インジウム、共晶組成若しくはこれらの組み合わせなどのボンド金属の小塊、又は導電ペースト若しくは導電接着剤などの別の接合材料であってもよい。特定の実施形態では、パッケージ端子と外部構成要素（例えば、回路パネル６０）の接点との間の接合部が、同一の譲受人の米国特許出願第１３／１５５，７１９及び１３／１５８，７９７号で説明されているものなどの導電マトリクス材料を含むことができる。同文献の開示は、参照により本明細書に組み込まれる。特定の実施形態では、接合部が類似の構造体を有するか、又は同文献で説明されている方法で形成されてもよい。
例えば、図３Ｂからわかるように、基板２０は、その厚みＴを通って延びる少なくとも１つの開孔部２６を有することができる。超小型電子素子のうちの１つ以上の素子接点３５は、少なくとも１つの開孔部２５に合わせて整列することができ、かつ複数のリード、例えば、ワイヤボンド４０などによって、基板２０の第１の表面２１に存在する基板接点２４に電気的に接続することができる。図２Ｃからわかるように、基板２０は、それを通って延びる４つの開孔部２６ａ、２６ｂ、２６ｃ及び２６ｄを有することができる。一実施例では、開孔部２６を上述の風車構成で配列することができるように、第１、第２、第３及び第４の軸線２９ａ、２９ｂ、２９ｃ及び２９ｄのそれぞれを、開孔部２６ａ、２６ｂ、２６ｃ及び２６ｄのうちの対応する開孔部の長さによって画定することができる。
接点３５と端子２５との間の電気的接続は、任意選択のリード、例えば、ワイヤボンド４０、又はリードの少なくとも一部が開孔部２６のうちの少なくとも１つに合わせて整列された他の可能な構造体を含むことができる。例えば、図３Ｂからわかるように、電気的接続のうちの少なくともいくつかは、基板２０内の開孔部２６の縁部を越えて延び、かつ基板の接点３５及び導電要素２４に接合された、ワイヤボンド４０を含むことができる。一実施形態では、電気的接続のうちの少なくともいくつかが、リードボンドを含むことができる。このような接続は、導電要素２４と端子２５との間の基板２０の第１及び第２の表面２１、２２のいずれか又は両方に沿って延びるリードを含むことができる。特定の実施例では、このようなリードを各超小型電子素子３０の接点３５と端子２５との間で電気的に接続することができ、各リードは開孔部２６のうちの少なくとも１つに合わせて整列された部分を有する。
第２のパッケージ１０は、超小型電子素子３０の前面３１と基板２０の第１の表面２１との間に、接着剤９を更に含むことができる。第２のパッケージ１０は、超小型電子素子３０の背面３９の上に任意選択で重なる、部分的に重なる、又は重ならないままになってもよい、封止材９０も含むことができる。例えば、図１Ａ〜１Ｃに示されたパッケージでは、封止材を超小型電子素子３０の背面３９上に流し込む、ステンシル印刷する（stencil）、スクリーン印刷する（screen）、又は散布する（dispense）ことができる。別の実施例では、封止材が、その上にオーバーモールディングによって形成されたモールド化合物であってもよい。
上述の実施形態の変形形態では、超小型電子素子の接点を、その表面の中央領域内に配置しないようにすることが可能である。むしろ、接点は、このような超小型電子素子の縁部に隣接する１つ以上の行内に配置されてもよい。別の変形形態では、超小型電子素子の接点を、このような超小型電子素子の２つの対向した縁部に隣接して配置することができる。更に別の変形形態では、超小型電子素子の接点を、任意の２つの縁部に隣接して配置するか、又はこのような超小型電子素子の３つ以上の縁部に隣接して配置することができる。このような場合、超小型電子素子のこのような縁部に隣接して配置された接点のこのような場所に対応するように、基板内の開孔部のロケーションを修正することができる。
図３Ｃは、図３Ｂに対する上述の実施形態の変形形態を示し、超小型電子素子３０が基板２０の第２の表面２２にフリップチップ接合されている。このような実施形態では、超小型電子素子３０と基板２０との間の電気的接続が、超小型電子素子のそれぞれの接点と基板の第２の表面２２に存在する導電ボンドパッドとの間に延びるフリップチップ接続を含む。
図４Ａ〜４Ｋは、基板の第１の表面に対して異なる超小型電子素子のロケーションを有する、図３Ａに示された第２のパッケージ１０の更なる変形形態を示す。図４Ａ〜４Ｉでは、対応する超小型電子パッケージ４１０ａ〜４１０ｉが、それぞれ４つの超小型電子素子４３０を含むことができ、各超小型電子素子は、基板にフリップチップ接合されるか、又は対応する開孔部によって基板の第２の表面に存在する導電接点にワイヤ接合された接点を有する。超小型電子素子の内側縁部は、基板の中央領域４２３の境界の一部を画定することができる。
図４Ａを参照すると、４つの超小型電子素子４３０は、２つの平行軸線４２９ａ及び４２９ｂに沿って配列することができる。上述の超小型電子素子３０と同様、超小型電子素子４３０のそれぞれは複数の素子接点を有することができ、そのうちの少なくともいくつかは、２つの平行軸線４２９ａ又は４２９ｂのいずれかに沿って延びる接点の列として配列することができる。図４Ａに示す実施例では、第１及び第２の超小型電子素子４３０ａ及び４３０ｂのそれぞれの接点の列が、第１の軸線４２９ａに沿って延びることができ、かつ第３及び第４の超小型電子素子４３０ｃ及び４３０ｄのそれぞれの接点の列が、第２の軸線４２９ｂに沿って延びることができる。
一実施例では、基板４２０が、それを通って延びる４つの開孔部４２６ａ、４２６ｂ、４２６ｃ及び４２６ｄを有することができる。第１の軸線４２９ａは、開孔部４２６ａ及び４２６ｂの長さの方向に延びることができ、かつ第２の軸線４２９ｂは、開孔部４２６ｃ及び４２６ｄの長さの方向に延びることができる。このような実施例では、図３Ｂに示された実施形態と同様、超小型電子素子４３０のそれぞれの素子接点を、開孔部４２６のうちの対応する開孔部に合わせて整列されたリード（例えば、ワイヤボンド）によって、基板４２０の接点に接続することができる。あるいは、超小型電子素子４３０は、図３Ｃに示された実施形態と同様、基板４２０の第２の表面４２２にフリップチップ接合することができる。図４Ａ〜４Ｌに示された実施形態のそれぞれでは、超小型電子素子４３０を、基板を通って延びる開孔部に合わせて整列されたリードによって基板接点に接続するか、又は超小型電子素子を、基板の第２の表面にフリップチップ接合することができる。
第２のパッケージ１０と同様、超小型電子素子４３０のうちの対応する超小型電子素子の離間された内側縁部４３２の少なくとも一部は、超小型電子素子の素子面のうちのいずれの上にも重ならない、基板４２０の中央領域４２３を画定することができる。一実施例では、中央領域４２３が、対応する超小型電子素子４３０の内側縁部４３２に沿って延びる軸線４２７ａと、その内側縁部に隣接する超小型電子素子の外側縁部４３４に沿って延びる軸線４２７ｂと、によって画定された外側境界を有することができる。図４Ａに示された実施例では、軸線４２７ｂが超小型電子素子４３０のより短い外側縁部４３４ａに沿って延びるが、そうである必要はない。
基板４２０は、超小型電子素子４３０の素子面のうちのいずれの上にも重ならない周辺領域４２８も有することができる。周辺領域４２８は、超小型電子素子のそれぞれの外側縁部４３４ａ及び４３４ｂによって囲まれていてもよく、かつ基板４２０の外側縁部４１３ａ、４１３ｂ、４１３ｃ、４１３ｄによって囲まれていてもよい。
図４Ｂを参照すると、超小型電子パッケージ４１０ｂは、中央領域４２３ｂが不規則な形状を有するように全ての超小型電子素子４３０が互いに離間されている点を除き、小型電子パッケージ４１０ａと同じである。中央領域４２３ｂは、超小型電子素子４３０のそれぞれの隣接する内側縁部４３２ａ及び４３２ｂによって画定され、かつ超小型電子素子のそれぞれの外側縁部４３４に沿って延びる軸線４２７によって画定された、外側境界を有することができる。
図４Ｃを参照すると、超小型電子パッケージ４１０ｃは、基板の外側縁部４１３ａ及び４１３ｃと超小型電子素子の第２の外側縁部４３４ｂとの間に２つの離間された周辺領域４２８ａ及び４２８ｂが画定されるように、超小型電子素子４３０がそれぞれ、基板４２０の外側縁部４１３ｂ、４１３ｄのうちのいずれかに隣接する第１の外側縁部４３４ａを有する点を除き、超小型電子パッケージ４１０ａと同じである。
図４Ｄを参照すると、超小型電子パッケージ４１０ｄは、基板の外側縁部４１３ｂ及び４１３ｄと超小型電子素子の第１の外側縁部４３４ａに沿って延びる軸線４２７との間に画定された、２つの離間された周辺領域４２８ａ及び４２８ｂが設けられるように、超小型電子素子４３０がそれぞれ、基板４２０の外側縁部４１３ａ、４１３ｃのうちのいずれかに隣接する第２の外側縁部４３４ｂを有する点を除き、超小型電子パッケージ４１０ｃと同じである。
図４Ｅを参照すると、超小型電子パッケージ４１０ｅは、各超小型電子素子４３０を二等分する軸線４２９が、超小型電子パッケージ４１０ｅ内の他の超小型電子素子のうちのいずれの領域とも交差せず、かつ各超小型電子素子の内側縁部４３２に沿って延びる軸線４２７が、超小型電子パッケージ内の他の超小型電子素子のうちのいずれの領域とも交差しない点を除き、図３Ａに示された第２のパッケージ１０と同じである。図４Ｅからわかるように、図３Ａと同様、中央領域４２３は、対応する超小型電子素子４３０の内側縁部４３２に沿って延びる軸線４２７によって画定された、閉鎖外側境界を有することができる。超小型電子素子４３０はそれぞれ、基板の外側縁部と隣接する超小型電子素子の第１の外側縁部との間にそれぞれが画定された、４つの離間された周辺領域４２８が設けられるように、基板４２０の外側縁部４１３と交差する第１の外側縁部４３４ａと、基板の外側縁部に隣接する第２の外側縁部４３４ｂと、を有することができる。
図４Ｆを参照すると、超小型電子パッケージ４１０ｆは、周辺領域４２８の一部が基板の外側縁部と超小型電子素子のそれぞれの第２の外側縁部との間に延びるように、超小型電子素子４３０のそれぞれの第２の外側縁部４３４ｂが、基板の対応する最も近い外側縁部４１３から離間される点を除き、図４Ｅに示された第２のパッケージ４１０ｅと同じである。
図４Ｇを参照すると、超小型電子パッケージ４１０ｇは、各超小型電子素子４３０の内側縁部４３２に沿って延びる軸線４２７が、超小型電子パッケージ内の他の超小型電子素子のうちの２つの領域と交差する点を除き、図４Ｅに示された第２のパッケージ４１０ｅと同じである。また、超小型電子素子４３０ｂ及び４３０ｄのうちの２つは、単一平面内において基板４２０の第２の表面４２２に隣接して配置することができ、かつ超小型電子素子４３０ａ及び４３０ｃのうちの２つはそれぞれ、他の２つの超小型電子素子４３０ｂ及び４３０ｄの少なくとも一部の上に重なっていてもよい。
図４Ｈを参照すると、超小型電子パッケージ４１０ｈは、対応する超小型電子素子４３０ａ及び４３０ｃの内側縁部４３２に沿って延びる軸線４２７ａ及び４２７ｃが、超小型電子パッケージ内の他の超小型電子素子のうちのいずれの領域とも交差せず、その一方で、対応する超小型電子素子４３０ｂ及び４３０ｄの内側縁部４３２に沿って延びる軸線４２７ｂ及び４２７ｄが、超小型電子パッケージ内の他の超小型電子素子４３０ａ及び４３０ｃのうちの２つの領域と交差する点を除き、図４Ｅに示された第２のパッケージ４１０ｅと同じである。
図４Ｉを参照すると、超小型電子パッケージ４１０ｉは、対応する超小型電子素子４３０ａ及び４３０ｃを二等分する軸線４２９ａ及び４２９ｃが、超小型電子パッケージ内の他の超小型電子素子のうちのいずれの領域とも交差せず、その一方で、対応する超小型電子素子４３０ｂ及び４３０ｄの内側縁部４３２に沿って延びる軸線４２９ｂ及び４２９ｄが、超小型電子パッケージ内の他の超小型電子素子４３０ａ及び４３０ｃのうちの２つの領域と交差する点を除き、図４Ｈに示された第２のパッケージ４１０ｈと同じである。
図４Ｊ及び４Ｋは、前面を有する３つの超小型電子素子が、基板の第１の表面に平行な単一平面内に配列された、図３Ａに示された第２のパッケージ１０の更なる変形形態を示す。図４Ｊでは、超小型電子パッケージ４１０ｊが、基板の第２の側部に実装された３つの超小型電子素子４３０を有する。図４Ｋでは、超小型電子パッケージ４１０ｋが、風車構成の超小型電子素子４３０のうちのいずれかが省略され、前面を有する３つの超小型電子素子が、基板の第１の表面に平行な単一平面内に配列されたままになっている点を除き、図３Ａに示された超小型電子パッケージ１０と同じである。
図４Ｌは、前面を有する２つの超小型電子素子４３０が、基板の第１の表面に平行な単一平面内に配列された、図３Ａに示された第２のパッケージ１０の更なる変形形態を示す。中央領域４２３は、対向した超小型電子素子４３０ａ及び４３０ｂの離間された内側縁部４３２間に画定することができる。周辺領域４２８は、基板４２０の外側縁部４１３と超小型電子素子４３０の外側縁部４３４との間の中央領域４２３の外側に延びることができる。
図５Ａ〜５Ｃは、図３Ａに対する上述の実施形態の変形形態を示す。第２のパッケージ５１０は、超小型電子パッケージ５１０内において、上方超小型電子素子５３０ｂの前面５３１が、４つの下方超小型電子素子５３０ａのそれぞれの背面５３９の少なくとも一部の上に重なる点を除き、図３Ａに示された超小型電子パッケージ１０に類似する。下方超小型電子素子５３０ａ及び上方超小型電子素子５３０ｂは、超小型電子素子のペア５０７として配列することができる。第１のペア５０７ａ及び第２のペア５０７ｂなどの隣接する超小型電子素子のペア５０７は、基板５２０の第２の表面５２２に平行な水平方向Ｈにおいて、互いに十分に離間することができる。特定の実施例では、超小型電子素子５３０ａ及び５３０ｂが連携して、メモリ記憶アレイ機能を提供するための能動デバイスを、任意の他の機能を提供するための能動デバイスよりも多く具現化することができる。
一実施形態では、超小型電子パッケージ５１０が８つの超小型電子素子５３０（４つの下方超小型電子素子５３０ａ及び４つの上方超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、８つのデータＩ／Ｏ接点を含む。別の実施形態では、超小型電子パッケージ５１０が８つの超小型電子素子５３０（４つの下方超小型電子素子５３０ａ及び４つの上方超小型電子素子５３０ｂを含む）を有することができ、各超小型電子素子は、９つのデータＩ／Ｏ接点を含む。
特定の実施例では、隣接する超小型電子素子のペアの下方超小型電子素子５３０ａの前面５３１に存在する導電接点５３５のうちの少なくともいくつかを、第１及び第２の軸線５２９ａ及び５２９ａ’を画定する接点の対応する列として配列することができる。図５Ａに示すように、このような第１及び第２の軸線５２９ａ及び５２９ａ’は、互いに交差させることができる。特定の実施例では、第１及び第２の軸線５２９ａ及び５２９ａ’を、互いに直交させることができる。一実施形態では、第１及び第２の軸線５２９ａ及び５２９ａ’を、互いに対して平行にすることができる。
一実施形態では、超小型電子素子の各ペア５０７が、基板５２０の第１の表面５２１と第２の表面５２２との間に延びる外側開孔部５２６ａの少なくとも一部の上に重なっていてもよい。各外側開孔部５２６ａは、外側軸線５０９ａを画定する長さを有することができる。４つの外側軸線５０９ａは、上述の風車構成で配列することができ、外側軸線５０９ａは、各ペアが他方のペアと交差する、外側軸線の２つの平行なペアとして配列することができる。基板５２０の第２の表面５２２の中央部分を占有する中央領域５２３は、図５Ｃに示すように、４つの外側軸線５０９ａによって囲まれていてもよい。基板５２０の第２の表面５２２の中央領域５２３内にある端子５２５のうちの少なくともいくつかは、上述の第１の端子２５ａと同様の機能を有する第１の端子であってもよい。
例示的実施形態では、超小型電子素子の各ペア５０７が、図５Ａに示すように、同じ超小型電子素子のペア内にある外側開孔部５２６ａのうちの対応する外側開孔部に隣接する、基板５２０の第１の表面５２１と第２の表面５２２との間に延びる内側開孔部５２６ｂの少なくとも一部の上にも重なっていてもよい。各内側開孔部５２６ｂは、外側開孔部５２６ａのうちの対応する外側開孔部の長さによって画定された軸線５０９ａよりも基板の重心Ｃに近い軸線５０９ｂを画定する長さを有することができる。
図５Ａに示すように、各下方超小型電子素子５３０ａは外側開孔部５２６ａの上に重なり、かつ各上方超小型電子素子５３０ｂは内側開孔部５２６ｂの上に重なる。特定の実施形態では、各上方超小型電子素子５３０ｂが外側開孔部５２６ａの上に重なっていてもよく、かつ各下方超小型電子素子５３０ａが内側開孔部５２６ｂの上に重なっていてもよい。一実施例では、下方超小型電子素子５３０ａのうちの１つ以上が対応する外側開孔部５２６ａの上に重なり、かつ他の下方超小型電子素子が対応する内側開孔部５２６ｂの上に重なっていてもよく、その一方で、上方超小型電子素子５３０ｂのうちの１つ以上が対応する外側開孔部の上に重なり、かつ他の上方超小型電子素子が対応する内側開孔部の上に重なっていてもよい。
スペーサー５０２は、スペーサーと基板の第１の表面との間に配置された接着剤５０９を使用して、又はこれを使用せずに、上方超小型電子素子５３０ｂの前面５３１と基板５２０の第１の表面５２１の一部との間に配置することができる。このようなスペーサー５０２は、例えば、二酸化ケイ素などの誘電材料、シリコンなどの半導体材料又は接着剤の１つ以上の層から作製することができる。スペーサー５０２が接着剤を含む場合、その接着剤は、上方超小型電子素子５３０ｂを基板５２０に接続することができる。一実施形態では、スペーサー５０２が、下方超小型電子素子５３０ａの前面５３１と背面５３２との間の厚みＴ２と実質的に同じである、基板５２０の第１の表面５２１に実質的に垂直な鉛直方向Ｖの厚みＴｌを有することができる。特定の実施形態では、例えば、スペーサー５０２が接着剤材料から作製されている場合、上述の接着剤９などの接着剤５０２なしで、スペーサー５０２を使用することができる。
図１Ａ〜５Ｃを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図６に示されたシステム６００などの様々な電子システムの構成において使用することができる。例えば、本発明の更なる実施形態に係るシステム６００は、他の電子構成要素６０８及び６１０と併せて上述した超小型電子パッケージ及び／又は超小型電子アセンブリなどの複数のモジュール又は構成要素６０６を含む。
図示された例示的システム６００では、システムが、フレキシブルプリント回路板などの回路パネル、マザーボード又はライザパネル６０２を含むことができ、かつ回路パネルが、モジュール又は構成要素６０６を互いに相互接続する、図６にそのうちの１つのみが示された多数の導電体６０４を含むことができる。このような回路パネル６０２は、システム６００内に含まれた超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれへ及びそれぞれから信号を運ぶことができる。ただし、これは単なる例示に過ぎず、モジュール又は構成要素６０６間の電気的接続を行うための任意の好適な構造体を使用することができる。
特定の実施形態では、システム６００が、１クロックサイクル内で同時にＮ個のデータビットを転送するように各モジュール又は構成要素６０６を構成することができ、かつ１クロックサイクル内で同時にＭ個のデータビットを転送するようにプロセッサを構成することができ、ＭがＮ以上になるような、半導体チップ６０８などのプロセッサも含むことができる。
図６に示された実施例では、構成要素６０８が半導体チップであり、かつ構成要素６１０がディスプレイ画面であるが、任意の他の構成要素をシステム６００内で使用することができる。図６では、説明を分かりやすくするために、２つの追加構成要素６０８及び６１０のみが示されているが、当然ながら、システム６００は、任意の数のこのような構成要素を含むことができる。
モジュール又は構成要素６０６及び構成要素６０８及び６１０は、概略的に破線で示される、共通のハウジング６０１内に実装することができ、必要に応じて、互いに電気的に相互接続されることにより、所望の回路を形成することができる。ハウジング６０１は、例えば、携帯電話又は携帯情報端末で使用可能なタイプの、携帯用ハウジングとして示され、このハウジングの表面に、画面６１０を露出させることができる。構造体６０６が、撮像チップなどの受光素子を含む実施形態では、その構造体に光を導くために、レンズ６１１又は他の光学デバイスも設けられてもよい。先と同様に、図６に示されている単純化したシステムは単なる例示に過ぎず、デスクトップコンピュータ、ルータ及び同様のもの等の、固定構造体と一般に見なされているシステムを含む他のシステムが、上述した構造体を用いて作製することができる。
本明細書における発明は、特定の実施形態を参照して説明されているが、これらの実施形態は、本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、例示的な実施形態には数多くの変更がなされてよいこと、及び添付の請求項によって定義される通りの本発明の趣旨及び範囲から逸脱することなく他の構成が考案されてよいことを理解されたい。
様々な従属請求項、及びそれらの請求項に記載される特徴は、最初の請求項で提示されるものとは異なる方式で組み合わせることができる点が、理解されるであろう。個々の実施形態に関連して説明される特徴は、説明される実施形態の他の特徴と共有することができる点もまた、理解されるであろう。
産業上の利用可能性
本発明は、超小型電子アセンブリ、及び超小型電子アセンブリの製造方法などが含まれるが、これらに限定されない、広範な産業上の利用可能性を享受する。

Claims (29)

  1. 超小型電子アセンブリであって、
    プロセッサを具現化する超小型電子素子を含み、その面にプロセッサパッケージ端子を有する、第１のパッケージと、
    前記第１のパッケージに電気的に接続された第２のパッケージであって、前記第２のパッケージは、
    それぞれがメモリ記憶アレイ機能を有し、それぞれが素子面及び対応する前記素子面に存在する複数の接点を有する、２つ以上の超小型電子素子と、
    それぞれが前記素子面に平行な、対向した上方及び下方パッケージ面であって、前記上方パッケージ面は前記２つ以上の超小型電子素子の前記素子面の上に重なる誘電体層の表面によって画定され、前記２つ以上の超小型電子素子のうちの対応する超小型電子素子の内側縁部の少なくとも一部が互いに離間され、それにより、前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない前記内側縁部間の中央領域を画定する、前記対向した上方及び下方パッケージ面と、
    前記プロセッサパッケージ端子に接合され、かつ前記接点のうちの少なくともいくつかに電気的に接続された、前記上方パッケージ面に存在する上方端子と、
    前記下方パッケージ面に存在し、前記アセンブリをその外部の構成要素に電気的に接続するように構成された、下方端子と、
    前記中央領域に合わせて整列され、かつ前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに電気的に接続するために前記第２のパッケージを通って延びる、導電構造体と、
    を含む、前記第２のパッケージと、
    を含み、
    前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、
    前記超小型電子素子が、対応する前記第１、第２、第３及び第４の超小型電子素子の前記内側縁部に沿って延びる第１、第２、第３及び第４の軸線を有し、これらの軸線は連携して前記中央領域の閉鎖外側境界を画定し、
    前記第１及び第３の軸線が互いに対して平行であり、かつ前記第２及び第４の軸線が前記第１及び第３の軸線と交差する、超小型電子アセンブリ。
  2. 前記第２のパッケージの前記中央領域と外側縁部との間に画定され、かつ前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない、周辺領域に合わせて整列された、周辺導電相互接続を更に含み、前記周辺導電相互接続は前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに接続する、請求項１に記載の超小型電子アセンブリ。
  3. 前記中央領域に合わせて整列された前記導電構造体のうちの少なくとも一部が、電力又は接地のうちの少なくとも１つを前記上方端子に提供するように構成された、請求項２に記載の超小型電子アセンブリ。
  4. 前記中央領域に合わせて整列された前記導電構造体の少なくとも一部が、電力又は接地のうちの少なくとも１つを前記第２のパッケージの前記超小型電子素子の前記接点に提供するように構成された、請求項２に記載の超小型電子アセンブリ。
  5. 前記周辺導電相互接続のうちの少なくともいくつかが、データ信号を前記上方端子に搬送するように構成された、請求項３に記載の超小型電子アセンブリ。
  6. 前記上方端子及び前記下方端子がそれぞれ、前記中央領域に存在する中央端子及び前記周辺領域に存在する周辺端子を含み、かつ前記上方端子が、前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記素子面の上に重なる中間端子を含む、請求項２に記載の超小型電子アセンブリ。
  7. 前記上方端子のうちの少なくともいくつかが前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記素子面の上に重なる、請求項１に記載の超小型電子アセンブリ。
  8. 前記上方端子のうちの前記少なくともいくつかが、前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つの前記接点に電気的に接続され、かつ前記上方端子のうちの前記少なくともいくつかに接続された前記プロセッサパッケージ端子が、前記第１のパッケージの前記超小型電子素子の接点に電気的に接続された、請求項７に記載の超小型電子アセンブリ。
  9. 前記第２のパッケージの前記超小型電子素子のうちの少なくとも１つのメモリ記憶アレイの全ての使用可能なアドレス指定可能メモリロケーションの中からアドレス指定可能メモリロケーションを決定するために、前記上方端子のうちの前記少なくともいくつかが、前記第２のパッケージ内の回路機構によって使用可能なデータ信号又はアドレス情報のうちの少なくとも１つを搬送するように構成された、請求項７に記載の超小型電子アセンブリ。
  10. 前記上方及び下方端子のうちの少なくともいくつかが、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子の前記接点に電気的に接続された、請求項１に記載の超小型電子アセンブリ。
  11. 前記第１のパッケージの前記超小型電子素子が、前記第２のパッケージの前記超小型電子素子のうちの第１の超小型電子素子に電気的に接続され、かつ前記第２のパッケージの前記超小型電子素子のうちの前記第１の超小型電子素子が、前記第２のパッケージの前記超小型電子素子のうちの第２の超小型電子素子に電気的に接続された、請求項１に記載の超小型電子アセンブリ。
  12. 前記中央領域に合わせて整列された前記導電構造体の第１の部分が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子の前記接点に電気的に接続され、かつ前記中央領域に合わせて整列された前記導電構造体の第２の部分が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項１に記載の超小型電子アセンブリ。
  13. 前記中央領域に合わせて整列された前記導電構造体の少なくとも一部が、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項２に記載の超小型電子アセンブリ。
  14. 前記周辺導電相互接続のうちの少なくともいくつかが、前記第２のパッケージ内において前記第２のパッケージの前記超小型電子素子から電気的に絶縁された、請求項２に記載の超小型電子アセンブリ。
  15. 前記第１のパッケージの前記超小型電子素子と熱的連通関係にあるヒートスプレッダを更に含む、請求項１に記載の超小型電子アセンブリ。
  16. 前記第１のパッケージが前記第１のパッケージの前記超小型電子素子に電気的に接続された少なくとも１つの受動素子を含み、前記少なくとも１つの受動素子が前記第１のパッケージの前記超小型電子素子の周辺縁部に隣接して配置された、請求項１に記載の超小型電子アセンブリ。
  17. 前記少なくとも１つの受動素子が少なくとも１つのデカップリングコンデンサを含む、請求項１６に記載の超小型電子アセンブリ。
  18. 前記第２のパッケージが基板を含み、かつ前記第２のパッケージの前記上方パッケージ面を画定する前記誘電体層の前記表面が前記基板の第１の表面である、請求項１に記載の超小型電子アセンブリ。
  19. 前記誘電体層が前記超小型電子素子の表面上に形成され、かつ前記第２のパッケージが、前記誘電体層上に形成され、前記上方及び下方端子に接続されたトレースを含む、請求項１に記載の超小型電子アセンブリ。
  20. 前記超小型電子素子のうちの１つ以上の前記接点が、前記基板の前記第１の表面と反対側にある前記基板の第２の表面に存在する基板接点に面し、かつそれらに電気的に接続された、請求項１８に記載の超小型電子アセンブリ。
  21. 前記基板がその厚みを通って延びる少なくとも１つの開孔部を有し、かつ前記超小型電子素子のうちの１つ以上の前記接点が、前記少なくとも１つの開孔部に合わせて整列され、複数のリードによって前記基板の前記第１の表面に存在する基板接点に電気的に接続された、請求項１８に記載の超小型電子アセンブリ。
  22. 前記リードのうちの少なくともいくつかが、前記少なくとも１つの開孔部を通って延びるワイヤボンドを含む、請求項２１に記載の超小型電子アセンブリ。
  23. 超小型電子アセンブリであって、
    プロセッサを具現化する超小型電子素子を含み、その面にプロセッサパッケージ端子を有する、第１のパッケージと、
    前記第１のパッケージに電気的に接続された第２のパッケージであって、前記第２のパッケージは、
    それぞれがメモリ記憶アレイ機能を有し、それぞれが素子面及び対応する前記素子面に存在する複数の接点を有する、２つ以上の超小型電子素子と、
    それぞれが前記素子面に平行な、対向した上方及び下方パッケージ面であって、前記上方パッケージ面は前記２つ以上の超小型電子素子の前記素子面の上に重なる誘電体層の表面によって画定され、前記２つ以上の超小型電子素子のうちの対応する超小型電子素子の内側縁部の少なくとも一部が互いに離間され、それにより、前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない前記内側縁部間の中央領域を画定する、前記対向した上方及び下方パッケージ面と、
    前記プロセッサパッケージ端子に接合され、かつ前記接点のうちの少なくともいくつかに電気的に接続された、前記上方パッケージ面に存在する上方端子と、
    前記下方パッケージ面に存在し、前記アセンブリをその外部の構成要素に電気的に接続するように構成された、下方端子と、
    前記中央領域に合わせて整列され、かつ前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに電気的に接続するために前記第２のパッケージを通って延びる、導電構造体と、
    を含む、前記第２のパッケージと、
    を含み、
    前記第２のパッケージが前記構成要素に接合され、前記構成要素はパネル面及び前記パネル面に存在する複数のパネル接点を有する回路パネルを含み、かつ前記下方端子のうちの少なくともいくつかが前記パネル接点に接合され、
    前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、かつ前記超小型電子素子が、対応する前記第１、第２、第３及び第４の超小型電子素子の前記内側縁部に沿って延びる第１、第２、第３及び第４の軸線を有し、これらの軸線は連携して前記中央領域の閉鎖外側境界を画定する、超小型電子アセンブリ。
  24. 前記パネル接点が、前記第２のパッケージの前記中央領域に合わせて整列された前記導電構造体を介して前記第１のパッケージの前記超小型電子素子に電気的に接続された、請求項２３に記載の超小型電子アセンブリ。
  25. 前記第２のパッケージの前記中央領域と外側縁部との間に画定された周辺領域に合わせて整列され、かつ前記第２のパッケージの前記超小型電子素子の前記素子面のいずれの上にも重ならない、周辺導電相互接続を更に含み、前記周辺導電相互接続は前記下方端子を前記上方端子又は前記接点のうちの少なくとも１つに接続し、前記パネル接点が、前記中央領域及び前記周辺導電相互接続のうちの少なくともいくつかに合わせて整列された前記導電構造体の少なくとも一部を介して前記プロセッサパッケージ端子に電気的に接続された、請求項２４に記載の超小型電子アセンブリ。
  26. 請求項２３に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された１つ以上の他の電子構成要素と、を備えるシステム。
  27. 前記第１及び第３の軸線が互いに対して平行であり、かつ前記第２及び第４の軸線が前記第１及び第３の軸線と交差する、請求項２３に記載の超小型電子アセンブリ。
  28. 前記第２及び第４の軸線が前記第１及び第３の軸線と直交する、請求項２７に記載の超小型電子アセンブリ。
  29. 前記２つ以上の超小型電子素子が、第１、第２、第３及び第４の超小型電子素子を含み、かつこれら超小型電子素子のそれぞれの前記接点が、対応する第１、第２、第３及び第４の平行軸線に沿って配列された、請求項２３に記載の超小型電子アセンブリ。
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