JP2014535165A5

JP2014535165A5 -

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Publication number: JP2014535165A5
Application number: JP2014534620A
Authority: JP
Filing date: 2012-10-01
Publication date: 2015-11-19
Anticipated expiration: 2032-10-01

Description

本発明の上記の実施形態の種々の特徴は、本発明の趣旨及び範囲から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
請求項１：
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面において、それぞれ前記パネルコンタクトに電気的に接続された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を備え、
前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの前記端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する前記端子と電気的に相互接続し、
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージは、それぞれ、
メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は、該超小型電子素子の面において露出する素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の前記面に沿って第１の方向に延在し、該超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在するラインに沿った該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれている超小型電子素子と、
互いに反対側の第１の表面及び第２の表面と、前記素子コンタクトに面し接合される前記第１の表面において露出する複数の基板コンタクトとを有する基板と、
前記第２の表面において露出し前記基板の前記第２の表面に沿って前記第１の方向に延在する、端子の複数の平行な列であって、前記端子は、前記基板コンタクトと電気的に接続され、前記超小型電子パッケージを前記超小型電子パッケージの外部にある構成要素と接続するように構成され、前記端子は、前記基板の前記第２の表面の中央領域内に露出する第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子の複数の平行な列と
を備え、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向に幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子アセンブリ。
請求項２：
前記超小型電子素子は、いかなる他の機能よりも多い数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子アセンブリ。
請求項３：
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記第１の端子のうちの少なくともいくつかは、前記それぞれのパッケージ上のグリッド内の場所に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされている、請求項１に記載の超小型電子アセンブリ。
請求項４：
前記グリッドは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記グリッドの前記少なくともいくつかの第１の端子が互いと一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせされている、請求項３に記載の超小型電子アセンブリ。
請求項５：
各グリッドの各場所は前記端子のうちの１つによって占有されている、請求項３に記載の超小型電子アセンブリ。
請求項６：
前記グリッドのうちの少なくとも１つのグリッドの少なくとも１つの場所は端子によって占有されない、請求項３に記載の超小型電子アセンブリ。
請求項７：
前記第１のパッケージ及び前記第２のパッケージの前記グリッドの前記場所のうちの少なくとも半分は、前記回路パネルの前記第１の表面に平行な直交するｘ方向及びｙ方向において互いに位置合わせされている、請求項３に記載の超小型電子アセンブリ。
請求項８：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能なアドレス情報の全てを運ぶように構成される、請求項３に記載の超小型電子アセンブリ。
請求項９：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項３に記載の超小型電子アセンブリ。
請求項１０：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項９に記載の超小型電子アセンブリ。
請求項１１：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、そのような超小型電子パッケージに転送されるクロック信号を運ぶように構成され、各超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするように構成される、請求項３に記載の超小型電子アセンブリ。
請求項１２：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項３に記載の超小型電子アセンブリ。
請求項１３：
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つのスタブの長さは、前記第１の超小型電子パッケージ上の前記第１の端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
請求項１４：
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを貫く電気的接続のうちの少なくともいくつかは、ほぼ前記回路パネルの厚さの電気長を有している、請求項１３に記載の超小型電子アセンブリ。
請求項１５：
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合した第１のパネルコンタクト及び第２のパネルコンタクトの対のそれぞれを接続する導電性素子を全部合わせた合計の長さは、前記パネルコンタクトの最小ピッチの７倍未満である、請求項１３に記載の超小型電子アセンブリ。
請求項１６：
前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される前記アドレス情報のうちの少なくともいくらかを運ぶように構成される複数の導体を有するバスを含み、前記導体は前記第１の表面及び前記第２の表面に平行な第１の方向に延在している、請求項１に記載の超小型電子アセンブリ。
請求項１７：
各超小型電子パッケージの前記第１の端子は、前記それぞれの超小型電子パッケージの単一の列内の場所に配置され、前記回路パネルは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上の接続サイトと、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続サイトの間で前記アドレス情報の全てをルーティングする１つのみのルーティング層を含む、請求項１に記載の超小型電子アセンブリ。
請求項１８：
前記１つのみのルーティング層は、前記接続サイト間で、前記回路パネルのコマンド−アドレスバスのコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のルーティングを提供する、請求項１７に記載の超小型電子アセンブリ。
請求項１９：
前記回路パネルは、熱膨張係数（「ＣＴＥ」）が１２パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の素子を備え、前記第１の表面及び前記第２の表面における前記パネルコンタクトは、前記素子を貫いて延在するビアによって接続されている、請求項１に記載の超小型電子アセンブリ。
請求項２０：
前記素子は本質的に半導体、ガラス、セラミックス、又は液晶ポリマー材料からなる、請求項１９に記載の超小型電子アセンブリ。
請求項２１：
モジュールであって、
回路パネルと、
前記回路パネルに実装される複数の超小型電子パッケージであって、各超小型電子パッケージに信号を搬送し、かつ各超小型電子パッケージから信号を搬送するように各超小型電子パッケージの端子を通して前記回路パネルと電気的に接続される、複数の超小型電子パッケージと
を備え、
各超小型電子パッケージは、
いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化する超小型電子素子であって、該超小型電子素子は、該超小型電子素子の面において露出する素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の前記面に沿った第１の方向に延在し、該超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在するラインに沿って該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面と、前記素子コンタクトに面し接合される前記第１の表面において露出する複数の基板コンタクトとを有する基板と、
前記第２の表面において露出し、前記基板の前記第２の表面に沿って前記第１の方向に延在する、端子の複数の平行な列であって、前記端子は前記基板コンタクトと電気的に接続され前記超小型電子パッケージを前記超小型電子パッケージの外部にある構成要素に接続するように構成され、前記端子は、前記基板の前記第２の表面の中央領域内に露出する第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子の複数の平行な列と
を含み、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向に幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
モジュール。
請求項２２：
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、前記互いに反対側の第１の表面及び第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面においてそれぞれ前記パネルコンタクトに搭載された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を備え、
前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの前記端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する前記端子と電気的に相互接続し、
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ、
いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化する超小型電子素子であって、該超小型電子素子は、素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の面に沿った第１の方向に延在し、該超小型電子素子の前記面に垂直な方向に延在する軸平面が、前記第１の方向に延在するラインに沿って該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
パッケージング構造であって、前記超小型電子素子の前記面の上に重なり前記超小型電子素子の前記面から離れる方を向く表面を有する誘電層と、前記誘電層の前記表面において露出する複数の端子とを含み、前記端子のうちの少なくともいくつかは、前記誘電層に沿って延在するトレース及び該トレースから延在し前記素子コンタクトに接触する金属化ビアを介して、前記素子コンタクトと電気的に接続され、前記端子は、複数の平行な列内の場所に配置され、前記超小型電子パッケージを前記超小型電子パッケージの外部にある少なくとも１つの構成要素と接続するように構成され、前記端子は、中央領域における少なくとも１つの列内の場所に配置された第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、パッケージング構造と
を含み、
前記中央領域は、前記端子の任意の２つの隣接する列間の最小ピッチの３．５倍より広くなく、前記軸平面は前記中央領域と交差している
超小型電子アセンブリ。
請求項２３：
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記第１の端子のうちの少なくともいくつかは、前記それぞれのパッケージ上のグリッド内の場所に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされ、各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項２２に記載の超小型電子アセンブリ。
請求項２４：
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項２３に記載の超小型電子アセンブリ。
請求項２５：
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを貫く電気的接続のうちの少なくともいくつかは、ほぼ前記回路パネルの厚さの電気長を有している、請求項２３に記載の超小型電子アセンブリ。
請求項２６：
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合した第１のパネルコンタクト及び第２のパネルコンタクトの対のそれぞれを接続する導電性素子を全部合わせた合計の長さは、前記パネルコンタクトの最小ピッチの７倍未満である、請求項２３に記載の超小型電子アセンブリ。
請求項２７：
超小型電子パッケージと、前記超小型電子パッケージと電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステムであって、
前記超小型電子パッケージは、
いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化する超小型電子素子であって、該超小型電子素子は、該超小型電子素子の面において露出する素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の面に沿った第１の方向に延在しており、該超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在するラインに沿って該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面と、前記素子コンタクトに面し接合される前記第１の表面において露出する複数の基板コンタクトとを有する基板と、
前記第１の方向に延在し、前記基板の前記第２の表面において露出する、端子の複数の平行な列であって、前記端子は前記基板コンタクトと電気的に接続され前記超小型電子パッケージを前記超小型電子パッケージの外部にある構成要素に接続するように構成され、前記端子は、前記基板の前記第２の表面の中央領域内に露出する第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子の複数の平行な列と
を備え、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向に幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
システム。
請求項２８：
ハウジングを更に備え、前記超小型電子パッケージと前記１つ又は複数の他の電子構成要素とは前記ハウジングに搭載されている、請求項２７に記載のシステム。
請求項２９：
請求項２７に記載のシステムであって、前記超小型電子パッケージは第１の超小型電子パッケージであり、該システムは第２の前記超小型電子パッケージを更に備える、請求項２７に記載のシステム。

Claims

超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおけるパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面において、それぞれ前記パネルコンタクトに電気的に接続された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を備え、
前記回路パネルは、前記第１の超小型電子パッケージの少なくともいくつかの前記端子を前記第２の超小型電子パッケージの少なくともいくつかの対応する前記端子と電気的に相互接続し、
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージは、それぞれ、
いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化する超小型電子素子であって、該超小型電子素子は、素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の面に沿って第１の方向に延在し、該超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在するラインに沿った該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれている超小型電子素子と、
互いに反対側の第１の表面及び第２の表面と、前記素子コンタクトに面し接合される前記第１の表面における複数の基板コンタクトとを有する基板と、
前記基板の前記第２の表面において前記第１の方向に延在する、端子の複数の平行な列であって、前記端子は、前記基板コンタクトと電気的に接続され、前記超小型電子パッケージを前記超小型電子パッケージの外部にある構成要素と接続するように構成され、前記端子は、前記基板の前記第２の表面の中央領域内に露出する第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子の複数の平行な列と
を備え、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向に幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子アセンブリ。
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記第１の端子のうちの少なくともいくつかは、前記それぞれのパッケージ上のグリッド内の場所に配置され、前記グリッドは、前記第１の回路パネル表面及び前記第２の回路パネル表面に平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされている、請求項１に記載の超小型電子アセンブリ。
前記グリッドは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記グリッドの前記少なくともいくつかの第１の端子が互いと一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせされている、請求項３に記載の超小型電子アセンブリ。
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能なアドレス情報の全てを運ぶように構成される、請求項２に記載の超小型電子アセンブリ。
各超小型電子パッケージの前記グリッド内の場所に配置された前記第１の端子は、
前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報、
前記それぞれの超小型電子パッケージに転送されるコマンド信号であって、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号であるコマンド信号の全て、および／または
そのような超小型電子パッケージに転送されるクロック信号
を運ぶように構成され、
各超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするように構成される、請求項２に記載の超小型電子アセンブリ。
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つのスタブの長さは、前記第１の超小型電子パッケージ上の前記第１の端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを貫く電気的接続のうちの少なくともいくつかは、ほぼ前記回路パネルの厚さの電気長を有し、および／または
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合した第１のパネルコンタクト及び第２のパネルコンタクトの対のそれぞれを接続する導電性素子を全部合わせた合計の長さは、前記パネルコンタクトの最小ピッチの７倍未満である、請求項６に記載の超小型電子アセンブリ。
各超小型電子パッケージの前記第１の端子は、前記それぞれの超小型電子パッケージの前記グリッドの単一の列内の場所に配置され、前記回路パネルは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上の接続サイトと、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続サイトの間で前記アドレス情報の全てをルーティングする１つのみのルーティング層を含む、請求項２に記載の超小型電子アセンブリ。
前記１つのみのルーティング層は、前記接続サイト間で、前記回路パネルのコマンド−アドレスバスのコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のルーティングを提供する、請求項８に記載の超小型電子アセンブリ。
超小型電子パッケージと、前記超小型電子パッケージと電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステムであって、
前記超小型電子パッケージは、
いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化する超小型電子素子であって、該超小型電子素子は、素子コンタクトの１つ又は複数の列を有し、各列は、該超小型電子素子の面に沿った第１の方向に延在し、該超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在するラインに沿って該超小型電子素子の前記面に交わり、前記素子コンタクトの１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面と、前記素子コンタクトに面し接合される前記第１の表面における複数の基板コンタクトとを有する基板と、
前記基板の前記第２の表面において前記第１の方向に延在する、端子の複数の平行な列であって、前記端子は前記基板コンタクトと電気的に接続され前記超小型電子パッケージを前記超小型電子パッケージの外部にある構成要素に接続するように構成され、前記端子は、前記基板の前記第２の表面の中央領域内に露出する第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用できるアドレス可能なメモリ位置の中からアドレス可能なメモリ位置を決定するのに前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子の複数の平行な列と
を含み、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向に幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
システム。