JP2014528648A5 - - Google Patents

Description

本発明の上記の実施形態の種々の特徴は、本発明の範囲又は趣旨から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有し、前記第１の表面において露出する複数の基板コンタクトを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面において露出し、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、該端子は、前記基板コンタクトと電気的に接続され、複数の第１の端子を含み、前記第１の端子は、理論軸の第１の側に配置される前記第１の端子の第１の組と、前記第１の側の反対側の、前記軸の第２の側に配置される前記第１の端子の第２の組とを含み、前記第１の組及び前記第２の組はそれぞれ、前記メモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項２）
前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子パッケージ。
（請求項３）
前記導電性構造体は、前記コンタクトを前記基板コンタクトと電気的に接続するワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
（請求項４）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項５）
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項６）
請求項４に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項４に記載の超小型電子パッケージ。
（請求項７）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子パッケージ。
（請求項８）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項９）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッドの列内の場所に配置され、前記第１のグリッド及び前記第２のグリッドの列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在し、前記軸は、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから、前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離である、請求項１に記載の超小型電子パッケージ。
（請求項１０）
前記第１の組及び前記第２の組は、前記基板の対向する第１の縁部及び第２の縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッドの列内の場所に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける少なくとも１つの列は、前記基板の前記第１の縁部及び前記第２の縁部に対して平行で、かつ等距離にあるラインから前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離内に配置される、請求項１に記載の超小型電子パッケージ。
（請求項１１）
前記第１の組及び前記第２の組は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドはそれぞれ前記第１の端子の平行な第１の列及び第２の列を含む、請求項１に記載の超小型電子パッケージ。
（請求項１２）
前記第１のグリッド又は前記第２のグリッドのうちの少なくとも１つは、そのようなグリッドの平行な前記第１の列と前記第２の列との間に少なくとも１つの端子を含む、請求項１１に記載の超小型電子パッケージ。
（請求項１３）
各グリッドは前記第１の端子の２つの隣接する平行な列を含む、請求項１に記載の超小型電子パッケージ。
（請求項１４）
前記端子は第２の端子を含み、該第２の端子の少なくともいくつかは、アドレス情報以外の情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項１５）
前記第１の組及び前記第２の組内の前記第１端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１６）
前記第１の組及び前記第２の組は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の少なくともいくつかは、前記第１のグリッド及び前記第２のグリッド内に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１７）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の１つの部分は第３のグリッド内に配置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに平行で、また、前記第１のグリッド及び前記第２のグリッド内の端子の列に平行であり、
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項１４に記載の超小型電子パッケージ。
（請求項１８）
前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離する、請求項１７に記載の超小型電子パッケージ。
（請求項１９）
前記第２の端子の或る部分は第５のグリッド内に配置され、前記第２の端子の別の部分は第６のグリッド内に配置され、前記第５のグリッド及び前記第６のグリッド内の端子の列は、互いに平行であり、前記第１の端子及び前記第２の端子の端子列が延在する第１の方向を横切る第２の方向に延在し、
前記第５のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記第２のグリッドとの間の軸について対称であり、前記第６のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記第２のグリッドとの間の軸について対称であり、前記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にある、請求項１８に記載の超小型電子パッケージ。
（請求項２０）
前記基板の前記第１の表面に面する表面を有する第１のチップを更に備え、前記第１のチップは第１のグリッド及び第２のグリッドのうちの少なくとも１つのグリッドの前記第１の端子と電気的に接続され、前記第１のチップは、前記第１の端子を介して受信された少なくとも１つの信号を再生し、そのように再生された信号を前記超小型電子素子に出力するように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２１）
前記第１の端子は前記超小型電子素子の動作モードを制御する情報を運ぶように構成され、前記第１のチップは、前記動作モードを制御する情報を再生すること、又は少なくとも部分的に復号化することのうちの少なくとも１つを実施するように構成される、請求項２０に記載の超小型電子パッケージ。
（請求項２２）
請求項１に記載の超小型電子パッケージであって、前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
該超小型電子パッケージは第２の超小型電子素子を更に備え、該第２の超小型電子素子は、前記基板の前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記第２の超小型電子素子の前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続される複数の素子コンタクトとを有し、前記第２の超小型電子素子はメモリ記憶アレイ機能を有し、
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２３）
前記第１の超小型電子素子前記及び第２の超小型電子素子の前記背面は、前記基板の前記第１の表面に隣接しかつ平行な単一平面内に配置される、請求項２２に記載の超小型電子パッケージ。
（請求項２４）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続される、請求項２２に記載の超小型電子パッケージ。
（請求項２５）
前記第１の組及び前記第２の組の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続される、請求項２４に記載の超小型電子パッケージ。
（請求項２６）
前記第１の組及び前記第２の組内の前記端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッドの前記第１の端子は、前記第１の超小型電子素子と電気的に接続され、前記第２の超小型電子素子と電気的に接続されず、前記第２のグリッドの前記第１の端子は、前記第２の超小型電子素子と電気的に接続され、前記第１の超小型電子素子と電気的に接続されない、請求項２２に記載の超小型電子パッケージ。
（請求項２７）
前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２８）
前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２９）
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記第１の表面はその上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも多く具体化する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面上にあり、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、前記端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の位置に配置される第１の端子を含み、第１の組及び第２の組はそれぞれ、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
を備え、
前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項３０）
請求項２９に記載の超小型電子パッケージであって、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の少なくとも３／４を運ぶように構成される、請求項２９に記載の超小型電子パッケージ。

Claims (12)

1. 超小型電子パッケージであって、
   互いに反対側の第１の表面及び第２の表面を有し、前記第１の表面は上に基板コンタクトを有する、基板と、
   メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
   前記第２の表面上にあり、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、該端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、それぞれグリッドは、軸のそれぞれの側に配置され、各グリッド内の前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
   を備え、
   前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割り当てと、前記軸に関して対称であり、アドレス情報を運ぶように構成された前記第１のグリッドの各第１の端子は、当該第１の端子に関し、前記軸に関して対称な位置における前記第２のグリッドの各対応する第１の端子と同じアドレス情報を運ぶように構成される、超小型電子パッケージ。
2. 前記導電性構造体は、前記コンタクトを前記基板コンタクトと電気的に接続するワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
3. 前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
4. 各グリッド内の前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
5. 各グリッド内の前記第１の端子は、前記超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
6. 各グリッド内の前記第１の端子は、前記超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子パッケージ。
7. 前記端子は第２の端子を含み、該第２の端子の少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成され、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１に記載の超小型電子パッケージ。
8. 前記第２の端子の或る部分は第３のグリッド内に配置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに平行で、また、前記第１のグリッド及び前記第２のグリッド内の端子の列に平行であり、
   前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項７に記載の超小型電子パッケージ。
9. 前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
   前記超小型電子パッケージは第２の超小型電子素子を更に備え、該第２の超小型電子素子は、前記基板の前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記第２の超小型電子素子の前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続される複数の素子コンタクトとを有し、前記第２の超小型電子素子はメモリ記憶アレイ機能を有し、
   各グリッド内の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、
   前記第１の超小型電子素子及び前記第２の超小型電子素子の前記背面は、前記基板の前記第１の表面に隣接しかつ平行な単一平面内に配置される、請求項１に記載の超小型電子パッケージ。
10. 前記第１のグリッド内の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続され、前記第２のグリッドの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続される、請求項１に記載の超小型電子パッケージ。
11. 超小型電子パッケージであって、
    互いに反対側の第１の表面及び第２の表面を有する基板であって、前記第１の表面は上に基板コンタクトを有する、基板と、
    メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも多く具体化する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
    前記第２の表面上にあり、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、前記端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の位置に配置される第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、各グリッド内の前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
    を備え、
    前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当てと、前記軸に関して対称であり、アドレス情報を運ぶように構成された前記第１のグリッドの各第１の端子は、当該第１の端子に関し、前記軸に関して対称な位置にある前記第２のグリッドの各対応する第１の端子と同じアドレス情報を運ぶように構成される、超小型電子パッケージ。
12. 各グリッド内の前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも３／４を運ぶように構成される、請求項１１に記載の超小型電子パッケージ。