TWI489611B - 用於無引線接合至封裝基板之總成之短線最小化 - Google Patents

用於無引線接合至封裝基板之總成之短線最小化 Download PDF

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TWI489611B
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Richard Dewitt Crisp
Wael Zohni
Belgacem Haba
Frank Lambrecht
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Invensas Corp
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description

用於無引線接合至封裝基板之總成之短線最小化
本申請案之標的係關於微電子封裝及併有微電子封裝之總成。
本申請案係2012年4月4日申請之美國申請案第13/439,296號之一接續申請案，該申請案主張2012年2月17日申請之美國臨時申請案第61/600,361號及各自在2011年10月3日申請之美國臨時申請案第61/542,488號及第61/542,553號之申請日之權利。全部該等申請案之內容以引用方式併入本文。
半導體晶片通常提供作為個別預封裝單元。一標準晶片具有具備一大的正面之一平坦矩形本體，該正面具有連接至該晶片之內部電路之接觸件。每一個別晶片通常包含於具有外部端子之一封裝中，該等外部端子繼而電連接至諸如一印刷電路板之一電路面板且將該晶片之接觸件連接至該電路面板之導體。在許多習知設計中，晶片封裝佔據電路面板之一面積，該面積遠大於晶片本身之面積。如本發明中使用，參考具有一正面之一平坦晶片，「晶片之面積」應被理解為指正面之面積。
在「覆晶」設計中，晶片之正面面對一封裝介電元件之面(即，該封裝之基板)，且晶片上之接觸件藉由焊料凸塊或其他連接元件直接接合至該基板之接觸件。繼而，該基板可透過覆疊該基板之面之端子接合至一電路面板。該 「覆晶」設計提供一相對緊湊的配置。在一些情況中，每一封裝可為一「晶片級封裝」，該「晶片級封裝」佔據的電路面板之一面積等於或稍微大於晶片之正面之面積，諸如(例如)共同讓與之美國專利第5,148,265號；第5,148,266號；及第5,679,977號之特定實施例中揭示，該等專利之內容以引用方式併入本文。特定的創新安裝技術提供近似或等於習知覆晶接合之緊湊性。大小係晶片之任何實體配置方面的重要考量。隨著可攜式電子裝置之快速發展，要求晶片之實體配置更緊湊已愈來愈強烈。僅僅舉例而言，通常稱為「智慧型電話」之裝置用強大的資料處理器、記憶體及諸如全球定位系統接收器、電子相機及區域網路連接件連同高解析度顯示器及相關聯之影像處理晶片之輔助裝置整合一蜂巢式電話之功能。此等裝置可提供全部在一口袋大小的裝置中之諸如全網連接、包含全解析度視訊之娛樂、導航、電子銀行及更多之能力。複雜的可攜式裝置需要封裝大量晶片成一小的空間。此外，該等晶片之一些具有許多輸入及輸出連接件，通常稱為「I/O」。此等I/O必須與其他晶片之I/O互連。該等互連應短路以最小化信號傳播延遲。形成該等互連之組件不應大幅度增加總成之大小。例如，如諸如其中需增加效能且減小大小之網際網路搜索引擎中使用之資料伺服器中之其他應用中出現類似需求。
含有尤其動態隨機存取記憶體晶片(DRAM)及快閃記憶體晶片之記憶體儲存陣列之半導體晶片通常封裝在多晶片 封裝及總成中。每一封裝具有用於載送信號之許多電連接件、介於端子(即，該封裝之外部連接點)與其中的晶片之間之電源及接地。該等電連接件可包含不同種類的導體，諸如在一水平方向上相對於一晶片之一接觸件支承表面延伸之水平導體(例如，跡線、樑形引線等等)、在一垂直方向上相對於該晶片之表面延伸之垂直導體(諸如通孔)及在水平方向及垂直方向兩者上相對於該晶片之表面延伸之引線接合。
習知微電子封裝可併有主要具有記憶體儲存陣列功能之一微電子元件，即，具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能之微電子元件。該微電子元件可為或包含一動態隨機存取記憶體(DRAM)晶片或此等半導體晶片之一堆疊電互連總成。通常，此封裝之端子之全部置於與安裝有該微電子元件之一封裝基板之一或多個周邊邊緣相鄰之若干行集合中。例如，在圖1中所示之一習知微電子封裝12中，端子之三行14可經安置與封裝基板20之一第一周邊邊緣16相鄰，且端子之其他三行18可經安置與該封裝基板20之一第二周邊邊緣22相鄰。該習知封裝中之封裝基板20之一中心區域24並不具有任何一行端子。圖1進一步展示該封裝內之一半導體晶片11，該半導體晶片11在其之一面28上具有元件接觸件26，該等元件接觸件26用延伸穿過封裝基板20之中心區域24中之一孔隙(例如，接合窗口)之引線接合30與該封裝12之端子之行14、18電互連。在一些情況中，可在微電子元件11之面28 與該基板20之間安置一黏著層32以增強該微電子元件與該基板之間之機械連接，其中該等引線接合延伸穿過該黏著層32中之一開口。
鑑於前述，可對在微電子封裝上定位端子進行特定改良以改良尤其包含此等封裝及可安裝有此等封裝且此等封裝彼此電互連之一電路板之總成之電效能。
根據本發明之一態樣之一微電子封裝可包含各自具有記憶體儲存陣列功能之第一微電子元件及第二微電子元件。在一實例中，每一微電子元件可具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能。每一微電子元件可具有一行或多行元件接觸件，每一行元件接觸件在一第一方向上沿此微電子元件之一面延伸。該封裝可包含一基板，該基板具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣；及曝露於該第一表面處之複數個第一基板接觸件及複數個第二基板接觸件。該等第一基板接觸件可面向該第一微電子元件之元件接觸件且連結至該等元件接觸件，且該等第二基板接觸件可面向該第二微電子元件之元件接觸件且連結至該等元件接觸件。
複數個端子可曝露於該基板之第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接。該等端子可安置於在該第一方向上沿該基板之第二表面延伸之複數個平行行之位置處，且可經組態以將該微電子封裝連接至該微 電子封裝外部之至少一組件。該等端子可包含安置於該基板之第二表面之一中心區域中之該等行之端子之至少一者內之第一端子。該等第一端子可經組態以載送可由該微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件之一微電子元件之一記憶體儲存陣列之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊。
在一實例中，該中心區域可在橫向於該第一方向之一第二方向上沿基板之第二表面具有一寬度。該中心區域之寬度可不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍半。在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面可在法向於該基板之第二表面之一第三方向上延伸且可與該第二表面之中心區域相交。
在一實例中，該等第一端子可經組態以載送可由該封裝內之電路使用以判定該可定址記憶體位置之位址資訊之全部。
在一實例中，該等第一端子可經組態以載送控制該第一微電子元件及該第二微電子元件之一微電子元件之一操作模式之資訊。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之命令信號之全部。該等命令信號可係寫入啟用信號、列位址選通信號及行位址選通信號。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之時脈信號。該微電子封裝可經組態以使用該等 時脈信號以取樣接收於載送該位址資訊之端子處之信號。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之儲存庫位址信號之全部。
在一實例中，該等元件接觸件可包含該一行或多行元件接觸件，該等元件接觸件可為含有該等元件接觸件之大多數之第一接觸件。該等元件接觸件可進一步包含曝露於該等微電子元件之至少一者之面處之第二接觸件，該等第二接觸件可經安置與此面之一或多個邊緣相鄰。該等第二接觸件可少於其等任何一行中之第一接觸件之數目。無關於該等第二接觸件之位置，該軸平面可關於該等第一接觸件居中。
在一實例中，可針對以下至少一者組態該等第二接觸件之各者：連接至一電源或接地之至少一者；或與一探測裝置接觸。
在一實例中，該等第一端子可安置於該等端子行之不超過四行內之位置處。
在一實例中，該基板可包含一介電元件，該介電元件可在該介電元件之平面中具有小於每攝氏度百萬分之30(「ppm/℃」)之一熱膨脹係數(「CTE」)。
在一實例中，該基板可包含具有小於12 ppm/℃之一CTE之一元件。
在一實例中，該等端子可經組態以將該微電子封裝連接至可為一電路面板之一外部組件。
在一實例中，該第一微電子元件及該第二微電子元件之 面可在平行於該基板之第一表面之一單平面中延伸。
在一實例中，該微電子封裝可進一步包含覆疊該基板之第一表面之第三微電子元件及第四微電子元件。該第三微電子元件及該第四微電子元件之各者可具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能。該第三微電子元件及該第四微電子元件可各自具有一面及曝露於此面處之元件接觸件，該等元件接觸件面向並連結至曝露於該基板之第一表面處之各自第三基板接觸件及第四基板接觸件。
在一實例中，該第三微電子元件及該第四微電子元件之元件接觸件之至少一些可安置於一行或多行內之位置處。每一行可包含複數個元件接觸件且沿各自第三微電子元件或第四微電子元件之面延伸。在一實例中，該第三微電子元件及該第四微電子元件之每一行元件接觸件可在該第一方向上延伸，其中該軸平面可在該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之全部行中居中。
在一實例中，該第三微電子元件及該第四微電子元件之面可在該單平面中延伸。
在一實例中，該第三微電子元件及該第四微電子元件之元件接觸件之至少一些可安置於一行或多行內，且每一此行可包含複數個元件接觸件且在橫向於該第一方向之至少一方向上沿各自第三微電子元件或第四微電子元件之面延伸。
在一實例中，該中心區域可安置於該基板之一矩形區域內，該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之面皆未延伸超出該矩形區域。
在一實例中，該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之各者可具有在與各自的微電子元件上之該等行之元件接觸件相同之方向上延伸之兩個平行第一邊緣。每一此微電子元件可具有在橫向於該各自的微電子元件之第一邊緣之一方向上延伸之兩個平行第二邊緣。含有該等微電子元件之至少一者之一第一邊緣且在法向於該各自的微電子元件之面之一方向上延伸之一平面可與該等微電子元件之另一者之第一邊緣相交。
在一實例中，含有該等微電子元件之至少一者之一第一邊緣之平面可僅與其他的微電子元件之一者之第一邊緣相交。
根據本發明之一態樣之一微電子封裝可包含各自具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能之第一微電子元件及第二微電子元件。每一微電子元件可具有一行或多行元件接觸件。元件接觸件之每一此行可在一第一方向上沿此微電子元件之一面延伸。一基板可具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣。複數個第一基板接觸件及複數個第二基板接觸件可曝露於 該第一表面處。該等第一基板接觸件可面向該第一微電子元件之元件接觸件且連結至該等元件接觸件。該等第二基板接觸件可面向該第二微電子元件之元件接觸件且連結至該等元件接觸件。
複數個端子可曝露於該基板之第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接。該等端子可安置於在該第一方向上沿該基板之第二表面延伸之複數個平行行內之位置處且可經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件。該等端子可包含安置於該第二表面之一中心區域中之該等行之端子之至少一者內。該等第一端子可經組態以載送可由該微電子封裝內之電路使用以自一記憶體儲存陣列在該第一微電子元件及該第二微電子元件之一微電子元件內之全部可用可定址記憶體位置判定可定址記憶體位置之位址資訊之大多數。該中心區域可在橫向於該第一方向之一第二方向上沿該基板之第二表面具有一寬度，該寬度不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍。在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面可在法向於該基板之第二表面之一第三方向上延伸且可與該第二表面之中心區域相交。
在一實例中，該等第一端子可經組態以載送可由該封裝內之電路使用以判定該可定址記憶體位置之位址資訊之至少四分之三。
根據本發明之一實施例之一微電子封裝可包含具體實施 更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能之一微電子元件。該微電子元件可具有一行或多行元件接觸件，每一行在一第一方向上沿該微電子元件之一面延伸，使得在法向於該微電子元件之面之一方向上延伸之一軸平面沿在該第一方向上延伸之一線與該微電子元件之該面相交且相對於該一行或多行元件接觸件居中。該微電子封裝進一步包含封裝結構，諸如具有覆疊該微電子元件之面且背向該微電子元件之面之一表面之一介電層。可在該介電層之表面處曝露複數個端子，該等端子之至少一些可透過沿該介電層延伸之跡線及自該等跡線延伸並接觸該等元件接觸件之金屬通孔與該等元件接觸件電連接。該等端子可安置於複數個平行行內之位置處且可經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件。該等端子可包含安置於該中心區域中之至少一行內之第一端子。該等第一端子可經組態以載送可由該封裝內之電路使用以自一記憶體儲存陣列在該微電子元件內之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊。該中心區域可不寬於該等端子之任何兩相鄰行之間之一最小間距之三倍半，且該軸平面可與該中心區域相交。
在一實例中，該等第一端子可經組態以載送可由該封裝內之電路使用以判定該可定址記憶體位置之位址資訊之全部。
在一實例中，該等第一端子可經組態以載送控制該微電子元件之一操作模式之資訊。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之命令信號之全部，該等命令信號可係寫入啟用信號、列位址選通信號及行位址選通信號。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之時脈信號，每一微電子封裝可經組態以使用該等時脈信號以取樣接收於載送該位址資訊之端子處之信號。
在一實例中，該等第一端子可經組態以載送傳送至該微電子封裝之儲存庫位址信號之全部。
在一實例中，該等端子可經組態以將該微電子封裝連接至可為一電路面板之一外部組件。
鑑於關於圖1描述之闡釋性習知微電子封裝12，發明者已認知可作出可有助於改良併有一記憶體儲存陣列晶片之一封裝及併有此封裝之一總成之電效能之改良。
當一微電子封裝提供於諸如圖2至圖4中展示之一總成中時可作出特別有用於該微電子封裝之改良，在該總成中，一封裝12A安裝至一電路面板之一表面，其中另一相同封裝12B相對地安裝至該電路面板之一相對表面上。該等封裝12A、12B通常在功能及機械上彼此等效。其他若干對12C及12D；及12E及12F功能及機械等效封裝通常亦安裝至相同的電路面板34。該電路面板及組裝至該電路面板之封裝可形成通常稱為一雙列直插記憶體模組(「DIMM」)之一總成之一部分。每一對相對安裝之封裝(例如，封裝 12A、12B)中之封裝連接至該電路面板之相對表面上之接觸件使得每一對中之封裝通常彼此覆疊大於其等各自面積之90%。該電路面板34內之區域佈線將端子(例如，在每一封裝上標記為「1」及「5」之端子)連接至該電路面板上之全域佈線。該全域佈線包含用以將一些信號傳導至該電路面板34上之連接部位(諸如部位I、II及III)之一匯流排36之信號導體。例如，封裝12A、12B藉由耦合至一連接部位I之區域佈線電連接至該匯流排36，封裝12C、12D藉由耦合至一連接部位II之區域佈線電連接至該匯流排，且封裝12E、12F藉由耦合至連接部位III之區域佈線電連接至該匯流排。
該電路面板34使用區域互連佈線電互連各自封裝12A、12B之端子，該區域互連佈線呈現為類似於其中在封裝12A之一邊緣16附近標記為「1」之一端子透過該電路面板34連接至在封裝12B之相同邊緣16附近標記為「1」之封裝12B之一端子之十字交叉或「鞋帶」圖案。然而，如組裝至電路面板34之封裝12B之邊緣16遠離封裝12A之邊緣16。圖2至圖4進一步展示在封裝12A之一邊緣22附近標記為「5」之一端子透過該電路面板34連接至在封裝12B之相同邊緣22附近標記為「5」之封裝12B之一端子。在總成38中，封裝12A之邊緣22遠離封裝12B之邊緣22。
透過每一封裝(例如，封裝12A)上之端子之間之電路面板至相對地安裝至該電路面板之封裝(例如，封裝12B)上之對應的端子之連接件相當長。如圖3中進一步所示，在 如微電子封裝12A、12B之此總成中，當相同的信號自該匯流排36傳輸至每一封裝時，該電路面板34可使該匯流排之一信號導體與標記為「1」之封裝12A之端子及標記為「1」之封裝12B之對應的端子電互連。類似地，該電路面板34可使該匯流排36之另一信號導體與標記為「2」之封裝12A之端子及標記為「2」之封裝12B之對應的端子電互連。相同的連接配置亦可應用於匯流排之其他信號導體及每一封裝之對應的端子。該電路面板34上之匯流排36與在該電路板之一連接部位I處之各自一對封裝(例如，封裝12A、12B(圖2))之每一封裝之間之區域佈線可呈無端接短線之形式。此區域佈線在相當長時可在一些情況中影響如下文論述之總成38之效能。此外，該電路面板34亦要求區域佈線將其他封裝：該對封裝12C及12D及該對封裝12E及12F之特定端子電互連至該匯流排36之全域佈線，且此佈線亦可以相同方式影響該總成之效能。
圖4進一步圖解說明經指派以載送信號「1」、「2」、「3」、「4」、「5」、「6」、「7」及「8」之各自若干對端子之微電子封裝12A、12B之間之互連。如圖4中所示，因為端子之行14、18分別在每一封裝12A、12B之邊緣16、22附近，故在橫向於其中端子之行14、18延伸之方向42之一方向40上橫跨該電路面板34所需佈線可相當長。在認知一DRAM晶片之長度在每一側上可在10毫米之範圍中時，圖2至圖4中展示之一總成38中之一電路面板34中將相同信號路由至兩個相對安裝之封裝12A、12B之對應的端子所需 之區域佈線之長度可在5毫米與10毫米之間之範圍中，且通常可為約7毫米。
在一些情況中，連接此等相對安裝之微電子封裝之端子所需之電路面板佈線之長度不一定嚴重影響總成之電效能。然而，當藉由該等封裝12A、12B上之一對連接的端子載送之信號係來自用以載送位址資訊或其他資訊(諸如用於取樣連接至該電路面板之複數個封裝之記憶體儲存陣列功能之操作共同的位址資訊之時脈資訊)之一匯流排36之一信號時，發明者認知該等短線自該匯流排36延伸至每一封裝上之端子之佈線長度可顯著地影響效能。當互連佈線相當長時，發生一更嚴重的影響，從而可增加傳輸信號之安定時間、振鈴效應、抖動或符號間干擾至一不可接受程度。
在一特定實施例中，用以載送位址資訊之匯流排36可為經組態以載送命令資訊、位址資訊、儲存庫位址資訊及時脈資訊之一命令位址匯流排36。在一特定實施方案中，命令資訊可經傳輸作為該電路面板上之各自的信號導體上之命令信號。位址資訊亦可經傳輸作為各自的信號導體上之位址信號，如儲存庫位址資訊亦可經傳輸作為各自的信號導體上之儲存庫位址信號，且時脈資訊亦可經傳輸作為各自的信號導體上之時脈信號。在具有諸如一DRAM晶片之一記憶體儲存陣列之一微電子元件之一特定實施方案中，可藉由該匯流排36載送之命令信號可為寫入啟用、列位址選通及行位址選通信號，且可藉由該匯流排36載送之時脈 信號可為至少用於取樣藉由該匯流排36載送之位址信號之時脈信號。
因此，本文描述之本發明之特定實施例提供一微電子封裝，其經組態以在一電路面板(例如，電路板、模組板或模組卡或可撓性電路面板)之相對表面上彼此相對地安裝第一此封裝及第二此封裝時允許減小該電路面板上之短線長度。併有在一電路面板之位置處電連接至該電路面板彼此相對之第一微電子封裝及第二微電子封裝之總成可顯著地減小各自的封裝之間之短線長度。減小此等總成內之短線長度可諸如藉由減小安定時間、振鈴效應、抖動或符號間干擾等等之一或多者來改良電效能。此外，亦可能獲得其他好處，諸如簡化電路面板之結構或減小設計或製造電路面板之複雜性及成本，或減小設計及製造電路面板兩者之複雜性及成本。
因此，圖5及圖6A中圖解說明根據本發明之一實施例之一微電子封裝100。如其中所示，該封裝100可包含具有記憶體儲存陣列功能之一微電子元件130。在一實例中，該微電子元件可經組態以主要提供記憶體儲存陣列功能，其中該微電子元件可具有經組態以提供除任何其他功能以外的記憶體儲存陣列功能之更多個主動裝置，例如電晶體。
如進一步所示，該封裝可包含具有第一相對表面120及第二相對表面110之一基板102。該第一相對表面及該第二相對表面面向相反方向，且因此彼此相對，且係「相對表面」。在該基板102之第二表面110處曝露複數個第一端子 104及複數個第二端子106。如本文使用，一導電元件「曝露於」一結構之一表面處之一陳述指示該導電元件可與在垂直於該表面之一方向上自該結構外部朝該表面移動之一理論點接觸。因此，曝露於一結構之一表面處之一端子或其他導電元件可自此表面突出；可與此表面齊平；或可相對於此表面凹陷且透過該結構中之一孔或凹坑而曝露。
該基板可包含一薄片狀介電元件，在一些情況中該介電元件基本上可由聚合材料(例如，樹脂或聚醯亞胺等等)組成。或者，該基板可包含具有諸如(例如)BT樹脂之玻璃增強型環氧樹脂之一複合構造或FR-4構造之一介電元件。在另一實例中，該基板可包含具有小於每攝氏度百萬分之12之一熱膨脹係數(「CTE」)之材料之一支撐元件，在該支撐元件上面安置該等端子及其他導電結構。例如，此低CTE元件基本上可由玻璃、陶瓷或半導體材料或液晶聚合物材料或此等材料之一組合組成。
該等第一端子104可安置於在一第一方向上延伸之複數個平行行104A、104B內之位置處，且該等第二端子106可安置於曝露於該基板之一表面110處之複數行106A及106B內之位置處。在圖5中展示之實例中，行104A及104B可各自含有安置在該表面110之一中心區域112中之一些第一端子，且行106A、106B可各自含有安置在該中心區域外部之各自的周邊區域114A、114B中之一些端子。該中心區域在橫向於該第一方向之一第二方向上具有一寬度。如下文關於圖7B所示及進一步描述，該中心區域不寬於該等平 行端子行之相鄰行之間之一最小間距之三倍半。如上文指示，該等第一端子可經組態以載送傳送至該微電子封裝之位址資訊。在一特定實施例中，該位址資訊可藉由該等第一端子接收自該電路面板上之一匯流排36(例如，一命令位址匯流排)。該位址資訊可接收作為個別位址信號(例如，各自的第一端子上之信號A0至A15)，或該位址資訊之一些或全部可接收作為接收於一個以上的第一端子上之電壓位準之一組合(例如，如接收時呈編碼形式之資訊)。在一特定實施例中，該位址資訊之一些或全部在用以取樣該資訊之一時脈之一上升轉變(即，時脈自較高電壓之一第一狀態至較低電壓之一第二狀態之一轉變)時可接收於該等第一端子之一或多者上，或該位址資訊之一些或全部在該時脈之一下降轉變(即，該時脈自較低電壓之第二狀態至較高電壓之第一狀態之一轉變)時可接收於該等第一端子之一或多者上。在又另一實例中，該位址資訊之一些可在該時脈之一上升轉變時接收於該等第一端子之一或多者上，同時該位址資訊之一些可在該時脈之一下降轉變時接收於該等第一端子之一或多者上。
如上所述，該等第二端子106可安置在該基板表面110之第一周邊區域114A及第二周邊區域114B之一或多者內之位置處，且可如所示般安置在行106A及106B內之位置處。如圖5中所示，在一些情況中該第一周邊區域及該第二周邊區域可與該表面110之第一相對邊緣116及第二相對邊緣118相鄰。該中心區域112安置於該第一周邊區域114A 與第二周邊區域114B之間。在一實例中，該等第二端子可安置於各自具有複數個第二端子之一行或多行106A、106B內之位置處。
在一特定實例中，當該微電子元件包含或係一DRAM半導體晶片時，該中心區域中之第一端子可經組態以載送傳送至該微電子封裝之位址資訊，該位址資訊可由該封裝內之電路(例如，藉由列位址解碼器及行位址解碼器及儲存庫選擇電路(若存在))使用以自一記憶體儲存陣列在該微電子元件內之全部可用可定址記憶體位置中判定一可定址記憶體位置。通常，當該微電子元件包含一DRAM晶片時，一實施例中之位址資訊可包含自該封裝外部之一組件(例如，一電路面板)傳送至該封裝之全部位址資訊，該位址資訊可用於判定該微電子封裝內之一記憶體儲存陣列內之一隨機存取可定址記憶體位置以對其讀取存取，或讀取或寫入存取。
在一特定實施方案中，諸如當該微電子元件係自該電路面板上之一命令位址匯流排接收位址信號之一類型時，該等第一端子可經組態以載送位址信號、儲存庫位址信號、特定命令信號及時脈信號，該等時脈信號係用於取樣該等位址信號之時脈。雖然該等時脈信號可為各種類型，但是在一實施例中，藉由此等端子載送之時脈信號可為接收作為差動時脈信號或實際時脈信號及互補時脈信號之一對或多對差動時脈。在此情況中，「命令信號」可為由該微電子封裝內之一微電子元件利用之一寫入啟用信號、一列位 址選通信號及一行位址選通信號。例如，在如圖5中所示之一特定實例中，該等第一端子可包含時脈信號CK及CKB、列位址選通RAS、行位址選通CAS及寫入啟用信號WE且包含位址信號A0至A15及儲存庫位址信號BA0、BA1及BA2。
如圖6A之截面圖中所示，微電子封裝100內之一微電子元件130具有曝露於該微電子元件130之一面134處之元件接觸件132。該等元件接觸件132面向曝露於一基板102之一表面120處之對應的基板接觸件136，且該等元件接觸件連結至該等基板接觸件。例如，該微電子元件之接觸件可使用一接合金屬(諸如焊料、錫、銦、金、低共熔物)或其他導電接合金屬或接合材料以覆晶方式與該基板之接觸件連結。或者，在一適當情況中，可使用諸如金屬與金屬連結之另一技術，例如，在該等元件接觸件132及對應的基板接觸件136之一者或二者上利用銅凸塊之一銅與銅連結製程。
在圖5至圖6A中展示之實例中，一微電子封裝100具有包含曝露於基板102在該基板之表面110之中心區域112中之表面110處之第一端子104之端子之行104A、104B。如圖6B中進一步所示，曝露於該微電子元件130之一面134處之元件接觸件132可安置於各自在一第一方向142上在該微電子元件之面134上延伸之第一行138及第二行139內之位置處。如行138之情況，可完全填滿該微電子元件上之一行接觸件，或如行139之情況，一行接觸件可僅具有該行內 之一些位置處之接觸件。如圖6A至圖6B中所示，該微電子元件130之一軸平面140沿在該第一方向142上延伸之一線與該微電子元件130之面134相交，且該軸平面140亦在法向於該微電子元件之面134之一第二方向上延伸。在圖6B中所示之微電子元件130之情況中，該軸平面140可在該等元件接觸件之行138、139之間居中(例如，等距)之點處與該微電子元件之面134相交。如圖6B中進一步所示，由於元件接觸件之行138、139通常並未在該微電子元件之相對邊緣146、148之間精確地居中，故該軸平面140可且通常在一垂直方向143上沿該面134自在該第一方向142延伸之一中線144移位且在該等相對邊緣146、148之間精確地居中。然而，在一特定實施例中，當該等行138、139之位置經如此安置使得該中線144在該等行之間居中時，該軸平面140可與該中線144重合。
如圖6B中進一步所示，此外該微電子元件130可包含與該等周邊邊緣146、148之一或多者相鄰之複數個周邊接觸件。此等周邊接觸件可用於連接至電源、接地，或可用作可用於與諸如可用於測試之一探測裝置接觸之接觸件。在此情況中，該軸平面140與該微電子元件之面134之相交可僅相對於經安置在該微電子元件之中心附近彼此相鄰之接觸件行138、139居中。在判定該軸平面140與該微電子元件130相交之位置時，省略經安置與該微電子元件之邊緣146或148之一者相鄰且經組態以連接至電源、接地或探測裝置之其他接觸件192。
因此，該微電子元件之接觸件可包含作為第一接觸件且含有該等接觸件之大多數之該一行或多行接觸件138、139。該微電子元件之接觸件可進一步包含曝露於該微電子元件之面處經安置與該面之一或多個邊緣相鄰之第二接觸件192。該等第二接觸件192比其等之任何一行中之第一接觸件之數目少。在一特定實例中，該等第二接觸件之各者可經組態以連接至一電源、一接地之一者，或經組態以連接至一探測裝置。在完整的封裝100中，此等接觸件可不與該基板102電連接，或在一些情況中可僅電連接至該基板上之對應的電源或接地導體。在此實例中，無關於該等第二接觸件192之位置，該軸平面140與該微電子元件130之面134之相交可相對於該等第一接觸件之行(例如，如圖6B中所示之行138、139)居中。
圖6C圖解說明其中可在一行或兩行338、339中於微電子元件330之中心附近(例如，與該微電子元件之一中心軸140相鄰)安置該微電子元件之接觸件襯墊332之又另一實例。在此實例中，連結至該基板之對應的接觸件136(圖6A)之元件接觸件可為該微電子元件上之再分佈接觸件145、147。與該等接觸件襯墊332電連接之再分佈接觸件145、147之一些或全部可在一或多個方向142、143上沿該微電子元件之一面自該等接觸件襯墊332移位。在一實例中，該等再分佈接觸件可安置在比接觸件襯墊332之行338、339更靠近該微電子元件之邊緣146、148之複數行135、137中。在一特定實例中，該等再分佈接觸件可分佈 在曝露於該微電子元件之表面處之一區域陣列中。在另一特定實例中，該等再分佈接觸件可沿在一第一方向142上延伸之微電子元件之一或多個周邊邊緣146、148分佈，或沿在橫向於方向142之一第二方向143上延伸之微電子元件之一或多個周邊邊緣151、153分佈。在又另一實例中，該等再分佈接觸件可沿該微電子元件之周邊邊緣146、148、151、153之兩者或更多者分佈。在此等實例之任一實例中，該等再分佈接觸件145、147可安置在與該等接觸件襯墊332相同之微電子元件之面上，或安置在與該等接觸件襯墊相對之微電子元件之面上。在一實例中，每一接觸件襯墊可連接至一再分佈接觸件。在另一實例中，可能不存在連接至一或多個接觸件襯墊之再分佈接觸件。未連接至一再分佈接觸件之此一或多個接觸件襯墊332可或不一定電連接至該封裝之一或多個對應的端子。
參考圖6A，該軸平面140與該微電子封裝100之基板102之表面110之中心區域112相交。因此，該軸平面在曝露含有經組態以載送前述提及之位址資訊之第一端子104或(在一特定實施方案中)經組態以載送命令位址匯流排資訊或命令位址匯流排信號之端子之行104A、104B之處與該基板表面110之中心區域112相交。在下文中，應瞭解，參考第一端子指參考曝露於該基板表面之中心區域112中之端子，其中總而言之，無論該等第一端子是否經組態以載送由該微電子封裝內之電路使用以判定一記憶體儲存陣列內之一可定址記憶體位置之位址資訊之全部或至少大部分 (或在一實例中，四分之三或更多)，此等端子皆經組態以載送可由該微電子封裝內之電路使用以自此記憶體儲存陣列在該微電子封裝中之一微電子元件內之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊。在一些實施例中，該等第一端子亦可經組態以載送額外的資訊或亦載送信號，諸如上文描述之用於寫入啟用、列位址選通及行位址選通功能之命令資訊或命令信號、儲存庫位址資訊及時脈資訊。
如圖6A中進一步所示，一接合金屬(例如，焊料、錫、銦或低共熔物或其他導電接合材料)之連結元件154A、154B可連結至該等端子104A、104B，從而可用以將該封裝100之端子連結至該封裝外部之一組件，諸如一電路面板之對應的接觸件。
如圖7A中進一步所示，在一些情況中，一微電子元件230可僅具有含有曝露於該面134處之複數個接觸件之一行238，在該情況中，軸平面240延伸穿過接觸件之行238。如圖7B中所示，由於該軸平面240併入微電子封裝200中，該軸平面240可在端子之行104A、104B之間之一位置處與該基板表面之中心區域112相交，其中該軸平面240及該等行104A、104B之各者在其中該微電子元件之接觸件之一行238延伸之一第一方向142上延伸。或者，在另一實例(未展示)中，該軸平面240可沿在該第一方向上延伸之一線與該中心區域112相交，其中該線與該等端子之行104A或104B之一者相交。
如圖7B中進一步所示，存在一最小間距150作為該基板上之任何兩相鄰端子行之間之最小距離。該最小間距定義為在方向162上延伸穿過各自的相鄰行之中線之間之最小距離。
該最小間距係在垂直於其中配置一特定行(例如，行104A)中之端子之方向142之一方向143上。在圖7B中展示之實例中，該最小間距發生於在該基板110之邊緣116與邊緣118之間彼此最靠近之行104A、104B之間。進一步參考圖7B，該中心區域112在該間距之方向143上(即，在橫向於該第一方向142之一第二方向上)沿該基板表面110具有一最大寬度152，該寬度152不大於任何兩相鄰端子行(例如，端子之行104A、104B)之間之最小間距之三倍半。
圖7C圖解說明第一微電子封裝100A及第二微電子封裝100B之一微電子總成300，該等微電子封裝100A、100B各自係如上文參考圖5至圖6B描述之一微電子封裝100，其等安裝至一電路面板354之相對第一表面350及相對第二表面352。該電路面板可為各種類型，諸如用於一雙列直插記憶體模組(「DIMM」)中之一印刷電路板、與一系統中之其他組件連接之一電路板或一電路面板或一母板等等。該電路面板具有經組態以電連接至微電子封裝之接觸件。在一特定實施例中，該電路面板可包含具有小於每攝氏度百萬分之12(「ppm/℃」)之一熱膨脹係數(「CTE」)之一元件，其中該第一表面及該第二表面處之面板接觸件藉由延伸穿過該元件之通孔而連接。例如，該元件可基本上由半 導體、玻璃、陶瓷或液晶聚合物材料組成。
該第一微電子封裝100A及該第二微電子封裝100B可安裝至曝露於該電路面板354之第一表面350及第二表面352處之對應的面板接觸件360、362。在圖7C中展示之實例中，該等第一端子104-1及104-2可安置在該第一封裝100A上之一柵格105中之位置處。該第二封裝100B之第一端子104-1及104-2亦可安置在該第二封裝上之一柵格105內之位置處。可完全填滿端子之每一柵格，即，一端子佔據每一柵格之每一位置。或者，每一柵格之一或多個位置不一定被一端子佔據。如圖7C證實，該等柵格可在平行於該電路面板之表面350之x及y正交方向上之一球間間距內彼此對齊，該球間間距不大於任一封裝上之任何兩平行端子行之間之一最小間距。在一特定實例中，該第一封裝及該第二封裝之柵格之位置之至少一半可在平行於該電路面板之第一表面之x及y正交方向上彼此對齊。
在一特定實例中，該等柵格可在該等x及y方向上彼此對齊使得該第一微電子封裝及該第二微電子封裝上之第一端子之至少一些彼此重合。如本文使用，當第一封裝端子在一電路面板之相對表面處彼此「重合」時，該對齊可在習慣的製造容差內，或可在小於彼此在平行於該第一電路面板表面及該第二電路面板表面之x及y正交方向上之一球間間距的一半之一容差內，該球間間距如上所述。
如所示，該電路面板354內之佈線使封裝100A之端子之一行104A中之一端子104-1與封裝100B之端子之一行104A 中之一端子104-1電連接。圖7C中之虛線320示意地展示形成該等電連接之佈線，此係因為圖7C中提供之特定視圖可能隱藏該佈線。類似地，該電路面板354內之佈線使封裝100A之端子之一行104B之一端子104-2與封裝100B之端子之一行104B之一端子104-2電連接，且圖7C中之虛線322示意地展示此等端子之間之電互連。
進一步言之，在如圖7C中所示之一特定實例中，當每一柵格中存在含有第一端子之兩行104A、104B且該等柵格彼此在至少一球間間距內對齊時，該電路面板354上使封裝100A之標記為「A」之第一端子之一者連接封裝100B之標記為「A」之第一端子之一者所需之佈線可相當短。具體言之，當每一封裝上之每一柵格105具有兩行104A、104B且該等柵格105以上述方式對齊時，該第一封裝100A之第一行104A在平行於該電路面板之第一表面350之x及y正交方向上與該第二封裝之第二行104B在一球間間距內對齊，且該第一封裝100A之第二行104B在平行於該電路面板之第一表面350之x及y正交方向上與該第二封裝之第一行104A在一球間間距內對齊。
因此，該電路面板354上使該第一封裝100A之一第一端子104-1與該第二封裝100B上之對應的第一端子104-1電連接之短線之電長度可小於每一封裝上之第一端子之一最小間距之7倍，例如，小於圖7B中之第一端子之行104A、104B之間之間距150之7倍。例如，換言之，連接曝露於該電路面板之第一表面及第二表面處使第一面板接觸件及第 二面板接觸件與該電路面板上之一匯流排之一對應的導體電互連之一對經電耦合之第一面板接觸件及第二面板接觸件之導電元件之總組合長度可小於該等面板接觸件之一最小間距之7倍。此外，該第一微電子封裝之第一端子之一者與該第二微電子封裝之第一端子之一對應者之間之電連接件之至少一者之一短線之長度可小於該第一微電子封裝上之第一端子之一最小間距之7倍。在一特定實施例中，當該等第一端子經組態以載送前述提及的命令位址匯流排信號時，連接曝露於該電路面板之第一表面及第二表面處使第一面板接觸件及第二面板接觸件與該電路面板上之對應的命令位址匯流排信號之一者電互連之一對經電耦合之第一面板接觸件及第二面板接觸件之導電元件之總組合長度可小於該等面板接觸件之一最小間距。在又另一實例中，該第一封裝100A之一第一端子104-1與該第二封裝100B上之對應的第一端子104-1之間之連接件之電長度可近似與該電路板354在第一表面350與第二表面352之間之一厚度356相同。
減小此等電連接件之長度可減小該電路面板及該總成中之短線長度，從而可有助於改良電效能，諸如減小藉由該等第一端子載送且傳送至該第一封裝及該第二封裝二者中之微電子元件之上述信號之安定時間、振鈴效應、抖動或符號間干擾等等。
此外，亦可獲得其他好處，諸如簡化電路面板之結構或減小設計或製造電路面板之複雜性及成本。即，電路面板 上之連接件可需要較少的佈線層以使每一封裝之第一端子互連至電路面板上之匯流排，諸如上文論述之載送位址資訊之匯流排或一命令位址匯流排。
此外，有時可減小路由來自藉由該等第一端子載送之上述信號(例如，位址資訊或命令位址匯流排信號)之信號所需之導體之全域路由層(即，沿大體上平行於電路面板之一表面之至少一方向上延伸之佈線)之數目。例如，其中連接一第一對微電子封裝100A、100B之一連接部位與其中連接至少一其他微電子封裝之一不同連接部位之間(例如，微電子封裝上之連接部位II與III之間(圖7D))之此等全域路由層之數目在根據本文的原理構造附接至此等全域路由層之微電子封裝時可能有所減小。具體言之，在一些情況中，沿電路面板路由此等信號所需之全域路由層之數目可減小至兩個或更少路由層。在一特定實例中，可存在用於全域路由其中連接第一微電子封裝及第二微電子封裝之一連接部位與電連接至少一第三微電子封裝100A或100B之一不同連接部位之間之上述位址或命令位址匯流排信號之全部之不超過一個的路由層。然而，在電路面板上，可存在用以載送除上述位址或命令位址匯流排信號以外的信號之更多個全域路由層。圖7D圖解說明併有一電路面板及彼此相對安裝至該電路面板之第一相對表面及第二相對表面之複數個微電子封裝之一微電子總成，諸如(例如)一DIMM等等。如圖7D中所示，可在一匯流排36(例如，該電路面板或電路板354上之一位址匯流排或命令位址匯流排) 上在各自若干對微電子封裝100A、100B連接至該電路面板之相對側之連接部位I、II或III之間之至少一方向143上路由上述位址信號或命令位址匯流排信號。此匯流排36之信號在該等各自的連接部位I、II或III處在稍微不同的時間到達每一對封裝。該至少一方向143可橫向於或正交於其中每一封裝100A或100B內之至少一微電子元件上之複數個接觸件之至少一行138延伸之一方向142。以此方式，在一些情況中，該電路面板354上(即，該電路面板354上或該電路面板354內)之匯流排36之信號導體可在平行於連接至該電路面板之一封裝100A或100B內之一微電子元件上之接觸件之至少一行138之一方向142上彼此分開。尤其當每一微電子封裝之第一端子104-1、104-2安置於在此方向142上延伸之一行或多行內之位置處時，此組態可有助於簡化該電路面板上用以路由該匯流排36之信號之一或多個全域路由層之信號導體之路由。例如，當每一封裝上之相同垂直佈局位置處安置相對較少的第一端子時，可簡化一電路面板上之命令位址匯流排信號之路由。因此，在圖5中展示之實例中，每一封裝上之相同垂直佈局位置處僅安置兩個第一端子104，諸如經組態以接收位址信號A3及A1之第一端子104。
在一例示性實施例中，該微電子總成354可具有一第二微電子元件358，該第二微電子元件358可包含經組態以執行傳送至該總成354之微電子封裝100A、100B之至少一些信號之緩衝之一半導體晶片。在一特定實施例中，該第二 微電子元件可經組態以主要執行諸如一固態驅動控制器之一邏輯功能，且該等微電子封裝100A、100B中之微電子元件358之一或多者可各自包含諸如非揮發性快閃記憶體之記憶儲存元件。在一實例中，該第二微電子元件358可包含經組態以自監督傳送資料至包含於該等微電子元件130中之記憶體儲存元件且自該等記憶體儲存元件130傳送資料中解除諸如系統1500(圖19)之一中央處理單元之一專用處理器。包含一固態驅動控制器之此一微電子元件358可提供對諸如該系統1500之一系統之一母板(例如，圖19中展示之電路面板1502)上之一資料匯流排之直接記憶體存取及自該資料匯流排提供直接記憶體存取。在一特定實施例中，該微電子元件358可具有一緩衝功能。此一微電子元件358可經組態以有助於提供該等微電子封裝100A、100B中之微電子元件130之各者相對於該微電子總成354或系統1500(圖19)外部之組件之阻抗隔離。
在一特定實施例中，該微電子封裝之第一端子104可經組態以載送控制該微電子元件101之一操作模式之資訊。更具體言之，該等第一端子可經組態以載送傳送至該微電子封裝100之一組特定的命令信號及/或時脈信號之全部。在一實施例中，該等第一端子104可經組態以載送自一外部組件傳送至該微電子封裝100之命令信號、位址信號、儲存庫位址信號及時脈信號之全部，其中該等命令信號包含列位址選通、行位址選通及寫入啟用。在此實施例中，第一晶片可經組態以再產生控制該操作模式之資訊。或 者，或除此之外，該第一晶片可經組態以部分或完全解碼控制該微電子元件之操作模式之資訊。在此實施例中，每一第二晶片可或不一定經組態以全部解碼位址資訊、命令資訊或控制微電子元件之一操作模式之資訊之一或多者。
可提供其上具有其他端子配置之微電子封裝。例如，在圖8中圖解說明之微電子封裝400中，在基板表面之一中心區域112中安置端子之四行404A、404B、404C及404D，此等行含有經組態以載送該等命令信號、位址信號、儲存庫位址信號及用以取樣該等位址信號之時脈信號之全部之第一端子。在另一實例(未展示)中，一微電子封裝之第一端子亦可安置於三行內之位置處。
在圖9A及圖9B中圖解說明之微電子封裝500中，在安置於基板表面之中心區域512中之一單行505中之位置處安置第一端子504，該單行505在平行於該微電子封裝之邊緣516、518之一方向上延伸。雖然圖9A中展示第二端子，但是為清楚起見圖9B省略該等第二端子。
在圖9A中展示之特定實例中，基板上之任何兩端子行之間之最小間距係安置於該基板表面之周邊區域514B中之第二端子之相鄰行506B與506C之間之間距552。該中心區域之寬度554不大於該等端子行506B與506C之間之最小間距552之三倍半。
如圖9B中進一步所示，該微電子封裝500中之微電子元件530可在該微電子元件之面534上具有元件接觸件538之一單行。在此情況中，該微電子封裝500之元件接觸件538 與第一端子504之間之內部電連接可特別短。例如，在圖9C中展示之微電子封裝500中，元件接觸件538A與該等第一端子504之間之連接在一情況中可僅或主要在其中元件接觸件之行538A在該微電子元件530之面534上延伸之一第一方向542上延伸。在另一情況中，元件接觸件538B與該等第一端子504之間之連接在一情況中可僅在該等接觸件538B上之一垂直方向上延伸，使得該封裝500之至少一些第一端子504可至少部分覆疊電連接該等接觸件538B之元件接觸件538。
圖10圖解說明根據其中微電子元件630包含複數個垂直堆疊電互連半導體晶片632及634之一特定實例之一微電子封裝600。在此情況中，該微電子元件630包含具有在其之一面638上面向曝露於基板之一第一表面610處之基板接觸件640且連結至該等基板接觸件640之元件接觸件636之一第一半導體晶片632。該微電子元件亦包含覆疊該第一半導體晶片632之與該第一半導體晶片之面638相對之一面642之一或多個第二半導體晶片634，該面642遠離該基板602之第一表面610。該一或多個第二半導體晶片634與該第一半導體晶片632電互連。例如，如圖10中所示，存在三個垂直堆疊第二半導體晶片634，其中其等之面彼此覆疊。
在圖10中展示之微電子封裝600中，該第一半導體晶片632及該第二半導體晶片634之各者可具有記憶體儲存陣列功能。在一實例中，該第一半導體晶片及該第二半導體晶 片之各者可經組態使得每一此半導體晶片具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能。例如，該第一半導體晶片及該第二半導體晶片之各者可包含一記憶體儲存陣列及輸入資料至該記憶體儲存陣列且自該記憶體儲存陣列輸出資料所需之全部電路。例如，當每一半導體晶片中之記憶體儲存陣列可寫入時，該等半導體晶片之各者可包含經組態以自該封裝之端子接收外部資料輸入之電路以及經組態以將來自此半導體晶片之資料輸出傳送至該封裝之端子之電路。因此，每一第一半導體晶片632及每一第二半導體晶片634可為一動態隨機存取記憶體(「DRAM」)晶片或能夠自此半導體晶片內之記憶體儲存陣列輸入及輸出資料並接收此資料及將此資料傳輸至該微電子封裝外部之一組件之其他記憶體晶片。在此情況中，換言之，無需藉由該微電子封裝內之一額外的半導體晶片緩衝至每一DRAM晶片或其他記憶體晶片內之記憶體儲存陣列之信號及來自該記憶體儲存陣列之信號。
或者，在另一實例中，該一或多個半導體晶片634可具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能，但是該第一半導體晶片632可為一種不同類型的晶片。在此情況中，該第一半導體晶片632可經組態(例如，設計、構造或建立)以緩衝信號，即，再產生接收於該等端子處之信號以傳送至該一或多個第二半導體晶片634，或再產生接收自該等第二半導體晶片634之一或多者之信號以傳送至該等端子，或再產生在以下兩個方向 上傳送之信號：自該等端子至該一或多個第二半導體晶片634；及自該一或多個半導體晶片至該微電子封裝之端子。
或者，或除再產生如上所述之信號以外，在一實例中，此一複合微電子元件中之第一晶片可經組態以部分或完全解碼控制該微電子元件之操作模式之資訊。在一特定實例中，此複合微電子元件中之第一半導體晶片可經組態以部分或完全解碼接收於該等端子處(諸如該等第一端子處)之位址資訊或命令資訊之至少一者。該第一晶片可接著輸出此部分或完全解碼之結果以傳送至該一或多個第二半導體晶片634。
在一特定實例中，該第一半導體晶片可經組態以緩衝該位址資訊，或在一實例中緩衝傳送至該一或多個第二半導體晶片之命令信號、位址信號及時脈信號。例如，該第一半導體晶片632可為具體實施更多個主動裝置以在傳送信號至其他裝置(例如，該一或多個第二半導體晶片634)中提供除任何其他功能以外的一緩衝功能之一緩衝器晶片。接著，可減小該一或多個第二半導體晶片之功能晶片，該等功能晶片具有記憶體儲存陣列但是可省略DRAM晶片共同的電路，諸如緩衝器電路、解碼器或預解碼器或字線驅動器等等。在該情況中，該第一晶片632可在堆疊中用作一「主」晶片且控制該等第二半導體晶片634之各者中之操作。在一特定實例中，該等第二半導體晶片可經組態使得其等不能執行該緩衝功能。在該情況中，該第一半導體晶 片及該第二半導體晶片之堆疊配置經組態使得該微電子封裝中所需之緩衝功能可藉由該第一半導體晶片執行，且無法藉由該堆疊配置中之第二半導體晶片之任一半導體晶片執行。
在本文描述之實施例之任一實施例中，該一或多個第二半導體晶片可實施於以下技術之一或多者中：DRAM、NAND快閃記憶體、RRAM(「電阻式RAM」或「電阻式隨機存取記憶體」)、靜態隨機存取記憶體(SRAM)、相變記憶體(「PCM」)、磁性隨機存取記憶體，例如，諸如許多實施例穿隧接面裝置、自旋轉矩RAM或內容可定址記憶體等等。
圖10進一步圖解說明根據其中該一或多個第二半導體晶片634藉由該第一半導體晶片632在其之第一相對面638與第二相對面642之間之一厚度652之一方向上延伸之穿矽通孔(「TSV」)650與該第一半導體晶片632電連接之一特定實例之一微電子封裝600。如圖10中所示，在一實例中，該等TSV 650可藉由(諸如)沿該第一半導體晶片632之一面638延伸之跡線654與該第一半導體晶片632之元件接觸件636電連接。雖然可以此方式在該第一半導體晶片與該第二半導體晶片之間進行任何電連接，但是此等連接亦充分適用於將電源及接地分佈至該第一半導體晶片及該第二半導體晶片。
例如，可透過連接至內部電路之TSV路由藉由操作為一緩衝器元件之一第一半導體晶片632再產生且接著傳送至 該一或多個第二半導體晶片之信號。如圖10中進一步所示，該微電子封裝亦可包含部分或完全延伸穿過該等第二半導體晶片634之一或多者之穿矽通孔650。TSV 650不一定直接連接至該基板602，而是可終止於包含於半導體晶片632中之電路上。
圖11A進一步圖解說明根據圖10中所示之實施例之一變化形式之微電子封裝700。在此情況中，第一半導體晶片732以與上文關於圖10描述之方式相同之方式與基板702互連。然而，一或多個第二半導體晶片734係透過引線接合與該第一半導體晶片732電互連。
在圖11A中展示之實例中，該等第二半導體晶片734經放置使得上面其等之正面及接觸件731面向上，即，背向該第一半導體晶片732。然而，在圖11B中所示之另一變化形式中，第一半導體晶片832及第二半導體晶片834可一起安裝在微電子封裝中之另一方式係放置該等第二半導體晶片834之各者使得其等之正面及接觸件831面向下，即，朝向該基板602。以該方式，該等接觸件831可透過引線接合836電連接至該第一半導體晶片832之正面838上之對應的接觸件841。在此情況中，該等接觸件841可藉由(諸如)沿該第一半導體晶片832之正面838延伸之跡線838電連接至該第一半導體晶片832上之元件接觸件636，其中該等元件接觸件636與該等基板接觸件640之間之連接如上文關於圖10描述。
圖12圖解說明根據上文關於圖10描述之實施例之一進一 步變化形式之一微電子封裝，其中一或多個第二半導體晶片934及第一半導體晶片932之接觸件之間之連接可包含沿微電子元件930之一或多個邊緣(即，沿該微電子元件內之半導體晶片932、934之邊緣)延伸之跡線936。該等半導體晶片932、934之間之電連接可進一步包含分別沿該第一半導體晶片932及該第二半導體晶片934之正面延伸之跡線938、940。如圖12中進一步所示，該等第二半導體晶片之正面942可面向上遠離該基板602或面向下朝向該基板602。再者，如上述結構(圖10至圖11A)中，該第一半導體晶片932內之TSV可部分或完整地延伸穿過該第一半導體晶片932之一厚度，或該第一半導體晶片932中之TSV之一些可部分延伸穿過其厚度，同時該等TSV之其他TSV可完全地延伸穿過該第一半導體晶片932之厚度。
圖13A圖解說明根據上文關於圖10描述之實施例之又另一變化形式之一微電子封裝，其中一第二半導體晶片954具有面向第一半導體晶片952之一面950上之對應的接觸件948之接觸件946，該等接觸件946、948(諸如)透過一金屬、接合金屬或其他導電材料連結在一起以在該第一半導體晶片952與該第二半導體晶片954之間形成一覆晶連接。
圖13B圖解說明圖13A中展示之微電子封裝之一變化形式。不同於圖13A中展示之封裝，可經組態以再產生或至少部分解碼位址資訊或其他資訊(例如，再產生信號以傳送至該封裝中之其他半導體晶片)之半導體晶片964並非定位為鄰近該基板902之第一表面108。在此情況中，該半導 體晶片964而是可安置在該封裝內覆疊一或多個其他半導體晶片之一位置處。例如，如圖13B中所示，該晶片964至少部分覆疊經安置與該基板902之第一表面108相鄰之半導體晶片962且至少部分覆疊安置於半導體晶片962頂部之半導體晶片963A及963B或至少部分覆疊半導體晶片962。
在一實例中，該等半導體晶片962、963A及963B可包含記憶體儲存陣列。如上文描述之實例中，此等晶片962、963A及963B可各自併有經組態以緩衝(例如，暫時地儲存)寫入至此晶片之資料或自此晶片讀取之資料或該二者之電路。或者，該等晶片962、963A及963B在功能方面可能更加有限，且可能需要與經組態以暫時地儲存寫入至此晶片之資料或自此晶片讀取之資料或該二者之至少一其他晶片一起使用。
該半導體晶片964可透過導電結構(例如，連接至曝露於該基板902之第一表面108處之接觸件之TSV 972a及972b(統稱為TSV 972))電連接至該微電子封裝之端子(例如，連接至其中安置該等第一端子904及該等第二端子906之柵格)。該導電結構(例如，該等TSV 972)可透過該晶片964上之接觸件938且透過沿該晶片964之面943或沿該晶片963A之一對立面931或沿該等晶片963A、964之二者之面931、943延伸之導體(未展示)電連接至該半導體晶片964。如上指示，該半導體晶片964可經組態以再產生或至少部分解碼透過該導電結構(例如，諸如TSV 972a及972b之TSV 972)接收之信號或資訊，且其可經組態以將再產生或至少 部分解碼之信號或資訊傳送至該封裝內之其他晶片，諸如傳送至該等晶片962、963A及963B。
如圖13B中進一步所示，該等半導體晶片962、963A及963B可藉由可延伸穿過此等晶片之一個、兩個或三個或三個以上的複數個穿矽通孔(「TSV」)972、974及976電連接至該半導體晶片964且彼此電連接。每一此TSV可與該封裝內之佈線(例如，該等半導體晶片962、963A、963B及964之兩個或兩個以上的導電襯墊或跡線)電連接。在一特定實例中，信號或資訊可沿一第一子組TSV 972A自該基板902傳送至該晶片964，且信號或資訊可沿一第二子組TSV 972B自該晶片964傳送至該基板。在一實施例中，該等TSV 972之至少一部分可經組態以取決於特定的信號或資訊在該晶片964與該基板902之間之任一方向上傳送信號或資訊。在一實例(未展示)中，即使每一穿矽通孔不一定透過其延伸穿過之每一此半導體晶片電連接，穿矽通孔亦可延伸穿過全部半導體晶片962、963A及963B之厚度。
如圖13B中進一步所示，可包含複數個翼板971之一散熱片或散熱器968可(諸如)透過諸如熱黏著劑、導熱動物脂或焊料等等之一導熱材料969熱耦合至該半導體晶片964之一面(例如，該半導體晶片964之一背面933)。
圖13B中展示之微電子總成995可經組態以操作為一記憶體模組，該記憶體模組能夠透過該基板上針對該記憶體模組提供之第一端子及第二端子每個循環傳送指定數目個資料位元至該微電子封裝上或自該微電子封裝傳送該等資料 位元。例如，該微電子總成可經組態以將若干資料位元(諸如32個資料位元、64個資料位元或96個資料位元等等可能的組態)傳送至諸如可與該等第一端子904及該等第二端子906電連接之一電路面板之一外部組件或自該外部組件傳送該等資料位元。在另一實例中，當傳送至該封裝及自該封裝傳送之位元包含錯誤校正碼位元時，每個循環傳送至該封裝或自該封裝傳送之位元數目可為一不同數目，諸如(例如)36個位元、72個位元或108個位元。除此處具體描述之資料寬度以外的其他資料寬度係可能的。
圖14、圖15A及圖15B圖解說明根據上述實施例之一或多者之一進一步變化形式之一微電子封裝1100。如圖14中所示，該封裝1100包含第一微電子元件1130及第二微電子元件1131，其等各自具有面向並連結至基板1102之一第一表面1120上之對應的基板接觸件1140之接觸件1138。繼而，該等基板接觸件1140之一些透過(諸如)導電跡線1144與第二表面1110之一中心區域1112中之第一端子1142電連接。在一些實施例中，該等基板接觸件1138之一些而是可與該第二表面之一或多個周邊區域1164中之第二端子1162電連接。
此實施例及其他實施例併有其中如上文描述之一個以上的微電子元件。一多晶片封裝可減小將其中的晶片連接至一電路面板(例如，該封裝可透過諸如一球柵陣列、平台柵格陣列、接腳柵格陣列等等之一端子陣列電連接及機械連接之印刷佈線板)所需的面積或空間量。此連接空間在 小型或可攜式計算裝置(例如，諸如通常將個人電腦之功能與無線連接性結合至更廣泛的範圍之「智慧型電話」或桌上型電腦之手持式裝置)中尤為有限。多晶片封裝可尤其有用於製造可用於一系統之大量相對便宜的記憶體，諸如(例如)先進型高效能動態隨機存取記憶體(「DRAM」)晶片(例如，DDR3型DRAM晶片及其下一代中)。
在特定情況中，將該多晶片封裝連接至電路面板所需之電路面板之面積量可藉由在該封裝上提供共同端子而減小，透過該等共同端子至少一些信號在途中行進至該封裝內之兩個或兩個以上晶片或自該兩個或兩個以上晶片行進。因此，在圖14及圖15A至圖15B中圖解說明之實例中，該封裝內之多個晶片之對應的接觸件可與該封裝之一單個共同端子電連接，該共同端子經組態以與該封裝外部之一組件(諸如一電路面板(例如，印刷電路板、外部微電子元件或其他組件))電連接。
如在上述實施例中，該基板表面1110之中心區域1112具有一寬度1154，該寬度1154不大於該封裝上之任何兩相鄰端子行1142之間之一最小間距1152之三倍半，其中該兩相鄰行之各者在其中具有複數個端子。
在正交於該等微電子元件之面之一方向上延伸之一軸平面1150在其中含有複數個元件接觸件之每一行延伸且在第一微電子元件1130及第二微電子元件1131之元件接觸件之全部行1138中居中之相同的第一方向上延伸。該軸平面在法向於該表面1110之一方向上與該基板之中心區域相交 (延伸穿過該中心區域)。在一實例中，該軸平面可沿在該等微電子元件1130、1131之相鄰邊緣1134、1135之間居中之一線與該基板相交。參考圖15A及圖15B，第一端子1142之一行或多行可安置在該中心區域與該封裝在如其中所示之第一微電子元件及第二微電子元件之相鄰邊緣1134、1135之間之一區域對齊之一部分中，或雖然未展示，但是該等第一端子之行1142之一或多者可覆疊該第一微電子元件1130及該第二微電子元件1131之面1136之一或多者。如在上述實施例中，該中心區域中無需存在一單行端子1142。通常，該中心區域中將存在不超過四行端子1142。如圖14中進一步所示，該第一微電子元件及該第二微電子元件之面1136可在平行於該基板1102之第一表面1120之一單平面1146內延伸。
圖16A至圖16B圖解說明根據圖14、圖15A至圖15B中所示之實施例之一變化形式之一微電子封裝1200，除具有如上文關於微電子封裝1100(圖14、圖15A至圖15B)論述之封裝1200內之相同配置及電互連之第一微電子元件1230及第二微電子元件1231以外，該微電子封裝1200進一步包含第三微電子元件1233及第四微電子元件1235。該第三微電子元件及該第四微電子元件可各自具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能。如該第一微電子元件及該第二微電子元件，該第三微電子元件1233及該第四微電子元件1235透過面向並以(諸如)前述參考圖15A描述之覆晶方式連結至該基板之一第一表面 1120(圖14)上之對應的基板接觸件之元件接觸件1238與該封裝之端子1242電互連。
如上所述，該微電子封裝之第一端子1243可安置在一中心區域1254中具有不大於若干端子行之間之最小間距之三倍半之行1242內。如圖16A中進一步所示，軸平面1250可平行於該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件在該封裝1200內之面1236上之元件接觸件之全部行1238且在全部該等行1238中居中。在如圖16A中所示之實例中，軸平面1250在平行於其中含有第一端子之行1242延伸之一方向之一第一方向上延伸。
以類似於上文關於圖14、圖15A至圖15B描述之方式，可在該封裝1200內配置該等微電子元件1230、1231、1233及1235之面1236使得該等面1236之全部共面，即，在一單平面(即，諸如如圖14中圖解說明之一單平面1146)內延伸。
圖16B圖解說明該封裝1200上之端子一可能的信號指派，在該封裝1200中第一端子安置在該中心區域中之一行或多行1242內且第二端子1244安置在多個區域內靠近該封裝之周邊邊緣1260、1261、1262及1263之位置處。在此情況中，一些第二端子可安置在諸如柵格1270之一柵格內之位置處，且一些第二端子可安置在諸如柵格1272之一柵格內之位置處。此外，一些第二端子可安置在諸如柵格1274之一柵格內之位置處，且一些第二端子可安置在一柵格1276內之位置處。
又，如圖16B中所示，柵格1274中之第二端子之信號類別指派可關於垂直軸1250對稱，且柵格1276中之第二端子之信號類別指派可關於該垂直軸1250對稱。如本文使用，若兩個信號類別指派在相同的指派類別中，即使數字索引在該類別內，該等信號類別指派亦可相對於彼此對稱。例示性信號類別指派可包含資料信號、資料選通信號、資料選通互補信號及資料掩碼信號。在一特定的實例中，在柵格1274中，即使具有信號指派DQSH#及DQSL#之第二端子具有不同的信號指派，該等第二端子亦關於該垂直軸1250相對於其等信號類別指派(其係資料選通互補)對稱。
如圖16B中進一步所示，資料信號至微電子封裝上之第二端子之空間位置之指派(諸如針對(例如)資料信號DQ0、DQ1、...)可關於該垂直軸1250具有模X對稱。該模X對稱可有助於保持諸如圖7C及圖7D中所示之一總成300或354中之信號完整性，在圖7C及圖7D中，一對或多對第一及第二封裝彼此相對安裝至一電路面板，且該電路面板電連接每一相對安裝之封裝對中之該等第一及第二封裝之若干對對應的第二端子。當端子之信號指派具有關於一軸之「模X對稱」時，載送具有相同值「模X」之信號之端子安置在關於該軸對稱之位置處。因此，在諸如圖7C、圖7D中之此總成300或354中，模X對稱可允許透過該電路面板進行電連接使得一第一封裝之一端子DQ0可透過該電路面板電連接至具有相同值的模X(在此情況中X係8)之第二封裝之一端子DQ8，使得可在基本上直立穿過(即，法向 於)該電路面板之厚度之一方向上進行該連接。
在一實例中，「X」可為一值2n (2的n次冪)，其中n大於或等於2，或X可為8×N，N係2或更大。因此，在一實例中，X可等於一半位元組(4個位元)、位元組(8個位元)、多個位元組(8×N，N係2或更大)、一字組(32個位元)或多個字組之位元數目。以此方式，在一實例中，當存在如圖16B中所示之模8對稱時，柵格1274中經組態以載送資料信號DQ0之一封裝端子DQ0之信號指派係關於該垂直軸1250與經組態以載送資料信號DQ8之另一封裝端子DQ8之信號指派模8對稱。此外，同樣適用於柵格1276中之封裝端子DQ0及DQ8之信號指派。如圖16B中進一步所示，該柵格1274中之封裝端子DQ2及DQ10之信號指派具有關於該垂直軸之模8對稱，且同樣亦適用於柵格1276中之封裝端子。可在柵格1274、1276中可見相對於封裝端子DQ0至DQ15之信號指派之各者之諸如本文描述之模8對稱。
重要的是應注意到，雖然未展示，但是該模數「X」可為除2n (2的n次冪)以外的一值且可為大於2之任何值。因此，基於其之對稱之模數X可取決於構造或組態該封裝之一資料大小中存在多少位元。例如，當該資料大小係10個位元而非8個位元時，該等信號指派可具有模10對稱。甚至當該資料大小具有偶數個位元時，該模數X可具有此值。
圖17A至圖17B圖解說明根據上文關於圖16A及圖16B描述之實施例1200之一變化形式之一微電子封裝1300，該封 裝1300具有具備其中安置含有第一端子之行1341之一中心區域1312之一基板表面1310。如其中所示，第一微電子元件1330及第二微電子元件1331以類似於微電子封裝1100(圖14、圖15A至圖15B)之微電子元件1130、1131之配置之一方式配置在基板1302上，其中此等微電子元件上之元件接觸件安置於在相同的第一方向1342上延伸之行1338內之位置處。然而，如圖17A中所示，第三微電子元件1332及第四微電子元件1333具有安置在行1340內之位置處之元件接觸件，該等行1340在橫向於該第一方向1342之另一方向1344上沿該等微電子元件1332、1333之面延伸。通常，該另一方向1344垂直於該第一方向1342。
如圖17A至圖17B中進一步所示，該等微電子元件1330、1331、1332及1333之各者通常具有在與各自的微電子元件上之該一行或多行接觸件相同之方向上延伸之兩個第一平行邊緣1360及在橫向於其中該等第一邊緣延伸之方向之一方向上延伸之兩個第二平行邊緣1362。在一些情況中，一各自的微電子元件之第一邊緣1360可具有大於此微電子元件之第二邊緣1362之長度。然而，在其他情況中，該等第二邊緣1362可具有大於該等第一邊緣1360之長度。在圖17A中所示之特定封裝中，含有該等微電子元件1330、1331、1332或1333之至少一者之任一第一邊緣1360且法向於此微電子元件之面之一平面1370與該封裝1300內之另一微電子元件之邊緣1360相交。如圖17A中所示，含有微電子元件1333之邊緣1360之軸平面1370在方向1344上 延伸且與該封裝內之微電子元件1330之邊緣1360相交。在圖17A中展示之實例中，該平面1370僅與該封裝內之一其他微電子元件之邊緣1360相交。該等微電子元件可經配置使得含有該等微電子元件1330、1331、1332或1333之任一者之一第一邊緣1360且法向於此微電子元件之面之一平面1370與該封裝1300內之另一微電子元件之邊緣1360相交。
此外，如圖17A中進一步所示，該中心區域1312可進一步受限。具體言之，圖17A展示該基板1302之表面1310上存在一最小的矩形區域1372，該矩形區域1372將容納如安置於該基板表面1310上之微電子元件1330、1331、1332、1333，且該第一微電子元件1330、該第二微電子元件1331、該第三微電子元件1332及該第四微電子元件1333之面皆不延伸超出該矩形區域1372。在圖17A至圖17B中描繪之微電子封裝1300中，該中心區域1312並未延伸超出該矩形區域1372之任一邊緣。圖17B進一步圖解說明微電子封裝1300內之端子之一可能的配置，在該微電子封裝1300中，該等第一端子1341安置於在該封裝之相對邊緣1316、1318之間(即，正交於該封裝之相對邊緣1316、1318)之一方向上橫跨不大於該封裝之端子之最靠近的兩個相鄰行之間之最小間距之三倍半之一寬度之中心區域1312內。周邊區域佔據該基板1302之表面1310之剩餘面積，從而分別橫跨該中心區域之邊緣與該封裝之相對邊緣1316、1318之間之寬度1356、1357。
圖18A圖解說明根據上述實施例之一或多者之一變化形 式之一微電子封裝1400。在此情況中，可省略該基板，使得該微電子封裝1400可呈一微電子元件1430之形式，該微電子元件1430具有包含覆疊微電子元件1430之正面1428之一導電再分佈層之封裝結構。該再分佈層具有延伸穿過該封裝之一介電層1442至該微電子元件之接觸件1438之導電金屬通孔1440。該再分佈層可包含端子1446及與該等端子1446電連接之跡線1448，使得該等端子透過(諸如)該等金屬通孔1440或該等金屬通孔1440及導電跡線1448與該等接觸件1438電連接。在此情況中，該封裝可稱為「其上具有一再分佈層之晶圓級封裝」。
圖18B圖解說明除第二端子之一行或多行1450可安置於該微電子元件1430之一或多個邊緣1432、1434延伸超出之介電層1442之區域上以外類似於該微電子封裝1400之一微電子封裝1410。在此情況中，該封裝1410可稱為「其上具有一再分佈層之扇出晶圓級封裝」。
上述變化形式及實施例之各者亦可適用於圖18A或圖18B中展示之封裝，且上文關於圖7C展示並描述之上述總成可併有圖18A或圖18B中展示之微電子封裝。
上述結構可用於構造分集電子系統。例如，如圖19中所示，根據本發明之一進一步實施例之一系統1500包含如上文結合其他電子組件1508及1510描述之一微電子封裝或結構1506。在所描繪之實例中，組件1508可為一半導體晶片或微電子封裝，而組件1510係一顯示器螢幕，但是亦可使用任何其他組件。當然，雖然圖19中為圖解清楚起見僅描 繪兩個額外的組件，但是該系統可包含任何數目個此等組件。如上所述之結構1506可為(例如)如上文結合上述實施例之任一者論述之一微電子封裝。在一進一步變化形式中，可提供一個以上的封裝，且可使用任何數目個此等封裝。封裝1506及組件1508及1510安裝在以虛線示意地描繪之一共同的外殼1501中，且按需要彼此電互連以形成所要電路。在展示之例示性系統中，該系統包含諸如一可撓性印刷電路面板或電路板之一電路面板1502，且該電路面板包含使該等組件彼此互連之大量導體1504，圖19中僅描繪該等導體1504之一者。然而，此僅僅係例示性；可使用製造電連接件之任何合適的結構。該外殼1501被描繪為可用於(例如)一蜂巢式電話或個人數位助理中之類型之一可攜式外殼，且螢幕1510曝露於該外殼之表面處。若結構1506包含諸如一成像晶片之一光敏元件，則亦可提供用於路由光至該結構之一透鏡1511或其他光學裝置。再者，圖19中展示之簡化系統緊緊係例示性；可使用上述該等結構製造包含通常視為固定結構之系統(諸如桌上型電腦、路由器等等)之其他系統。
在不脫離本發明之範疇或精神之情況下，本發明之上述實施例之各種特徵可以除如上文具體描述之方式以外的方式組合。本發明旨在涵蓋全部此等組合及上述本發明之實施例之變化形式。
11‧‧‧半導體晶片/半導體元件
12‧‧‧微電子封裝
12A‧‧‧封裝
12B‧‧‧封裝
12C‧‧‧封裝
12D‧‧‧封裝
12E‧‧‧封裝
12F‧‧‧封裝
14‧‧‧行
16‧‧‧第一周邊邊緣
18‧‧‧行
20‧‧‧封裝基板
22‧‧‧第二周邊邊緣
24‧‧‧中心區域
26‧‧‧元件接觸件
28‧‧‧半導體晶片之面
30‧‧‧引線接合
32‧‧‧黏著層
34‧‧‧電路面板
36‧‧‧命令位址匯流排
38‧‧‧總成
40‧‧‧方向
42‧‧‧方向
100‧‧‧微電子封裝
100A‧‧‧第一微電子封裝
100B‧‧‧第二微電子封裝
101‧‧‧微電子元件
102‧‧‧基板
104‧‧‧第一端子
104-1‧‧‧第一端子
104-2‧‧‧第一端子
104A‧‧‧行
104B‧‧‧行
105‧‧‧柵格
106‧‧‧第二端子
106‧‧‧第二端子
106A‧‧‧行
106B‧‧‧行
108‧‧‧基板之第一表面
110‧‧‧第二相對表面/基板表面
112‧‧‧第二表面之中心區域
114A‧‧‧第一周邊區域
114B‧‧‧第二周邊區域
116‧‧‧第一相對邊緣
118‧‧‧第二相對邊緣
120‧‧‧基板表面/第一相對表面
130‧‧‧微電子元件
132‧‧‧元件接觸件
134‧‧‧微電子元件之面
135‧‧‧端子
136‧‧‧基板接觸件
137‧‧‧端子
138‧‧‧第一端子
139‧‧‧第二行
140‧‧‧軸平面/中心軸
142‧‧‧第一方向
143‧‧‧垂直方向/第二方向
144‧‧‧中線
145‧‧‧再分佈接觸件
146‧‧‧周邊邊緣
147‧‧‧再分佈接觸件
148‧‧‧周邊邊緣
150‧‧‧最小間距
151‧‧‧周邊邊緣
152‧‧‧寬度
153‧‧‧周邊邊緣
154A‧‧‧連結元件
154B‧‧‧連結元件
192‧‧‧第二接觸件
230‧‧‧微電子元件
238‧‧‧行
240‧‧‧軸平面
300‧‧‧微電子總成
310‧‧‧基板表面
312‧‧‧中心區域
320‧‧‧虛線
322‧‧‧虛線
330‧‧‧微電子元件
332‧‧‧接觸件襯墊
338‧‧‧行
339‧‧‧行
350‧‧‧相對第一表面/電路面板之表面
352‧‧‧相對第二表面
354‧‧‧電路面板
356‧‧‧第一表面與第二表面之間之厚度
358‧‧‧第二微電子元件
360‧‧‧面板接觸件
362‧‧‧面板接觸件
400‧‧‧微電子封裝
404A‧‧‧行
404B‧‧‧行
404C‧‧‧行
404D‧‧‧行
500‧‧‧微電子封裝
500A‧‧‧微電子封裝
500B‧‧‧微電子封裝
504‧‧‧第一端子
505‧‧‧行
506A‧‧‧行
506B‧‧‧行
506C‧‧‧行
512‧‧‧中心區域
514A‧‧‧周邊區域
514B‧‧‧周邊區域
516‧‧‧邊緣
518‧‧‧邊緣
530‧‧‧微電子元件
534‧‧‧微電子元件之面
538‧‧‧元件接觸件
538A‧‧‧行
538B‧‧‧接觸件
542‧‧‧第一方向
552‧‧‧間距
554‧‧‧中心區域之寬度
556‧‧‧中心區域之寬度
600‧‧‧微電子封裝
602‧‧‧基板
610‧‧‧第一表面
630‧‧‧微電子元件
632‧‧‧第一半導體晶片
634‧‧‧第二半導體晶片
636‧‧‧元件接觸件
638‧‧‧第一相對面
640‧‧‧基板接觸件
642‧‧‧第二相對面
650‧‧‧穿矽通孔
652‧‧‧第一相對面及第二相對面之間之厚度
654‧‧‧跡線
656‧‧‧第一相對面及第二相對面之間之厚度
700‧‧‧微電子封裝
702‧‧‧基板
731‧‧‧接觸件
732‧‧‧第一半導體晶片
734‧‧‧第二半導體晶片
800‧‧‧微電子封裝
802‧‧‧基板
831‧‧‧接觸件
832‧‧‧第一半導體晶片
834‧‧‧第二半導體晶片
836‧‧‧引線接合
838‧‧‧第一半導體晶片之正面
841‧‧‧接觸件
902‧‧‧基板
904‧‧‧第一端子
906‧‧‧第二端子
930‧‧‧微電子元件
931‧‧‧晶片之對立面
932‧‧‧第一半導體晶片
933‧‧‧半導體晶片之背面
934‧‧‧第二半導體晶片
936‧‧‧跡線
938‧‧‧跡線
940‧‧‧跡線
942‧‧‧第二半導體晶片之正面
943‧‧‧晶片之面
946‧‧‧接觸件
948‧‧‧接觸件
950‧‧‧第一半導體晶片之面
952‧‧‧第一半導體晶片
954‧‧‧第二半導體晶片
962‧‧‧半導體晶片
963A‧‧‧半導體晶片
963B‧‧‧半導體晶片
964‧‧‧半導體晶片
968‧‧‧散熱器
969‧‧‧導熱材料
971‧‧‧翼板
972A‧‧‧穿矽通孔
972B‧‧‧穿矽通孔
974‧‧‧穿矽通孔
976‧‧‧穿矽通孔
995‧‧‧微電子總成
1100‧‧‧微電子封裝
1102‧‧‧基板
1110‧‧‧第二表面
1112‧‧‧第二表面之中心區域
1120‧‧‧基板之第一表面
1130‧‧‧第一微電子元件
1131‧‧‧第二微電子元件
1134‧‧‧微電子元件之相鄰邊緣
1135‧‧‧微電子元件之相鄰邊緣
1136‧‧‧微電子元件之面
1138‧‧‧基板接觸件
1140‧‧‧基板接觸件
1142‧‧‧行
1144‧‧‧導電跡線
1146‧‧‧單平面
1150‧‧‧軸平面
1152‧‧‧最小間距
1154‧‧‧中心區域之寬度
1162‧‧‧第二端子
1164‧‧‧周邊區域
1200‧‧‧微電子封裝
1230‧‧‧第一微電子元件
1231‧‧‧第二微電子元件
1233‧‧‧第三微電子元件
1235‧‧‧第四微電子元件
1236‧‧‧封裝之面
1238‧‧‧行
1242‧‧‧第一端子之行
1243‧‧‧第一端子
1244‧‧‧第二端子
1250‧‧‧軸平面
1254‧‧‧中心區域
1260‧‧‧封裝之周邊邊緣
1261‧‧‧封裝之周邊邊緣
1262‧‧‧封裝之周邊邊緣
1263‧‧‧封裝之周邊邊緣
1270‧‧‧柵格
1272‧‧‧柵格
1274‧‧‧柵格
1276‧‧‧柵格
1300‧‧‧微電子封裝
1302‧‧‧基板
1310‧‧‧基板表面
1312‧‧‧中心區域
1316‧‧‧封裝之相對邊緣
1318‧‧‧封裝之相對邊緣
1330‧‧‧第一微電子元件
1331‧‧‧第二微電子元件
1332‧‧‧第三微電子元件
1333‧‧‧第四微電子元件
1334‧‧‧行
1338‧‧‧行
1340‧‧‧行
1341‧‧‧第一端子
1342‧‧‧第一方向
1344‧‧‧方向
1356‧‧‧相對邊緣之間之寬度
1357‧‧‧相對邊緣之間之寬度
1360‧‧‧第一平行邊緣
1362‧‧‧第二平行邊緣
1370‧‧‧平面
1372‧‧‧矩形區域
1400‧‧‧微電子封裝
1410‧‧‧微電子封裝
1428‧‧‧微電子元件之正面
1430‧‧‧微電子元件
1434‧‧‧微電子元件之邊緣
1438‧‧‧接觸件
1440‧‧‧導電金屬通孔
1442‧‧‧介電層
1446‧‧‧端子
1448‧‧‧跡線
1450‧‧‧行
1500‧‧‧系統
1501‧‧‧外殼
1502‧‧‧電路面板
1504‧‧‧導體
1506‧‧‧結構/封裝
1508‧‧‧電子組件
1510‧‧‧電子組件/螢幕
1511‧‧‧透鏡
4132‧‧‧微電子元件之邊緣
圖1係圖解說明含有一DRAM晶片之一習知微電子封裝 之一截面圖。
圖2係圖解說明併有一電路面板及彼此相對安裝至該電路面板之第一相對表面及第二相對表面之複數個微電子封裝之一微電子總成(例如，一DIMM模組)之一圖示示意圖。
圖3係進一步圖解說明諸如圖2中展示之一總成中之第一微電子封裝及第二微電子封裝與一電路面板之間之一電互連之一截面圖。
圖4係進一步圖解說明諸如圖2中展示之一總成中之第一微電子封裝與第二微電子封裝之間之電互連之一圖示平面圖。
圖5係圖解說明根據本發明之一實施例之一微電子封裝中之端子之一配置及信號指派之一圖示平面圖。
圖6A係透過圖5之線6A-6A取得之一截面圖，其進一步圖解說明圖5中展示之微電子封裝。
圖6B係進一步圖解說明根據本文主張之實施例之任一者之一微電子封裝內之一微電子元件上之元件接觸件之一可能配置及接觸件類型之一平面圖，圖5及圖6A中展示該實施例。
圖6C係進一步圖解說明根據本文主張之實施例之任一者之一微電子封裝內之一微電子元件上之元件接觸件之一可能配置及接觸件類型之一平面圖，圖5及圖6A中展示該實施例。
圖7A係進一步圖解說明根據圖5及圖6A中展示之實施例 之一微電子封裝內之一微電子元件之元件接觸件之另一可能配置之一平面圖。
圖7B係進一步圖解說明根據圖5及圖6A中展示之實施例之端子之一配置之一平面圖。
圖7C係圖解說明根據本發明之一實施例之一微電子總成及與該微電子總成電互連之第一微電子封裝及第二微電子封裝之一截面圖。
圖7D係圖解說明根據本發明之一實施例之包含一電路面板及電連接至該電路面板之微電子封裝(例如，一記憶體模組等等)之一微電子總成之一示意圖。
圖8係圖解說明根據圖5及圖6A中展示之實施例之一變化形式之一微電子封裝上之端子之一替代性配置之一平面圖。
圖9A係一平面圖且圖9B係透過圖9A之線9B-9B取得之一對應的截面圖，其等根據圖5及圖6A中展示之實施例之一變化形式圖解說明一微電子封裝。
圖9C係圖解說明如圖9A至圖9B中所示之一微電子封裝之一實施例中之一微電子元件與一基板之間之元件接觸件及電連接之一配置之一平面圖。
圖10係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖11A係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖11B係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖12係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖13A係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖13B係圖解說明根據本發明之一實施例之其中包含半導體晶片之一堆疊電連接總成之一微電子封裝之一截面圖。
圖14係圖解說明其中包含各自具有面向且連結至對應的基板接觸件之元件接觸件之第一微電子元件及第二微電子元件之一微電子封裝之一實施例之一截面圖。
圖15A係圖解說明根據圖14中展示之實施例之一微電子封裝上之端子之一信號指派之一圖示平面圖，其中圖14係透過圖15A之線14-14取得之一截面圖。
圖15B係進一步圖解說明圖14及圖15A之封裝上之端子相對於其中之第一微電子元件及第二微電子元件上之元件接觸件之一可能放置之一平面圖。
圖16A係圖解說明其中具有在一基板上彼此分開之第一微電子元件、第二微電子元件、第三微電子元件及第四微電子元件之一微電子封裝之另一實施例之一平面圖。
圖16B係圖解說明根據圖16A中展示之實施例之該微電 子封裝上之端子之一可能配置及信號指派之一平面圖。
圖17A係圖解說明其中具有在一基板上之呈一針狀輪配置彼此分開之第一微電子元件、第二微電子元件、第三微電子元件及第四微電子元件之一微電子封裝之另一實施例之一平面圖。
圖17B係圖解說明根據圖17A中展示之實施例之該微電子封裝上之端子之一可能配置及信號指派之一平面圖。
圖18A係圖解說明根據圖5及圖6A中展示之實施例之一變化形式之一晶圓級微電子封裝之一截面圖。
圖18B係圖解說明根據圖18A中展示之實施例之一變化形式之一扇出晶圓級微電子封裝之一截面圖。
圖19係圖解說明根據本發明之一實施例之一系統之一示意截面圖。
100A‧‧‧第一微電子封裝
100B‧‧‧第二微電子封裝
104-1‧‧‧第一端子
104-2‧‧‧第一端子
105‧‧‧柵格
300‧‧‧微電子總成
310‧‧‧基板表面
312‧‧‧中心區域
320‧‧‧虛線
322‧‧‧虛線
350‧‧‧相對第一表面/電路面板之表面
352‧‧‧相對第二表面
354‧‧‧電路面板
356‧‧‧第一表面與第二表面之間之厚度
360‧‧‧面板接觸件
362‧‧‧面板接觸件

Claims (29)

  1. 一種微電子封裝，其包括：各自具有記憶體儲存陣列功能之第一微電子元件及第二微電子元件，且每一微電子元件具有一行或多行元件接觸件，每一行元件接觸件在一第一方向上沿此微電子元件之一面延伸；一基板，其具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣以及曝露於該第一表面處之複數個第一基板接觸件及複數個第二基板接觸件，該等第一基板接觸件面向該第一微電子元件之該等元件接觸件且連結至該等元件接觸件，且該等第二基板接觸件面向該第二微電子元件之該等元件接觸件且連結至該等元件接觸件；及複數個端子，其等曝露於該基板之該第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接，該等端子安置於在該第一方向上沿該基板之該第二表面延伸之複數個平行行內之位置處，且經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包含安置於該基板之該第二表面之一中心區域中之該等行之端子之至少一者內之位置處的第一端子，該等第一端子經組態以載送可由該微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件之一微電子元件之一記憶體儲存陣列之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊， 其中該中心區域在橫向於該第一方向之一第二方向上沿基板之該第二表面具有一寬度，該中心區域之該寬度不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍半，及其中在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面在法向於該基板之該第二表面之一第三方向上延伸且與該第二表面之該中心區域相交，及其中該等第一端子經組態以載送可由該封裝內之電路使用以判定該可定址記憶體位置之位址資訊之全部。
  2. 如請求項1之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之儲存庫位址信號之全部。
  3. 如請求項1之微電子封裝，其中該等元件接觸件包含該一行或多行元件接觸件，該等元件接觸件係含有該等元件接觸件之大多數之第一接觸件，且進一步包含曝露於該等微電子元件之至少一者之該面處之第二接觸件，該等第二接觸件經安置與此面之一或多個邊緣相鄰，該等第二接觸件少於其等任何一行中之第一接觸件之數目，其中無關於該等第二接觸件之位置，該軸平面係關於該等第一接觸件居中。
  4. 如請求項3之微電子封裝，其中針對以下至少一者組態該等第二接觸件之各者：連接至一電源或接地之至少一者；或與一探測裝置接觸。
  5. 如請求項1之微電子封裝，其中該等第一端子安置於該 等端子行之不超過四行內之位置處。
  6. 如請求項1之微電子封裝，其中該基板包含一介電元件，該介電元件在該介電元件之平面中具有小於每攝氏度百萬分之30(「ppm/℃」)之一熱膨脹係數(「CTE」)。
  7. 如請求項1之微電子封裝，其中該基板包含具有小於12ppm/℃之一CTE之一元件。
  8. 如請求項1之微電子封裝，其中該等端子經組態以將該微電子封裝連接至為一電路面板之一外部組件。
  9. 如請求項1之微電子封裝，其中該第一微電子元件及該第二微電子元件之該等面可在平行於該基板之該第一表面之一單平面中延伸。
  10. 如請求項9之微電子封裝，其進一步包括覆疊該基板之該第一表面之第三微電子元件及第四微電子元件，該第三微電子元件及該第四微電子元件之各者具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能，該第三微電子元件及該第四微電子元件各自具有一面及曝露於此面處之元件接觸件，該等元件接觸件面向並連結至曝露於該基板之該第一表面處之各自第三基板接觸件及第四基板接觸件。
  11. 如請求項10之微電子封裝，其中該第三微電子元件及該第四微電子元件之該等元件接觸件之至少一些安置於一行或多行內之位置處，每一行包含複數個元件接觸件且沿各自第三微電子元件或第四微電子元件之該面延伸，該第三微電子元件及該第四微電子元件之每一行元件接 觸件在該第一方向上延伸，其中該軸平面係在該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之全部行中居中。
  12. 如請求項11之微電子封裝，其中該第三微電子元件及該第四微電子元件之該等面在該單平面中延伸。
  13. 如請求項10之微電子封裝，其中該第三微電子元件及該第四微電子元件之該等元件接觸件之至少一些安置於一行或多行內，該一行或多行各自包含複數個元件接觸件且在橫向於該第一方向之至少一方向上沿各自第三微電子元件或第四微電子元件之該面延伸。
  14. 如請求項13之微電子封裝，其中該中心區域安置於該基板之一矩形區域內，該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之該等面皆未延伸超出該矩形區域。
  15. 如請求項10之微電子封裝，其中該第一微電子元件、該第二微電子元件、該第三微電子元件及該第四微電子元件之各者具有在與各自的微電子元件上之該等行之元件接觸件相同之方向上延伸之兩個平行第一邊緣，且具有在橫向於該各自的微電子元件之該等第一邊緣之一方向上延伸之兩個平行第二邊緣，其中含有該等微電子元件之至少一者之一第一邊緣且在法向於該各自的微電子元件之該面之一方向上延伸之一平面與該等微電子元件之另一者之該第一邊緣相交。
  16. 如請求項15之微電子封裝，其中含有該等微電子元件之 至少一者之一第一邊緣之該平面僅與其他的微電子元件之一者之該第一邊緣相交。
  17. 一種微電子封裝，其包括：各自具有記憶體儲存陣列功能之第一微電子元件及第二微電子元件，且每一微電子元件具有一行或多行元件接觸件，每一行元件接觸件在一第一方向上沿此微電子元件之一面延伸；一基板，其具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣以及曝露於該第一表面處之複數個第一基板接觸件及複數個第二基板接觸件，該等第一基板接觸件面向該第一微電子元件之該等元件接觸件且連結至該等元件接觸件，且該等第二基板接觸件面向該第二微電子元件之該等元件接觸件且連結至該等元件接觸件；及複數個端子，其等曝露於該基板之該第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接，該等端子安置於在該第一方向上沿該基板之該第二表面延伸之複數個平行行內之位置處，且經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包含安置於該基板之該第二表面之一中心區域中之該等行之端子之至少一者內之位置處的第一端子，該等第一端子經組態以載送可由該微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件之一微電子元件之一記憶體儲存陣列之全部可用可定址記 憶體位置中判定一可定址記憶體位置之位址資訊，其中該中心區域在橫向於該第一方向之一第二方向上沿基板之該第二表面具有一寬度，該中心區域之該寬度不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍半，及其中在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面在法向於該基板之該第二表面之一第三方向上延伸且與該第二表面之該中心區域相交，其中該第一微電子元件及該第二微電子元件之各者具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能。
  18. 如請求項17之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之時脈信號，該微電子封裝經組態以使用該等時脈信號以取樣接收於載送該位址資訊之端子處之信號。
  19. 一種微電子封裝，其包括：各自具有記憶體儲存陣列功能之第一微電子元件及第二微電子元件，且每一微電子元件具有一行或多行元件接觸件，每一行元件接觸件在一第一方向上沿此微電子元件之一面延伸；一基板，其具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣以及曝露於該第一表面處之複數個第一基板接觸件及複數個第二基板接觸件，該等第一基板接觸件面 向該第一微電子元件之該等元件接觸件且連結至該等元件接觸件，且該等第二基板接觸件面向該第二微電子元件之該等元件接觸件且連結至該等元件接觸件；及複數個端子，其等曝露於該基板之該第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接，該等端子安置於在該第一方向上沿該基板之該第二表面延伸之複數個平行行內之位置處，且經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包含安置於該基板之該第二表面之一中心區域中之該等行之端子之至少一者內之位置處的第一端子，該等第一端子經組態以載送可由該微電子封裝內之電路使用以自該第一微電子元件及該第二微電子元件之一微電子元件之一記憶體儲存陣列之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊，其中該中心區域在橫向於該第一方向之一第二方向上沿基板之該第二表面具有一寬度，該中心區域之該寬度不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍半，其中在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面在法向於該基板之該第二表面之一第三方向上延伸且與該第二表面之該中心區域相交，及其中該等第一端子經組態以載送控制該第一微電子元件及該第二微電子元件之一微電子元件之一操作模式之 資訊。
  20. 如請求項19之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之命令信號之全部，該等命令信號係寫入啟用信號、列位址選通信號及行位址選通信號。
  21. 一種微電子封裝，其包括：第一微電子元件及第二微電子元件，其等各自具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能，且每一微電子元件具有一行或多行元件接觸件，每一行元件接觸件在一第一方向上沿此微電子元件之一面延伸；一基板，其具有第一相對表面及第二相對表面及在該第一表面與該第二表面之間延伸之第一相對邊緣及第二相對邊緣、曝露於該第一表面處之複數個第一基板接觸件及複數個第二基板接觸件，該等第一基板接觸件面向該第一微電子元件之元件接觸件且連結至該等元件接觸件，該等第二基板接觸件面向該第二微電子元件之元件接觸件且連結至該等元件接觸件；及複數個端子，其等曝露於該基板之該第二表面處且與該等第一基板接觸件及該等第二基板接觸件電連接，該等端子安置於在該第一方向上沿該基板之該第二表面延伸之複數個平行行內之位置處且經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包含安置於該第二表面之一中心區域中之該 等行之端子之至少一者內之第一端子，該等第一端子經組態以載送可由該微電子封裝內之電路使用以自一記憶體儲存陣列在該第一微電子元件及該第二微電子元件之一微電子元件內之全部可用可定址記憶體位置判定一可定址記憶體位置之位址資訊之大多數，其中該中心區域在橫向於該第一方向之一第二方向上沿該基板之該第二表面具有一寬度，該中心區域之該寬度不大於該等平行端子行之任何兩相鄰行之間之一最小間距之三倍半，及其中在該第一方向上延伸且相對於該第一微電子元件及該第二微電子元件之該等行之元件接觸件居中之一軸平面在法向於該基板之該第二表面之一第三方向上延伸且與該第二表面之該中心區域相交。
  22. 如請求項21之微電子封裝，其中該等第一端子經組態以載送可由該封裝內之電路使用以判定該可定址記憶體位置之該位址資訊之至少四分之三。
  23. 一種微電子封裝，其包括：一微電子元件，其具體實施更多個主動裝置以提供除任何其他功能以外的記憶體儲存陣列功能，該微電子元件具有一行或多行元件接觸件，每一行在一第一方向上沿該微電子元件之一面延伸，使得在法向於該微電子元件之該面之一方向上延伸之一軸平面沿在該第一方向上延伸之一線與該微電子元件之該面相交且相對於該一行或多行元件接觸件居中； 封裝結構，其包含：一介電層，其具有覆疊該微電子元件之該面且背向該微電子元件之該面之一表面，及複數個端子，其等曝露於該介電層之表面處，該等端子之至少一些透過沿該介電層延伸之跡線及自該等跡線延伸並接觸該等元件接觸件之金屬通孔與該等元件接觸件電連接，該等端子安置於複數個平行行內之位置處且經組態以將該微電子封裝連接至該微電子封裝外部之至少一組件，該等端子包含安置於該中心區域中之至少一行內之第一端子，該等第一端子經組態以載送可由該封裝內之電路使用以自一記憶體儲存陣列在該微電子元件內之全部可用可定址記憶體位置中判定一可定址記憶體位置之位址資訊，其中該中心區域不寬於該等端子之任何兩相鄰行之間之一最小間距之三倍半，且該軸平面與該中心區域相交。
  24. 如請求項23之微電子封裝，其中該等第一端子經組態以載送可由該封裝內之該電路使用以判定該可定址記憶體位置之位址資訊之全部。
  25. 如請求項23之微電子封裝，其中該等第一端子經組態以載送控制該微電子元件之一操作模式之資訊。
  26. 如請求項23之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之命令信號之全部，該等命令信號係寫入啟用信號、列位址選通信號及行位址選通信 號。
  27. 如請求項23之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之時脈信號，每一微電子封裝經組態以使用該等時脈信號以取樣接收於載送該位址資訊之端子處之信號。
  28. 如請求項23之微電子封裝，其中該等第一端子經組態以載送傳送至該微電子封裝之儲存庫位址信號之全部。
  29. 如請求項23之微電子封裝，其中該等端子經組態以將該微電子封裝連接至為一電路面板之一外部組件。
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