CN110061002A - 一种存储器件 - Google Patents

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    • H10B12/00—Dynamic random access memory [DRAM] devices

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Abstract

本发明提供一种存储器件，所述存储器件包括多个DRAM芯片；每个芯片具有包括多个芯片接触垫的第一表面，每个接触垫对应于芯片的一个信号，所述信号包括多个数据信号、多个地址信号和多个控制信号；互联端子，用于将电信号传入和传出所述芯片；互联网络，用于提供多个导电路径，所述导电路径包括：每个芯片接触焊盘对应的控制信号以及两个芯片的地址信号之间的电连接；对应于数据信号的芯片接触焊盘与单独的互联端子之间的电连接。本发明设置多个存储芯片，通过分开布线，实现DRAM JEDEC规范，通过在单个封装中实现2个或4个相同的存储芯片实现更高密度的封装，使得芯片性能大幅提升。

Description

一种存储器件
技术领域
本发明涉及半导体集成领域，具体地跟计算机存储器件有关，更具体地涉及一种作为共享衬底上的双层堆叠存储器设备的DRAM器件。
背景技术
动态随机存取存储器DRAM和闪存Flash存储器技术已发展多年，DRAM和Flash的基本技术基本上保持不变，只是接口随时间变化不断更新，例如快速页面模式(FPM)，扩展数据输出(EDO)，同步DRAM(SDRAM)，双倍数据速率1-4(DDR1，DDR2，DDR3，DDR4)等。
图1显示了DRAM的基本架构。外部提供的行地址被解码并导致字线WL的激活，例如，连接到8192个单独的存储单元的门。这将会开始一个感测过程，放大那些微弱的信号，如8192个单独的存储单元，并将它们保存在读出放大器SA中。
之后，将通过相同的外部地址线在行地址之后顺序提供列地址。该列地址通过选择WL的子集的列解码器提供，即，例如8192个选定的位的子集。在我们的例子中，1：128解码选择8192个感测位中的64个被转发到次级读出放大器。当今最先进的DRAM技术通常执行所谓的预取，即在内部访问更多的数据，而不是转发到外部引脚。在我们的例子中，我们预取了64位，然后通过一个序列发生器顺序地将其转发到外部I/O驱动器(例如4个16位依次被16个I/O驱动器驱动)。
图2显示了典型DRAM架构实现的具体例子。为了最低功耗和最低成本，这种DRAM通常以低成本和低性能的CMOS或类似技术完成。实际的存储单元被分成几个，例如，4个独立的内存块。通过用于外部连接的焊盘行访问DRAM。在大多数标准设计中，如图所示采用中央焊盘排列设计，但也有分布在芯片四周的设计。用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于深内存阵列芯片之外。不幸的是，由于在同一芯片上，这个信号处理电路必须以相同的差的CMOS技术来实现，以折中性能参数，如速度和功耗。
图3显示了一个标准FBGA(Fine Ball Grid Array，细间距球栅阵列封装)78(管脚)元件，其中DRAM芯片301面朝下地连接在衬底302材料上。通过线303键合，它通过衬底底部的信号线连接到外部封装球上。其他配置也可能是芯片正面朝上或多个芯片彼此并排或堆叠放置(参见例如图4)。
衬底实现一个，两个或多个布线层级以将引线键合或以其他方式连接的芯片信号连接到外部封装连接器(通常为焊球)。图5作为例子示出了单层衬底的布线。此外，还可以通过在芯片之上提供一个或多个导电布线层的技术在芯片上连接信号。其中一种最先进的技术就是RDL--再分配层技术。图6示出了在芯片上应用单层RDL技术以将芯片焊盘布线和连接到芯片上的不同位置的示例。为了完整起见，我们在图7中列出了JEDEC标准定义的DRAM操作的最重要的信号，这些名称在一些权利要求和其他相关专利中被引用。
发明内容
本发明的目的是提供一种存储器件，本发明中，旨在以非显而易见的方式提高整体芯片速度性能。
为了达到上述目的，本发明提供一种存储器件，所述存储器件包括：
多个DRAM芯片；每个芯片具有包括多个芯片接触垫的第一表面，每个接触垫对应于芯片的一个信号，所述信号包括多个数据信号、多个地址信号和多个控制信号；
互联端子，用于将电信号传入和传出所述芯片；
互联网络，用于提供多个导电路径，所述导电路径包括：
每个芯片接触焊盘对应的控制信号以及两个芯片的地址信号之间的电连接；
对应于数据信号的芯片接触焊盘与单独的互联端子之间的电连接，所述互联端子的另一端连接另一芯片的数据信号，所述每个芯片接触焊盘与互联端子之间的迹线长度均不相同。
优选地，所述互联网络包括：
互联基板，用于限定多个基板导电路径，所述互联基板包括所述第一表面以及第二表面，每个导电路径连接第一表面的1或2或4个基板触点和靠近互联衬底的第二表面上的互联端子；
多个接合线，每个接合线对应于其中一个芯片上的信号，该信号的芯片接触焊盘连接到衬底触点上。
优选地，所述存储器件为球栅阵列封装，所述互联端子为封装的底部上的连接球。
优选地，所述控制信号包括数据选通信号、数据选通补码信号和数据屏蔽信号，其中数据选通信号、数据选通补码信号、数据屏蔽信号和数据信号的信号线长度与这些信号线长度的平均值相差5％以上。
优选地，所述控制信号包括芯片选择信号，所述芯片选择信号连接至少两个芯片。
优选地，所述控制信号包括数据选通信号，所述数据选通信号连接至少两个芯片。
优选地，每一个芯片具有4或8或16个数据信号，使得所述存储器件具有8或16或32个位宽。
优选地，所述存储器件具有除了关于I/O电容规格或电力规格之外的JEDEC DDR4兼容性，且封装为符合JEDEC标准的DRAM封装。
优选地，所述每个芯片具有4Gbit的容量，使得所述存储器件容量为8Gbit或16Gbit。
优选地，所述每个芯片具有8Gbit的容量，使得所述存储器件容量为16Gbit或64Gbit。
本发明实施例涉及在一个封装中具有两个或四个存储器芯片的双层堆叠式存储器器件，通过设置多个存储芯片，通过互联端子以及互联网络，对数据信号、控制信号以及地址信号的时序设置以及加载，实现通过连接分离的4G芯片实现单芯片8G的行为，通过分开布线，实现DRAM JEDEC规范，通过在单个封装中实现2个或4个相同的存储芯片实现更高密度的封装，使得芯片性能大幅提升。
附图说明
图1为DRAM的基本架构；
图2为典型的DRAM架构实现的具体例子；
图3为标准的FBGA 78元件；
图4为两个管芯的多芯片封装结构图；
图5为单层衬底的布线图；
图6为单层RDL布线图；
图7为JEDEC标准定义的DRAM操作的最重要的信号。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种存储器件进行详细说明。
一种存储器件，所述存储器件包括：
多个DRAM芯片；每个芯片具有包括多个芯片接触垫的第一表面，每个接触垫对应于芯片的一个信号，所述信号包括多个数据信号、多个地址信号和多个控制信号；
互联端子，用于将电信号传入和传出所述芯片；
互联网络，用于提供多个导电路径，用于电连接(i)对于每个控制信号和对于每个地址信号，每个芯片上的芯片接触焊盘对应于该控制以及两个芯片的地址信号(ii)对于每个数据信号，将每个芯片上对应于该数据信号的芯片接触焊盘连接到单独的互连端子，使得连接到数据信号的互连端子的一半连接到芯片中的一个，而另一个互连终端的一半连接到数据信号连接到另一个芯片，其中每个芯片信号在芯片接触垫与其所连接的互连端子之间具有迹线长度，并且互连网络被配置为使得每个芯片信号的迹线长度基本不相同，即，迹线长度在所有信号走线长度的平均长度的10％以上的至少两个单独信号之间。
在本发明实施例中，实现单个封装中组装多个，特别是2个或4个相同的DRAM芯片，以实现更高密度的封装。
所述互联网络包括：
互联基板，用于限定多个基板导电路径，所述互联基板包括所述第一表面以及第二表面，每个导电路径连接第一表面的1或2或4个基板触点和靠近互联衬底的第二表面上的互联端子；
多个接合线，每个接合线对应于其中一个芯片上的信号，该信号的芯片接触焊盘连接到衬底触点上。
本发明实施例中，所述存储器件为球栅阵列封装，所述互联端子为封装的底部上的连接球。
可选地，所述控制信号包括数据选通信号、数据选通补码信号和数据屏蔽信号，其中数据选通信号、数据选通补码信号、数据屏蔽信号和数据信号的信号线长度与这些信号线长度的平均值相差5％以上。
可选地，所述控制信号包括芯片选择信号，所述芯片选择信号连接至少两个芯片。
可选地，所述控制信号包括数据选通信号，所述数据选通信号连接至少两个芯片。
所述存储器件具有除了关于I/O电容规格或电力规格之外的JEDEC DDR4兼容性，且封装为符合JEDEC标准的DRAM封装。
每一个芯片具有4或8或16个数据信号，使得所述存储器件具有8或16或32个位宽。当每个芯片具有4Gbit的容量时，使得所述存储器件容量为8Gbit或16Gbit；每个芯片具有8Gbit的容量时，使得所述存储器件容量为16Gbit或64Gbit。
本发明实施例涉及在一个封装中具有两个或四个存储器芯片的双层堆叠式存储器器件，通过设置多个存储芯片，通过互联端子以及互联网络，对数据信号、控制信号以及地址信号的时序设置以及加载，实现通过连接分离的4G芯片实现单芯片8G的行为，通过分开布线，实现DRAM JEDEC规范，通过在单个封装中实现2个或4个相同的存储芯片实现更高密度的封装，使得芯片性能大幅提升。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器件，其特征在于，所述存储器件包括：
多个DRAM芯片；每个芯片具有包括多个芯片接触垫的第一表面，每个接触垫对应于芯片的一个信号，所述信号包括多个数据信号、多个地址信号和多个控制信号；
互联端子，用于将电信号传入和传出所述芯片；
互联网络，用于提供多个导电路径，所述导电路径包括：
每个芯片接触焊盘对应的控制信号以及两个芯片的地址信号之间的电连接；
对应于数据信号的芯片接触焊盘与单独的互联端子之间的电连接，所述互联端子的另一端连接另一芯片的数据信号，所述每个芯片接触焊盘与互联端子之间的迹线长度均不相同。
2.如权利要求1所述的一种存储器件，其特征在于，所述互联网络包括：
互联基板，用于限定多个基板导电路径，所述互联基板包括所述第一表面以及第二表面，每个导电路径连接第一表面的1或2或4个基板触点和靠近互联衬底的第二表面上的互联端子；
多个接合线，每个接合线对应于其中一个芯片上的信号，该信号的芯片接触焊盘连接到衬底触点上。
3.如权利要求1所述的一种存储器件，其特征在于，所述存储器件为球栅阵列封装，所述互联端子为封装的底部上的连接球。
4.如权利要求1所述的一种存储器件，其特征在于，所述控制信号包括数据选通信号、数据选通补码信号和数据屏蔽信号，其中数据选通信号、数据选通补码信号、数据屏蔽信号和数据信号的信号线长度与这些信号线长度的平均值相差5％以上。
5.如权利要求1所述的一种存储器件，其特征在于，所述控制信号包括芯片选择信号，所述芯片选择信号连接至少两个芯片。
6.如权利要求1所述的一种存储器件，其特征在于，所述控制信号包括数据选通信号，所述数据选通信号连接至少两个芯片。
7.如权利要求1所述的一种存储器件，其特征在于，每一个芯片具有4或8或16个数据信号，使得所述存储器件具有8或16或32个位宽。
8.如权利要求5-7任意一项所述的一种存储器件，其特征在于，所述存储器件具有除了关于I/O电容规格或电力规格之外的JEDEC DDR4兼容性，且封装为符合JEDEC标准的DRAM封装。
9.如权利要求8所述的一种存储器件，其特征在于，所述每个芯片具有4Gbit的容量，使得所述存储器件容量为8Gbit或16Gbit。
10.如权利要求8所述的一种存储器件，其特征在于，所述每个芯片具有8Gbit的容量，使得所述存储器件容量为16Gbit或64Gbit。
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