TWI345785B - Method and apparatus for passive element memory array incorporating reversible polarity word line and bit line decoders - Google Patents

Description

1345785 九、發明說明： 【發明所屬之技術領域】 本發明係關於可程式化記憶體陣列，且特定+ 何< 5 I係關於 併入被動元件記憶體單元之半導體積體電路記憶體陣列， 且更特定言之係關於一種併入此類記憶體單 --唯憶 體陣列。 【先前技術】 特定被動元件記憶體單元展現可再寫特性。例如，在特 定記憶體單元中，程式化可藉由使用一大約6 ^至8 ν之電 壓正向偏壓記憶體單元（例如參考其内一二極體之極性）來 實現’而抹除可藉由使用一大約10 V至14 V之電壓反向偏 壓記憶體單元來實現。該些高電壓需要在字線及位元線解 碼器内使用特殊高電壓CMOS電晶體。該些高電壓電晶體 不完全隨著記憶體單元字線及位元線間距減小而比例縮 放。此對於三維記憶體技術而言特別成問題，其中退出陣 列並必須介接一字線及位元線驅動器之字線及位元線之純 粹密度使得提供相容不斷變小陣列線間距之解碼器及1/〇 電路（且特別係字線及位元線驅動器電路），仍能夠橫跨一 選定記憶體單元作用一足夠高電壓之能力甚至更加重要。 【發明内容】 一般而言’本發明係關於一種併入可逆極性字線及位元 線解碼器之被動元件記憶體陣列以及一種用於使用一併入 可逆極性字線及位元線解碼器之被動元件記憶體陣列之方 法°然而’本發明係由隨附申請專利範圍來定義，故不應 123174.doc 1345785 將此早即内之内容視為限制該等申請專利範圍獨立項。 在方面，本發明提供一種積體電路，其包括一記憶體 陣列’該記憶體陣列具有在__第―位元線層上的複數個位 一線並，、有在一第一字線層上的複數個字線。該記憶體陣 ^還包括一被動元件記憶體單元之交又點陣列，各記憶體 單係輕合於一相關聯字線與一相關聯位元線之間。該積 體電路還包括-用於選擇—或多個字線之字線解碼器電

路，該字線解碼器電路在兩個操作模式之間具有一可逆極

It。6亥子線解碼器電路在該等兩個操作模式之一者下透過 選疋被動7C件記憶體單元發起一電流，並在該等兩個操 作模式之另一者下透過該選定被動元件記憶體單元汲入一 電流。該積體電路還可包括一用於選擇一或多個位元線之 位7G線解碼器電路’該位元線解碼器電路在兩個操作模式 之間具有一可逆極性。

在另方面，本發明提供一種積體電路，其包括一記憶 體陣歹J。亥δ己憶體陣列具有在一第一位元線層上的複數個 位70線並具有在_第—字線層上的複數個字線。該記憶體 陣^還包括-被冑元件記憶體單元之交又點陣列，各記憶 體年疋係耗合於—相關聯字線與—相關聯位it線之間。該 ㈣電路還包括用於在—第—操作模式下在—低於未選定/ 子線之電壓τ偏㈣定字線並在—高於未選^線之電 壓下偏壓選定位元線、以及用於在—第二操作模式下在一 高於未選定字線之電虔下偏㈣定字線並在_低於未選定 位7L線之電壓下偏壓選定位元線之構件。 123174.doc • 8 - 1345785 在另方.面，本發明提供—種用於操作—積體電路記憶 體陣ϋ之方法，該積體電路記憶體陣列具有一被動元件記 隐體早7〇陣列交又點，各被動元件記憶體單元係耗合於— 相關聯字線與-相關聯位元線之間。該方法包括在一第— 下在-低於未選定字線之錢下偏壓敎字線並 一局於未選定位元線之電㈣選定位元線、以及在 =第二操作模式下在-高於未選定字線之㈣下偏壓選定 子線並在-低於未選定位元線之電塵下偏麼選定位元線。 在另一方面’本發明提供-種用於操作—積體電路記憶 體陣列之方法，該積體電路記憶體陣列具有在一第一位元 線層上的複數個位元線並具有在一第一字線層上的複數個 字線。該記憶體陣列包括一被動元件記憶體單元之交又點 陣各記憶體單元係輕合於一相關聯字線與一相關聯位 兀、·之間。该方法包括使用一字線解碼器電路來選擇一或 多個字線’該字線解碼器電路在兩個操作模式之間具有— 可逆極性。該字線解媽器電路在該等兩個操作模式之一者 下透過一選定被動元件記憶體單元發起-電流，並在該等 兩個操作模式之另—者·F透過該選定㈣元件 單 汲入一電流》 干兀 :另-方面’本發明提供一種用於製造一記憶體產品之 方"該方去包括形成一記憶體陣列，其具有在—第一位 =上的複數個位元線並具有在—第一字線層上的複數個 子線’該記憶體陣列包括一被動元件記憶體單元之交叉點 陣列，各記憶體單元係輕合於一相關聯字線與一相關聯位 I23174.doc -9- 1345785 元線之間。該方法還包括形成—用於選擇—或多個字線 ：$線解碼11電路，料線解碼Μ路在兩個操作模式之= ：具有一可逆極性。該字線解碼器電路在該等兩個操作模^

之一者下透過一選定被動元件記憶體單元發起一電流、L .在該等兩個操作模式之另一者下透過該選定被動元件= 體單元汲入一電流。 己隐 ·. 在若干方面’本發明適用於具有一記憶體陣列之積體電 # 路'用於操作此類積體電路及記憶體陣列之方法、用於製 造併入此輯狀記憶體產品之^法、及詩此類積體電 路、產品或記憶體陣列之電腦可讀取媒體編碼，全部如本 文詳細所述並如隨附申請專利範圍所提出。該等所述技 術、結構及方法可單獨或相互組合來加以使用。 則述係一概述，因而必然包含細節之簡化、一般化及省 略因此，習知此項技術者應瞭解，先前概述僅係說明 性，且不希望以任何方式限制本發明。如僅由申請專利範 • 圍所定義，可從下文所提出之詳細說明中明白本發明之其 他方面、創新特徵及優點》 【實施方式】 圖1係一範例性被動元件記憶體陣列100之一示意圖。顯 示二字線102、104以及二位元線1〇6、108。假定字線102 係一選定字線（SWL)，並假定字線1〇4係一未選定字線 (UWL)。同樣地，假定位元線1 〇6係一選定位元線（sbl)， 並假定位元線1 〇8係一未選定位元線（UBL)。顯示四個被動 元件記憶體單元101、103、105、107,各耦合於一相關聯 123174.doc 1345785 字線與一相關聯位元線之間。 記憶體單元1 01係與選定字線丨0 2及選定位元線i 〇 6相關 聯，故可視為一"S"單元（即”選定”單元）。記憶體單元1〇3 係與未選定字線1〇4及選定位元線106相關聯’故可視為一 F·單兀（即戴止"單元）。記憶體單元1〇5係與選定字線 及未選定位元線108相關聯，故可視為一 "H"單元（即，，半選 定"單元）。最後，記憶體單元107係與未選定字線1〇4及未 選定位元線1 08相關聯’故可視為一 "u"單元（即"未選定,, 單元）。 圖1中還說明用於一正向偏壓操作模式之範例性偏壓條 件。如本文別處所述，此正向偏壓模式可用於一程式化模 式、一區塊抹除模式及一讀取模式（但通常此類不同模式 使用不同的電壓位準或條件）。如所示，該等偏壓條件可 視為適用於一用於一選定陣列區塊之程式化操作模式，並 將如此予以說明。 選定字線102係在一 VSX電壓（例如接地）下偏壓，選定位 元線106係在一 VSB電壓（例如+8伏特）下偏壓，未選定字線 104係在一 VUX電壓（例如+7·3伏特）下偏壓，而未選定位元 線108係在一 VYB電壓（例如+0.7伏特）下偏壓。該選定位元 線偏壓電壓VSB可視為程式化電壓νρρ，由於實質上此整 個電壓係作用於選定記憶體單元丨〇丨上（由於該選定字線係 在接地下偏壓），在匯流排及陣列線自身内較少的特定電 阻降。該未選定位元線偏壓電壓VUB還較佳的係各記憶體 單元之一正向偏壓方向上設定在一對應於一明顯"臨界電 123l74.doc 1345785 塑之值下，因而顯示為—電壓作用於未選定 上同樣地，该未選定字線偏壓電壓vUX還較佳的係 設定在一值VPP-VT。

在該些偏壓條件下，s單元101接收-等於VPP(例如+8 伏特）之正向偏壓電壓，F單元Π)3接收-等於VT(例如+〇7 伏特）之正向偏壓電壓，Η單元105接收-等於VT(例如+〇7 伏特）之正向偏壓電壓，而υ單元1〇7接收一等於νρρ_2ντ ⑼如-6·6伏特）之反向偏壓電壓。存在若干範例性記憶體 單元技術，當在該些條件下偏壓時，選定單元會變化至一 更低電阻值，而該等卜咖單元卻絲毫沒有電阻變化。 下文說明範例性單元。 現在參考圖2，顯示用於一反向偏壓操作模式之範例性 偏壓條件2GG。如本文別處所述，此反向偏壓模式可用於 一程式化模式或一區塊抹除模式（但通常此類不同模式使 用不同條件）。如所示，該等偏壓條件可視為適用於一用

於一選定陣列區塊之程式化操作模式或抹除操作模式，並 將如此予以說明。 該等偏壓條件VSX、VUX、VSB及VUB之各偏壓條件現 在將針對適用於本操作模式之值來加以重新定義。選定字 線102係在一 VSX電壓VRR/2(例如+5伏特）下偏壓，而選定 位元線106則在一 VSB電壓-VRR/2(例如-5伏特）下偏壓。該 未選定字線電壓VUX及該未選定位元線電壓VUB二者均接 地0 在δ玄些偏壓條件下’ S單元101接枚一數量等於VRR(例 123174.doc 12 1345785 如-ι〇伏特）之反向偏壓電壓，F單元103接收一等於 yRR/2(例如·5伏特）之反向偏壓電壓，而Η單接收— 等於VRR/2(例如_5伏特）之反向偏壓電壓。應注意，u單元 107%¾跨單元上不接收任何偏壓。 存在若干範例性記憶體單元技術（參考下面），當在該些 條件下偏壓時，選定單元會從一較低電阻值變化至一更高 電阻值，而該等F、Η及U單元電阻卻沒有絲毫變化。還應 庄思，該等未選定U記憶體單元沒有任何偏壓，因而沒有 任何漏電流，其在橫跨此類單元在數伏特下偏壓時另外可 能支援一相當大數量的洩漏電流。如進一步詳細所述，許 多有用記憶體陣列具體實施例包括比Η單元或F單元遠大得 多數目的U單元，且此類陣列較其他偏壓方案在陣列之該 等未選定記憶體單元内具有明顯較低的漏電流以及因此低 得多的功率消耗。 藉由在此反向模式下，，分割，，VRR電壓，並在一等於程式 化電壓一半的負電壓下偏壓SBL，以及在一等於程式化電 壓一半的正電壓下偏壓SWL，位元線解碼器及字線解碼器 二者之電壓要求得到明顯鬆弛。因此，與該等陣列線（例 如字線及位元線）之較小間距相一致，在該等陣列線驅動 器電路内的該等高電壓電晶體佔據更少面積，因為其可設 計以獲得一相對較低的"分割”電壓。 其他記憶體技術一直面對關於程式化及抹除電壓（及此 類高電壓電晶體所需之面積）不隨記憶體單元間距以相同 速率比例縮故之類似問題。例如，在快閃記憶體内此問題 123174.doc 13 1345785 的影響有時因為-般以快閃記憶體為主記憶體陣列之更大 扇出而稱微降低。用於高電壓電晶體之更多空間消耗設計 規則可藉由增加記憶體區塊大小而在某些更新賴技術中得 到攤銷。然而，在一以二極體為主被動元件記憶體陣列 中，更大區塊大小係以透過屬於選定陣列之該等未選定記 憶體單元之增加茂漏為代價的。藉由如圖2所示偏壓此類 未選定記憶體單元，可將此茂漏成分減小至幾乎零，並獲 得一更大區塊大小’同時幾乎沒有有害功率消耗。 —現在參考圖3 ’顯示一範例性字線解碼器電路包括顯 示適用於正向偏壓操作模式之偏壓條件（如圖！所示）。在頁 面左側顯示一列解碼器電路，其顯示二解碼輸出158、 •解碼輸幻58對應於—選定解碼㈣，而解碼輸出 162對應於一未選定解碼輸出。一列解碼器152可使用各種 熟知技術之任一者來實施，產生複數個解碼輸出，例如輸 出155、159’其係由多工器157、161及反相器156、⑽來 有條件地反轉。一反轉緩衝器係在該NAND閘之後併入以 由於在節點1 5 8上的較大電容性負載而驅動節點丨5 $ (即結 果，如此處，多工器157操縱節點155至輸出158)。列解碼 器152係在此操作模式下操作，一等於vpp之上部供應電 壓係耦合至電源節點丨53以及一接地下部供應電壓係耦合 至電源節點154。在此操作模式下，該列解碼器係一 ”高態 有效’’解碼器，意味著將諸如解碼輸出節點158之選定輸出 (或多個輸出）驅動至兩個可用電壓狀態之最高者，在此情 況下係VPP。該等未選定解碼輸出（例如解碼輸出節點162) 123174.doc -14- 1345785 係驅動至該等兩個可用錢狀態之最低者，在此情況下係 接地。下述將最初假定一次僅選擇一此類解碼輸出節點 (例如••高態"）。 各解碼輸出⑽合至__或多個字線驅動器電路。例如， 解碼輸出節點158係福合至一字線驅動器電路，其包括 PMOS電晶體171與NM〇s電晶體172。電晶體^、172之 個別汲極端子係同時耦合至一字線，在此情況下表示選定 字線102 °儘管本發明之特定具體實施難蓋多頭解碼器 外的解碼器’但圖3播述一還耗合至解碼輸出節點158之第 一字線驅動器電路，其表示與此特定解碼輸出節點158相 關聯之-或多個其他字線驅動器電路。此第二字線驅動器 電路包括PMOS電晶體173及NMOS電晶體174，其輸出驅 動一子線1 8 1，字線1 8 1表示一或多個半選定字線。 在該些字線驅動器電路之各電路内的NM〇s電晶體之個 別源極端子係耦合至一源極選擇匯流排XSEL之一個別匯 流排線。在此操作模式下，該源極選擇匯流排係基於位址 資訊來解碼，使得在一適用於此操作模式一字線之有效狀 態下偏壓此類匯流排線，而在一適用於此操作模式字線之 無效操作模式下偏壓剩餘匯流排線。在特定具體實施例 中，多個此類源極選擇匯流排可以係有效的，但現在假定 匯流排線167有效，並在接地下偏壓，而一或多個剩餘匯 ⑼·排線（表示為匯流排線丨68)係無效並驅動至該未選定字線 電壓VUX(顯示為VPP-VT)。 由於在解碼輸出節點1 58上的電壓（VPP)高於匯流排線 123174.doc 1345785 167、168之電壓’故該等1^1〇8電晶體172、者係接 通，從而驅動選定字線1〇2接地，並驅動半選定字線181至 VPP-VT。該些二傳導路徑係指示為開尾式箭頭線。 在該些字線驅動器電路之各電路内的PM0S電晶體之個 別源極端子係耦合至一未選定偏壓線UXL，還標注為節點 164。在此操作模式下，該UXL偏壓線傳遞該未選定字線 電壓VUX。由於在解碼輸出節點us上的電壓（VPP)高於該 UXL偏壓線之電壓，故二PM〇s電晶體171、173係截止。 解碼輸出節點162係耦合至一字線驅動器電路，其包括 PMOS電晶體175與NMOS電晶體176。電晶體175、176之 個別汲極端子係同時耦合至一字線，在此情況下表示未選 定字線104。還耦合至解碼輸出節點162之一第二字線驅動 器電路表不與解碼輸出節點162相關聯之一或多個剩餘字 線驅動器電路，並包括pM〇s電晶體177及nm〇s電晶體 178 ’該等電晶體之輸出驅動一未選定字線丨83。 如剛述’在該些字線驅動器電路之各電路内的Nm〇s電 晶體之個別源極端子係耦合至一源極選擇匯流排XSEL之 一個別匯流排線。由於在解碼輸出節點162上的電壓（接地） 係在或低於匯流排線167、168之電壓，故該等nM0S 176、178二者係截止。在該些字線驅動器電路之各電路内 的PMOS電晶體之個別源極端子係耦合至未選定偏壓線 UXL節點164。由於在解碼輸出節點162上的電壓（接地）係 低於UXL偏壓線164之電壓（低pM〇s臨界電壓以上），二 PMOS電晶體175、177係接通，從而驅動該等未選定字線 123174.doc •16· 1345785 104、183至VUX(例如VPP-VT)。該些二傳導路徑係指示為 . 開尾式箭頭線。 ： 現在參考圖4 ’顯示此相同範例性字線解碼器電路，包 括適用於反向偏壓操作模式之偏壓條件（如圖2所示）。該列 解碼電路之解碼輸出158仍對應於一選定解碼輸出，而解 : 碼輸出1 62對應於一未選定解碼輸出。列解碼器1 52係在此 ; 操作模式下操作，一等於VRR/2之上部供應電壓係耦合至 φ 電源節點丨53以及一接地下部供應電壓係耦合至電源節點 1 54。在此操作模式下，該列解碼器係一"高態有效"解碼 .器，而該有效（選定）解碼輸出158係使用反相器156及多工 器157而驅動至兩個可用電壓狀態之最低者，在此情況下 其係GDN(接地）。該等未選定解碼輸出（例如解碼輪出節點 162)係使用反相器160及多工器ι61而驅動至該等兩個可用 電壓狀態之最高者，在此情況下係VRR/2。 在此操作模式下，對於所述範例性具體實施例而言，源 _ 極選擇匯流排XSEL之該等個別匯流排線係全部驅動至相 同偏壓條件（接地），而該|，未選定"偏壓線UXL傳遞一等於 VRR/2(例如+5伏特）之偏壓電壓。在此反向操作模式下， s玄偏壓線UXL貫際上傳遞一適用於字線之有效狀態，而非 一無效或未選定偏壓條件。由於在解碼輸出節點158上的 電壓（GND)相當低於該偏壓線UXL之電壓（即低一卩1^〇8臨 界電壓以上），該等PMOS電晶體171、173二者係接通，從 而將該選定字線102驅動至VRR/2，並還將本來係半選擇 字線者（此處顯示為選定字線181)驅動至VRR/2 ^該些二傳 123174.doc 17 導路徑係指示為開尾式箭頭線。 在此操作模式下’不解碼該源極選擇匯流排观[，且 各此類匯流排線係在-適用於—字線之無效狀態下（例如 接地）偏壓。由於在解碼輸出節點158上的電魔（接地）不高 於匯流排線167、168之電壓，故該等NMQS 172、174二者 係截止。 解碼輸出節點162係-未選定輪出，藉由反相器16〇及多 工器⑹而㈣至VRR/2。由於在解碼輸出節點162上的電 .壓高於匯流排線167、168之電壓，故該等NMOS 176、178 二者係接通，從而將該等未選定字線1()4、183驅動至接 地。該些二傳導路徑係指示為開尾式箭頭線。由於在解碼 輸出節,點162上的電壓與該UXL偏㈣164上傳遞的電愿相 同，故二PMOS電晶體175、177係截止。 見在參考圖5，顯示一範例性位元線解碼器電路，包括 顯不適用於正向偏壓操作模式之偏壓條件（如圖丨所示卜在 頁面左側顯示-行解碼器電路，其顯示二解碼輸出2〇8、 212。解碼輸出2〇8對應於一選定解碼輸出，而解碼輸出 2對應於未選定解碼輸出。一行解碼器2〇2可使用各種 熟知技術之任一者來實施，產生複數個解碼輸出，例如輸 出205、209，其係由多工器2〇7、211及該等反相器2〇6、 210來有條件地加以反轉。不同於該列解碼器，在該 閘之後不存在反轉緩衝器以驅動節點205，因為在節點2〇8 上的電容性負載要比用於該等列解碼器輸出的要低得多。 订解碼器202係在此操作模式下操作，一等於vpp之上部 123174.doc 1345785 供應電壓係耦合至電源節點203以及一接地下部供應電壓 係耦合至電源節點204❶在此操作模式下，該行解碼器係 ―"低態有效"解碼器》該等未選定解碼輸出（例如解碼輸出 節點212)係驅動至該等兩個可用電壓狀態之最高者，在此 情況下係術。下述將最初假定—次僅選擇—此類解碼輸 出節點208(例如··低態"）。

各解碼輸出係麵合至一或多個位元線驅動器電路。例 如解碼輸出節點2〇8係耦合至一位元線驅動器電路，其 包括PMOS電晶體221與NMOS電晶體222。電晶體221、 222之個別汲極端子係同時耦合至一位元線，在此情況下 表不選定位元線106。儘管本發明之特定具體實施例涵蓋 多頭解碼器外的解碼器，但圖5描述—_合至解碼輸出 即點208之第二位元線驅動器電&，其表示與此特定解碼 輸出節點2G8相關聯之—或多個剩餘位元線驅動器電路。 此第一字線驅動器電路包括pM〇s電晶體Μ]及電晶 體224，该等電晶體之輸出驅動一位元線23 1，其表示一或 夕個半選定位元線。比較該字線解碼器，此類半選定位元 線可表不選定位元線，其係維持在一無效狀態下。 在該些位70線驅動器電路之各電路内的PMOS電晶體之 個别源極端子係耦合至一源極選擇匯流排之一個別 匯流排線。在此操作模式下，該源極選擇匯流排selb$ 資料相依的，且可進—步基於位址資訊來加以解碼，使书 對於此操作模式，_❹個此類匯流排線係在—適用於一 線之有效狀態下偏壓’而對於此操作模式，剩餘匯奋 123174.doc 1345785 排線係在一適用於位元線之無效狀態下偏壓。在特定具體 實施例中，一或多個此類源極選擇匯流排線可以係有效 的，但現在假定匯流排線217係有效，並在VPP下偏壓， 而一或多個剩餘匯流排線（表示為匯流排線2 1 8)係無效並驅 動至該未選定位元線電壓VUB(顯示為VT)。 由於在解碼輸出節點208上的電壓（接地）低於匯流排線 217、218之電壓，故該等PMOS電晶體221、223二者係接 通，從而驅動選定位元線106至VPP，並驅動半選定位元 線23 1至VT。該些二傳導路徑係指示為開尾式箭頭線。 在該些位元線驅動器電路之各電路内的NMOS電晶體之 個別源極端子係耦合至一未選定偏壓線UYL，還標注為節 點214。在此操作模式下，該UYL偏壓線傳遞該未選定位 元線電壓VUB。由於在解碼輸出節點208上的電壓（接地）低 於該UYL偏壓線之電壓，故二NMOS電晶體222、224係截 止。 解碼輸出節點21 2係耦合至一位元線驅動器電路，其包 括PMOS電晶體225與NMOS電晶體226。電晶體225、226 之個別汲極端子係同時耦合至一位元線，在此情況下表示 未選定位元線108。還耦合至解碼輸出節點212的一第二位 元線驅動器電路表示與解碼輸出節點212相關聯的一或多 個剩餘位元線驅動器電路，並包括PMOS電晶體227及 NMOS電晶體228，該等電晶體之輸出驅動一未選定位元線 233。

如上述，在該些位元線驅動器電路之各電路内的PMOS 123174.doc -20- 1345785 電晶體之個別源極端子係耦合至一源極選擇匯流排selb 之一個別匯流排線。由於在解碼輸出節點2丨2上的電壓 (VPP)係在或高於匯流排線217、218之電壓，故該等pM〇s 225、227二者係截止。在該些位元線驅動器電路之各電路 内的NMOS電晶體之個別源極端子係耦合至未選定偏壓線 UYL節點2 14 »由於在解碼輸出節點2 12上的電壓係vpp， 故二NMOS電晶體226、228係接通，從而將未選定位元線 108、2D驅動至VUB(例如VT)。該些二傳導路徑係指示為 開尾式箭頭線。 現在參考圖0，顯示該位元線解碼器電路，包括適用於 反向偏壓操作模式之偏壓條件（如圖2所示）。該行解碼器電 路之解碼輸出208仍對應於一選定解碼輸出，而解碼輸出 2 12對應於一未選定解碼輸出。行解碼器2〇2係在此操作模 式下操作，一等於GND之上部供應電壓係耦合至電源節點 203以及一下部供應電壓-VRR/2係耦合至電源節點2〇4。在 此操作模式下，該行解碼器係一"高態有效，，解碼器，而該 有效（選疋）解碼輸出208係藉由反相器206及多工器207而驅 動至兩個可用電壓狀態之最高者，在此情況下其係 GDN(接地）。s亥專未選定解碼輸出（例如解碼輸出節點212) 係藉由反相器210及多工器211而驅動至該等兩個可用電壓 狀態之最低者，在此情況下其係-VRR/2。 在此操作模式下，對於所述範例性具體實施例而言，源 極選擇匯流排SELB之該等個別匯流排線係全部驅動至相 同偏壓條件（接地），而該"未選定”偏壓線UYL傳遞一等 123174.doc •21 · 1345785 於-糧/2(例如·5伏特）之偏壓電壓。在此反向操作模式 下，該偏料UYL實際上傳遞—適位μ之有效狀 態，而非-無效或未選定偏遲條件。由於在解碼輸出節點 2〇8上的電麼（接地）相當程度高於該偏壓線之電虔（低 一麵⑽臨界電虔以上），該等NMOS電晶體222、224二者 係接通，從而將该選定位元線1〇6驅動至_vrr/2，並還將 本來係半選擇位元線者（此處顯示為選定位元線231)驅動 至-VRR/2 〇該些二傳導路徑係指示為開尾式箭頭線。 在此操作模式下，該源極選擇匯流排SELB係非資料相 依或不解碼(至少在一給定區塊内），且各此類匯流排線係 在一適用於一位元線之無效狀態下（例如接地）偏壓。該等 PMOS電晶體221、223二者係截止。 解碼輸出節點212係一未選定輸出並驅動至_VRR/2。該 等PMOS電晶體225、227二者係接通，從而驅動該等未選 定位元線1〇8、233至接地。該些二傳導路徑係指示為開尾 式箭頭線。二NMOS電晶體226、228係截止。 應注意，在該正向模式下，該行解碼器係低態有效而該 等位π線係高態有效。但在該反向模式下，該行解碼器逆 反其極性而變成高態有效，而該等位元線自身也逆反極性 而變成低態有效。反之，在該正向模式下，該列解碼器係 高態有效而該等字線係低態有效。但在該反向模式下，該 列解碼器逆反其極性而變成低態有效，而該等字線自身也 逆反極性而變成高態有效。還應注意，該行解碼器輸出位 準在該正向模式（即GND至VPP)與反向模式（即·¥尺尺/2至 123l74.doc -22· GND)之間在平均電壓上偏移。 當視為一非多頭解媽器（在圖3、4、5及6中，僅非虛線 。·！線ϋ動ϋ電路）時’可極簡單地說明該解碼器電路之 1。在較向模式下’該字線解碼器逆反其極性並使一 選疋字線成高態（〜5 V) ’同時保持所有其他選定字線接 地。該逆反發生於位元線選擇側，其中選定一位元線並成 為5 V而所有其他位元線均接地。最終結果係橫跨選定記 憶體單元的10 V反向偏壓與橫跨其他單元的零反向偏壓。 在忒等字線及位元線驅動器電路内的該等電晶體僅須承受 5V，或最大電壓一半，而非整個電壓。 當考量使用多頭解碼器（在圖3、4、5及6中，包括虛陣 列線驅動器電路）之蘊涵時，應注意，至此所述電路在該 向方向上利用一解碼源極選擇匯流排，其允許選擇該陣 列線群組之一單一者（但是同時將剩餘半選定陣列線驅動 至一未選定偏壓條件然而，在該反向模式下，來自該 列及行解碼器之選定解碼輸出將各陣列線輕合至一單一未 選定偏壓線（例如UXL及UYL)。使用一單一偏壓線在該反 向模式下無法獲得半選定陣列線。由此，在配置用以在該 反向模式下選擇一陣列線區塊（例如一"區塊抹除"）時上述 電路及技術非常有用。如在圖4及6中可看出，一選定字線 區塊與一選定位元線區塊在該反向模式下同時選擇，沒有 任何獨立可組態的半選定陣列線。此類區塊操作全部避免 任何半選定線之需要。解碼蘊涵可能極類似於授予R〇y Ε Scheuerlein之美國專利第Μ79,505號，標題為，，用於三维 123174.doc •23- 1345785 記憶體陣列之具有多層字線片斷之字線配置"中所述，其 揭示内谷全部以引用形式併入本文。是否可組態此類區塊 操作（或可組態多大的區塊）主要取決於單元重置電流之數 量、同時傳導此類重置電流之單元數目、以及在字線驅動 器電路及位元線驅動電路内的PM〇S與nm〇S電晶體是否 可在可接受電壓降下支援此類電流。 可藉由使用其他技術在該反向模式下提供半選定陣列線 (除了在該正向模式下已經提供的）。在一單一此類技術 中，該等列及行解碼器可由過電壓來供電，使得該等解碼 輸出節點高於該PMOS源極電壓且低於該NM〇s源極電壓 而橫過。藉由如此操作，可透過NM〇s電晶體將選定字線 驅動最高至+VRR/2電壓，並可透過PMos電晶體將選定位 元線驅動最低至-VRR/2電壓。此利用與該正向模式期間相 同的電晶體來驅動選定字線及位元線。 此類技術如圖7及8所示。最初參考圖7 ,說明一字線解 碼器電路，其利用一過驅動解碼輸出來驅動該等陣列線驅 動器，其源極保持在上述偏壓條件下。在此列解碼器電路 中，列解碼器152係由一8伏特上部供應電壓與一負i伏特 下邛供應電壓來供電。該等解碼輸出節點158、162之極性 係相對於圖4所示之極性逆反，故現在係一高態有效解碼 器’其在+8伏特下提供一選定輸出158並在-1伏特下提供 未選疋解碼輸出丨62。源極選擇匯流排XSEL保持一解碼 匯流排不變。其個別匯流排線之一（或多個）者係選定並驅 動至+5伏特，而該等未選定線係驅動至接地。NMOS電晶 123174.doc -24- 」345785 體172係接通，並將選定字線1〇2傳導至相關聯的匯 : 流排線電壓（+5伏特P NMOS電晶體174係也接通，並將該 :(等）半選疋字線181傳導至接地。在未選定解碼輸出節點 162在-1伏特下時，該等pM〇s電晶體i75、177係同時接 通，並將未選定字線104、183傳導至接地。在利用此技術 ' 《某些具體實施例中，不使用該等條件輸出反相器156、 · I60及該等多工器15?、161(此處顯示為"虛線”）。 • 現在參考圖8,說明一位元線解碼器電路，其也利用一 過驅動解碼輸出來驅動該等陣列線驅動器。在此行解碼器 電路中，行解碼器2〇2係由一 +1伏特高電源電壓與一負8伏 特低電源電壓來供電。該等解碼輸出節點2〇8、212之極性 係相對於圖6所示之極性逆反，故現在係一低態有效解碼 * 益，其在_8伏特下提供一選定輸出208並在+1伏特下提供 一未選定解碼輸出212。該等個別SELB匯流排線217之一 (或多個）者係選定並驅動至_5伏特，而該等未選定selb匯 • 流排線218係驅動至接地。PMOS電晶體221係接通，並將 玄等選疋位元線1 〇6傳導至相關聯的SELB匯流排線電壓 :伏特）。PMOS電晶體223係也接通，並將該（等）半選定字線 231傳導至接地。在未選定解碼輸出節點之^在+丨伏特下 時，該等NMOS電晶體226、228係同時接通，並將該等未 選定位元線108、233傳導至接地。在利用此技術之某些具 體實施例中，不使用該等條件輸出反相器2〇6、21〇及該等 多工器207、211。 在另一技術中，半選擇字線及位元線可藉由取代該等單 I23l74.doc -25- 1345785 一未選定偏壓線UXL及UYL而#人_個別&向源極選擇匯 • 流排來在該反向模式下提供。現在參考圖9，說明—字線 ； 解碼器電路，其利用雙解碼源極選擇匯流排。用於該等字 _線驅動器電路之該等PMOS電晶體之一反向源極選擇匯流 •排XSELP已取代圖4所示之未選偏壓線而併入。此字線解 .· 碼器電路之剩餘部分如前述操作。 • 在°亥反向杈式下，選定解碼輸出節點158係低態有效並 φ 驅動至接地。該反向源極選擇匯流排XSELP之該等個別匯 μ排線之一選定者係偏壓至一適用於一字線之反向操作模 式之有效偏壓條件。在此情況下，該XSELp匯流排之選定 匯流排線243係驅動至VRR/2,而該又沾1^匯流排之未選定 偏壓線244係驅動至一適用於一字線之此操作模式之無效 偏壓條件，在此情況下係驅動至接地。PMOS電晶體171係 藉由耦合至其閘極之低壓而接通，並將選定字線102驅動 至VRR/2電位。然巾，在該半選定字線驅動器電路内的 • PM〇S電晶體173保持截止，因為在其閘極上的電壓相對於 其源極不夠低，由於二者均接地。 由於NMOS電晶體174係也截止，故在該半選定字線驅動 器電路内的任一電晶體均不接通。因此，該等半選定字線 在接地電位或附近浮動。如同在範例性電路之情況下，在 NMOS下拉電晶體174大kPM〇s上拉電晶體173時發生此 情況。更大電晶體比更小電晶體完全具有一至其基板更大 洩漏數量。因此，由於電晶體174具有一捆綁至接地之基 板，故接地洩漏電流支配基板洩漏電流至由pM〇s電晶體 123174.doc -26 - 1345785 173所產生之VRR/2 ’且此淨電流傾向於將該等未選定字 線181維持在接地電位或附近。與未選定解碼輪出節點⑹ 相關聯之料字線驅動器電路如前述操作，該等讀⑽電 晶體176、178係接通以將該等未選定字線1〇4、183傳導至 接地。 在一替代性具體實施例中 之低位準可藉由使用一等於 ’該等解碼輸出節點158、162 -ντρ(或更低）之低電源154操

作列解碼器152、反相器156、160及多工器157 1 6 1來驅 動至低於接地（例如至一在接地以下卩]^〇8臨界電壓或以下 之電壓，即-VTP)。由此，PM0S上拉電晶體173係接通至 有效驅動該（等）半選定字線181至接地。 一類似情形發生於併入雙資料相依源極選擇匯流排之一

行解碼器電路中1在參考圖1Q，說明—位元線解碼器電 路，其利用雙解碼（在此情況下資料相依）源極選擇匯流 排。用於該等位元線驅動器電路之該等1^河〇8電晶體之一 反向源極選擇匯流排SELN已取代圖6所示之未選定偏壓線 UYL而併入。此位元線解碼器電路之剩餘部分如前述操 作。 、 在該反向模式下，選定解碼輸出節點2〇8係高態有效並 驅動至接地。該反向源極選擇匯流排SELN之該等個別匯 流排線之一選定者係偏壓至一適用於一位元線之反向操作 模式之有效偏壓條件。在此情況下，該SELN匯流排之選 定匯流排線247係驅動至-VRR/2，而該SELn匯流排之未選 定偏壓線248係驅動至一適用於此操作模式之位元線之無 123174.doc -27- 1345785 效偏壓條件，在此情況下係驅動至接地。NMOS電晶體222 係藉由耦合至其閘極之高電壓而接通，並將選定字線1〇6 驅動至-VRR/2電位。然而，在該半選定字線驅動器電路内 的NMOS電晶體224保持截止，因為在其閘極上的電壓相對 於其源極不夠高，由於二者均接地。 由於PMOS電晶體223係也截止，故在該半選定位元線驅 動器電路内的任一電晶體均不接通。因此，該等半選定位 元線在接地電位或附近浮動。如同在此範例性電路之情況 下，在PMOS上拉電晶體223大於NMOS下拉電晶體224時 發生此情況◊更大電晶體比更小電晶體完全具有一至其基 板之更大洩漏數量。因此，由於更大電晶體223具有一捆 綁至接地之基板，故接地漏電流支配基板茂漏電流至由 NMOS電晶體224所產生之_VRR/2，且此淨電流傾向於將 "玄4半選疋予線231維持在接地電位或附近。與未選定解 碼輸出節點2 12相關聯之該等位元線驅動器電路如前述操 作，該等PMOS電晶體225、227係接通以將該等未選定位 元線108、23；3傳導至接地。 對於該等解碼器電路二者，在該正向操作下的操作實質 上如圖4及6所示而執行。考量該列解碼器情況，在該正向 模式下，解碼該源極選擇匯流排，並將所有未選定字線驅 〜未選毛偏壓線Uxl。在使用該雙解碼列解碼器之正 向模式下，不解碼該反向源極選擇匯流排，並將所有其個 別匯流排線驅動至與該UXL匯流排線相同之電壓。因而， "玄等字線驅動器電路相對於圖4不變地操作。確實，—單 123174.doc •28- 1345785 一偏壓線UXL·已由複數個"偏壓線"取代，各偏壓線係驅動 至與前者UXL偏壓線相同的電壓，且各未選定字線係驅動 至該偏壓線。

在該行解碼器情況下，在該正向模式下解碼該源極選擇 匯流排SELB ’並將所有未選定位元線驅動至該未選定偏 壓線UYL。在使用該雙解碼行解碼器之正向模式下，不解 碼該反向源極選擇匯流排，並將所有其個別匯流排線驅動 至與該UYL匯流排線相同的電壓。因而，該等位元線驅動 器電路相對於圖6不變地操作。確實，一單一偏壓線UYL 已由複數個"偏壓線"取代，各偏壓線係驅動至與前者UYL 偏壓線相同之電壓，且各未選定位元線係驅動至該偏壓 線。 至此所述的該等解碼器電路係用於實施其中記憶體單元 包括一可逆電阻器加上一二極體之記憶體陣列。此類記憶 體單元可使用橫跨單元施加之一反向偏壓來重置，且用於 半選定字線及位元線允許將個別字線及位元線放置於一重 置偏壓條件下，從而提供重置個別記憶體單元而不須重置 一整個區塊之能力。 如圖7及8所述之技術具有僅一單一解碼源極選擇匯流排 之優點，但由於該等列及行解碼器係由過電壓來供電，故 用於此類解碼器電路之電壓要求更高。圖9及1〇所述之技 術在一額外解碼（及/或資料相依）反向源極選擇匯流排及併 入使用二解碼源極選擇匯流排之陣列線驅動器之可能增加 面積的代價下’藉由不利用過電壓向該等二解碼器電路供 .29· 123174.doc / f-ι 1345785 广咸小該等電壓要求。該位元線選擇電路多達匯流排線 ··力兩倍，且可能佈線受限。該等字線選擇電路還可能略微 ·: ^且佈線受限（即該等字線驅動器電路包括六個額外解 •碼線用於一六頭解碼器，且該p職裝置略微大於更早期 的電路）。雖然如此，但任—技術可能比用於特定具體實 .· 施例之其他技術更有用。 、 • 上面在一程式化條件之背景下說明該正向模式，其中施 •=至該選定位元線之電壓係vpp。該正向模式還應用於一 取模式其中選疋位元線係驅動至一讀取電壓vrd，且 選定字線再次驅動至接地。此類讀取電壓可以係一比該程 式化電壓VPP低得多的電壓，且該未選定字線偏壓電壓 VUX及該未選定位元線偏壓電壓VUB因此在其用於該程式 化模式之值上減小。 特定記憶體單元可使用一正向偏壓模式來加以,，程式化"， 並使用該反向模式來抹除區塊。其他單元可使用一最初正 • 向偏壓程式化技術來預調節（例如在製造期間），但接著使 用該反向模式來加以"程式化"’並使用該正向模式來加以 "抹除"。為了避免與可程式化技術中的歷史用法混淆，並 為了全面瞭解搭配至此所述之該等解碼器電路使用所構思 之不同記憶體技術，三個不同操作模式係用於說明：讀 取、設定及重置。在該讀取模式下，橫跨一選定記憶體單 元施加一讀取電壓VRD。在該設定模式下，橫跨一選定記 憶體單元施加一設定電壓VPP。在至此所述之範例性具體 實施例中’該讀取電壓VRD及該設定電壓vpp二者均係正 123174.doc -30· 1345785 電壓，且此模式係使用正向解碼器操作模式來實施。在該 重置模式下，橫跨一選定記憶體單元施加一重置電壓 VRR。在至此所述之範例性具體實施例中，該重置電壓 VRR係作為—反向偏壓電壓來施加，並使用該反向解碼器 操作模式來實施。

上述重置模式使用一分割電壓技術來限制用於該等解碼 器電路之該等電壓要求，並將一選定位元線驅動至一負電 壓（即使用-三重井半導體結構）。s戈者，該重置模式可使 用完全非負電壓來實施。在此情況下，該重置電壓嫩係 傳遞至該選定字線，且接地係傳遞至該選定位元線。該等 VUX及VUB電壓較佳的係設定至大約VRR/2。 許多類型的記憶體單元（下述）能夠使用該重置模式來加 以程式化。在該些記憶體單元技術之特定技術中，在各記 憶體單元内的一反熔絲最初在正向方向上跳變。接著在反 向偏壓方向上"調諧•，各記憶體單元之電阻以完成程式化。

此將對於一一次可程式化單元亦如此情況。對於可再寫單 元’使用該正向方向來抹除單元，其可在一各種大小之區 塊内執行，接著使用該反向模式來加以程式化。 該反向偏壓係用於重置該選定記憶體單元。該程式化電 流係由一二極體崩潰來供應。此外，可仔細控制與此程式 化相關聯之該等偏壓條件，包括控制該選定字線及/或位 元線之電壓斜坡。有用程式化技術之額外洞察可見諸於下 面所參考之美國專利第6,952，G3G號。如下面所參考之〇23_ 0049及023-0055中請案所述 以及如下面所參考之MA_ 123174.doc

•31 - 1345785 163-1申請案中更詳細所述，多個程式化操作可用於程式 化各種電阻狀態。傾斜程式化脈衝之用途係說明於下面所 參考之SAND-01114US0及SAND-01li4US1申請案内，且用 於微調多個單元之電阻之技術係說明於下面所參考之 SAND-01117US0及 SAND-01117US1 申請案内。 如上述（特別在雙解碼源極選擇線之背景下）使用重置程 j化來程式化一併入一可微調電阻元件之被動元件記憶體 單元在提供較大彈性以允許一更大陣列區塊大小時特別有 用。即便在一選定陣列區塊内（如全部上述曾假定），在該 重置模式下橫跨該等未選定記憶體單元不存在任何偏壓， 因此沒有浪費的功率消耗，透過一單元之反向電流（irev) 與區塊大小無關。因此可選擇許多區塊以增加寫入帶寬。 此外’橫跨各半選定記憶體單元之電壓僅係該程式化電壓 之一半，故安全地用於該些單元❶ 應主思，在上述中，該重置模式說明選定及半選定字線 及位元線例如在列選擇之背景下，一給定位址可實際上 不選定，，此類半選定字線，且此術語係該多頭字線驅動器 :構之人為產物。然而，在該等位元線之背景下，此類 半選疋位TG線可能實際上只要與行位址有關便可選定，但 可犯偏壓至一用於該等位元線之無效狀態而非有效狀態， 因為用於該位兀線之特定資料不需要”程式化"單元，或因 為°亥位兀線正在"等待”被程式化。此情況在同時程式化少 於位：線解碼器頭數目時發生 '然而應注意，程式化帶寬 顧慮提出組態一記憶體陣列以盡可能多地同時程式化位元 123174.doc -32- 1345785 線。

三重井處理允許該（等）選定位元線獲得—負電壓，而兮 ⑷選定字線獲得-正電壓。在重置程式化（即反向模幻 :二於全部未選定陣列線(未位元線及字線)之參考位準 係接地，從而快迷解碼及選擇字線及位元線二者。再欠炎 考該等半敎字線及位元耗㈣在接地（由於至該等: 驅動器電晶體之最大者之井電位的茂漏電流）之說明，該 等記憶體單元之電阻性質在此類半選定陣列線與該等未選 定障列線之間提供-額外⑨漏電流，該等陣列線係主動維 持在該未選定偏壓位準下n步促進㈣㈣定陣列 線保持在該未選定偏壓電位或附近浮動。 涵蓋二維記憶體陣列，但咸信該等解碼器配置對於—具 有多個記憶體平面之三維記憶體陣列特別有用。在特定較 佳具體實_中’該記憶體陣列係組態使得各字線在多個 記憶體平面之各記憶體平面上包含字線片斷，如下所述。 圖11係一範例性記憶體陣列300之一方塊圖。雙列解碼 器302、304產生列選擇線用於該陣列’各列選擇線橫跨陣 列300，如本文下面所述。在此具體實施例中，該等字線 驅動器電路（未顯示）空間分佈於該記憶體陣列下面並藉助 在個別s己憶陣列區塊（標注306、308的兩個區塊）之交替側 上的垂直連接（其中一個係標注310)來連接至該等字線。所 示記憶體陣列包括兩個記憶體"條"3丨8、32〇，並進一步包 括四個行解碼器及分別在該陣列之頂部、中上部、中下部 及底部的位元線電路區塊312、314、315、316。如本文所 123174.doc •33· 1^45785 述，還可併入額外條，且各條可包括一或多個記憶體機 架。在各區塊内的該等位元線還2:丨交錯以鬆弛行相關電 路之間距要求。作為一範例，位元線322與上部行電路區 塊312相關聯（即由其驅動並感應），而位元線324係與底部 行電路區塊3 14相關聯。 在範例性具體實施例中，記憶體陣列3〇〇係在四個記憶 體平面之各記憶體平面上形成之被動元件記憶體單元之一 三維記憶體陣列。此類記憶體單元較佳的係併入一可微調 電阻器元件（如本文所述），並還可包括一反熔絲。各邏輯 子線係連接至在四個字線層之各字線層上的一字線片斷 (各與一個別記憶體平面相關聯）。 。己憶體陣列300之各條係分成大量區塊，例如區塊3〇8。 在本文所述之特定範例性具體實施例中，各記憶體機架包 括16個陣列區塊，但可貫施其他數目的區塊。在所示範例 ί"生具體貫施例中，各區塊在用於個別四個記憶體平面之四 個位元線層之各位元線層上包括288個位元線，因而總計 每區塊1,152個位元線。該些位元線係2:1交錯，使得在一 陣列區塊之頂部及底部的該等行解碼器及資料1/()電路之 各電路介接576個位元線。還涵蓋此類位元線及陣列區塊 之其他數目及配置，包括更高數目。 在一選定記憶體陣列區塊内’該些源極選擇匯流排線 XSELN(或反向源極選擇匯流排XSELp)之一係由一列偏壓 電路來解碼並驅動至一有效偏壓條件，而剩餘匯流排線 (還稱為"偏壓線"）係驅動至一無效條件（即一適用於一未選 123l74.doc -34- 1345785 定子線之電幻。因此，—單msEL線（即列選擇線， 其對應於圖3内的解碼輸出節點158)驅動該選定記憶體區 塊内的-字線為低態，並將該選定區塊内的其他n i字線 驅動至·未選定偏μ位準。在其他非選定記憶體區塊内， 該等源極及反向源極選擇匯流排之任何個別匯流排線均不 驅動為有效’故該有效尺肌線不選擇任何字線。或者， 可使在未選定Ρ車列區塊内的該等源極及反向源極選擇匯流 排浮動’特別係在該正向模式下。 各列選擇線橫跨整個記憶體條内的所有記憶體區塊，並 驅動位於該條之各對區塊（以及兩個以上’各分別位於該 等第一及最後區塊"外部"）I，之間"的一個別四頭字線驅動 器。該等RSEL線還可稱為"全域列線”，且還可對應於本文 所參考之該等列解碼器輸出節點。範例性電路、操作、偏 壓條件、浮動條件、操作模式（包括讀取及程式化模式）及 類似等之額外細節進一步說明於前述美國專利第6,879,5〇5 號，並另外說明於授予Christopher J, Petti等人之美國專利 案第7’054,21 9號，標題為"用於緊密間距記憶體陣列線之 電晶體佈局組態”，其全部揭示内容以引用形式併入本 文，並進一步說明於Roy E. Scheuerlein等人在2005年6月7 曰申請的美國申請案第11/146,952號，標題為"用於非二進 制記憶體線驅動器群組之解碼電路"，作為美國專利申請 公告案第2006-0221702號於2006年1〇月5日頒佈，其全部 揭示内容以引用形式併入本文。 為了加快一全域列線之選擇時間，該些RSEL線係藉由 i23174.doc -35· 1345785 二階層歹|j選擇解碼器302、304(還稱為”全域類解碼器 3 02 304 )’各刀別在陣列條左右側而位於陣列外部在 其兩端來加以驅動。藉由使用一階層解碼器結構，減小全 域列解碼器302之大小，從而改良陣列效率。此外可方 便地提供一反向解碼模式以獲得改良測試能力如進一步 說明於2006年7月6日作為美國抓了申請公告案第鳩， 0145 193號頒佈，於2004年12月3〇日申請的美國申請案第 11/〇26’493號’ Kenneth K’ s。等人之”雙模式解碼器電路、 併入其之積體電路記憶體陣列及相關操作方法"中，其全 4揭不内U引用方式併人本文。用於此類階層式解碼器 之範例性電路可見諸於美國專利申請公告案第跡 〇1偏39 Am ’ Luca G· Fas〇u等人之，，用於使用多層級多 頭解碼器之密集記憶體陣列之階層解碼之裝置及方法"， 其全部揭示内容係以引用形式併入本文。 在本文所述之特定材料中 觀例性四頭解碼器電路包 ，、… -V时电吩巴

括四個"選定，，偏麼線與一單一未選定偏壓線。此命名之基 本原理係因為在選擇-給轉碼器頭之輸人（即驅動至二 有效位準）時，該解碼器頭將其輸出耦合至一"選定，，偏壓 線。然而，此點絕不暗示著，所示該等頭之全部四個均驅 動其個別輸出至-反映正在選擇該輸出之位準，因為—般 情況下㈣等選定偏壓線之―係在—適合於—選定輸出之 條件下實際偏μ，而剩餘三個選定偏壓線係在—適合於_ 未選定輸出之條件下偏壓。用於—多頭解碼器之該^，選 疋"偏壓線在本文中係說明為—，,源極選擇匯流排"，作類 123174.doc

•36· 1345785 似操作，另有提醒的除外。某些具體實施例還包括一第二 此類匯流排，其係一"反向源極選擇匯流排"而非一單—未 選定偏壓線。 反之，若用於該多頭解碼器之輸入節點係無效或未選 疋，則所有此類頭均驅動其個別輸出至一相關聯”未選定" 偏壓線（或一反向源極選擇匯流排之個別匯流排線）^對於 許多有用具體實施例，此類未選定偏壓線可組合成一由該 多頭解碼器之所有頭共用的單一偏壓線。 類似或相關子線解碼器結構及技術，包括此類解碼之額 外階層、用於該等解碼匯流排（例如XSELN與XSELP)之偏 壓電路阻止及相關支援電路，係進一步說明於R〇y Ε

Scheuerlein及 Matthew P. Crowley之美國專利第 6,856,572 號，標題為”利用具有雙用途驅動器裝置之記憶體陣列線 驅動器之多頭解碼器結構"，其全部揭示内容以引用形式 併入本文、以及Roy E. Scheuerlein及Matthew P. Crowle之 美國專利第6,859,41〇號，標題為"特別適合於介接具有極 小佈局間距之樹狀解碼器結構"，其全部揭示内容以引用 形式併入本文。 圖12係表示依據本發明之特定具體實施例之一三維記憶 體陣列之一字線層及一位元線層之一俯視圖。其他字線層 及位元線可使用該等所示層來實施並在某些具體實施例中 共用相同的垂直連接。顯示記憶體區塊332、334分別包括 複數個位元線333、335 ’並具有2: 1交錯的字線片斷。至 用於一區塊之該等字線片斷之一半的垂直連接係在該區塊 123J74.doc •37· 1345785 左側（例如字線片斷337及垂直連接339)，而至用於該區塊 之該等字線片斷之另一半的垂直連接係在該區塊右側（例 如字線片斷336及垂直連接340)。此外，各垂直連接在二 相塊之各區塊内用於一字線片斷。例如’垂直連接 340連接至在陣列區塊332内的字線片斷336並連接至陣列 區塊334内的字線片斷338。換言之，各垂直連接（例如垂 直連接340)係由在二相鄰區塊之各區塊内的一字線片斷來 共用。然而，若所期望的，用於該等第一及最後陣列區塊 之個別"外部"垂直連接僅用於該等第一及最後陣列區塊内 的字線片斷。例如，若區塊334係形成一記憶體陣列（或一 記憶體機架）之複數個區塊之最後區塊，則其外部垂直連 接（例如垂直連接344)可僅用於區塊334内的字線片斷342 , 因而遍及該陣列之其他部分不由二字線片斷共用。 藉由交錯所示字線片_，料垂直連接之間距係個別字 線片斷自身之間距的兩倍。此點特別有利，因為可獲得用 於許多被動元件記憶體單元陣列之字線間距明顯小:可獲 得用於可能用於形成垂直連接之許多通道結構之間距。而 且，此點還可減小字線驅動器電路之複雜性以實施於記憶 體陣列下面的半導體基板内。 〜 現在參考圖13，顯示一示意圖，其表示依據本發明之裝 定具體實施例具有_片斷化字線配置之-三維記憶則 列。各字線係由在該記憶體陣列之至少—（且較有利的多 個）字線層之-或多個字線片斷所形成。例如，—第一— 線係由置放於該記憶料列之—字線層上时線片斷36| 123174.doc -38- 1345785 與置放於另一字線層上的字線片斷362所形成β該等字線 片斷360、362係藉由一垂直連接358來連接以形成第一字 線。垂直連接35 8還提供一連接路徑至置放於另—層（例如 在該半導體基板内）的驅動器裝置丨71、_來自一列 解碼器（未顯示）之解碼輸出352實質上平行於該等字線片斷 360、362而橫過，有時透過裝置172將該等字線片斷36〇、

，輕σ至貝質上平行於該等字線片斷而橫過之解碼偏 壓線167(例如源極選擇匯流排XSELN)，有時透過裝置 將該等字線片斷360、362耦合至一解碼偏壓線2〇3(例如如 圖9所不之反向源極選擇匯流排XSELP) 〇 還顯示字線片斷361、362，其係藉由一垂直連接359連 接以形成一第二字線並提供一連接路徑至字線驅動器電路 175、Π6。來自該列解碼器之另一解碼輸出353有時透過 裝置176將該些子線片斷361、363耦合至解碼源極選擇線

(即偏壓線"）167，有時透過裝置175將該等字線片斷361、 3 63耦合至解碼偏壓線2〇3〇儘管此圖示概念性介紹一範例 ^車列組態，但下面說明許多具體實施例，其包括所示組 ，之變更，而且包括可能適用於特定具體實施例，但不一 定適用於全部具體實施例之細節。 在特定較佳具體實施例中，利用—六頭字線驅動器。與 此=頭字線驅動H電路相關聯之六個字線由兩個相鄰記憶 體區塊共用，如在前述美國專利第'㈣州號中所述。換 0 八頭子線驅動器解碼並驅動二相鄰區塊之 品鬼内的/、個字線。如該圖所暗示，該些相鄰區塊可胡 123l74.doc •39· 1345785 分別在該等相關聯字線驅動器左邊及右邊。然而，在較佳 具體實施例中，此類多頭字線驅動器實質上係置放於該等 陣列區塊下面，且僅至該等字線之該等垂直連接係製造於 該等區塊之間。 涵蓋具有非鏡射陣列（例如一字線線層僅與一單一位元 線層相關聯）之特定具體實施例，諸如在“以G Fas〇li等 人於2005年3月31申請的美國申請案第11/〇95,9〇7號，標題 為"用於在記憶體陣列内併入區塊冗餘之裝置及方法"，現 為美國專利第7，142,471號中所述，其全部揭示内容係以引 用形式併入本文。特定言之，圖15顯示4個位元線層、同 時在一陣列區塊之頂部及底部側上的一 16頭行解碼器◊此 圖顯示在4位元線層之各層上的4位元線係由一單一丨6頭行 解碼器耦合至頂部資料匯流排（說明4 1/〇層），且同樣地在 相同4位元線層之各層上的4位元線係由一單一丨6頭行解碼 益而耦合至該底部資料匯流排（但在該說明中，該等兩個 群組的16選定位元線係位於相同陣列區塊内）。涵蓋其他 半鏡射具體實施例，例如二位元線層共用一字線層之該等 具體實施例，以形成二記憶體陣列。 在接下若干圖中’說明利用重置程式化（即反向偏壓程 式化）之各種具體實施例。因此，一些定義係依次用於本 揭不内容之此部分。術語"設定"應視為正向偏壓一單一（或 群組）記憶體單元，以透過各記憶體單元引起一更低電 阻。術語”抹除"應視為正向偏壓一記憶體單元區塊，以透 過各圮憶體單元弓丨起一更低電阻。最後，術語"重置，，應視 123174.doc -40- 1345785 °壓—記憶體單元以透過各此類單元引起一更高電 阻（關於*本文所述之其他具體實施例，此類定義可能不 適用。特定言之’術語"抹除”可還指橫跨—記憶體單元之 反向偏壓條件以增加該單元之電阻。） 現在參考圖14，一記憶體陣列370包括一第一條371與一 第二條372。該第—條371係還標注為條0而該第二條372還 標注為條1。條371包括二記憶體機架Bay—〇〇與卜各

此類記憶體機帛包括複數料列區塊(例如16此類記憶體 陣列區塊)。儘管顯示此範例性記憶體陣列370包括兩個記 憶體條’纟具有兩個記憶體機架’但還涵蓋其他數目的條 及機架。 "亥第5己憶體機架Bay_00表示其他記憶體機架。總計表 示16個記憶體陣列區塊，其中兩個標注為374及375，各具 有置放於該記憶體陣列下面的一感應放大器（例如在該等 半導體基板層内，但是一或多個記憶體平面可形成於在該 等基板層上形成的一介電層上）„ 一頂部行解碼器電路 3 8 0、一頂部資料匯流排3 7 3及一頂部位元線選擇區塊3 8】 跨越此機架之16個陣列區塊，且與從各陣列區塊之頂部退 出之該等位元線相關聯。一底部行解碼器電路379、一底 部資料匯流排378及一底部位元線選擇區塊382跨越此機架 之16個陣列區塊，且與從各陣列區塊之底部退出之該等位 元線相關聯》 應明白，頂部行解碼器電路3 8 〇可說明為在該等陣列區 塊π上面”，而底部行解碼器電路379可說明為在該等陣列 123174.doc 41 1345785 區塊，，下面"。此術語視覺上反映示意圖中所示之電路區塊 之方位。此類位置還可描述為在該等陣列區塊"一側"及 ’’相對側”(但此公認地暗示著一水平基板用於其上實施此電 路之積體電路）。此外，方向術語"北"與"南"制於說明各 種電路區塊之位置關係的方便術語。 相比之下’在特定具體實施例中，記憶體陣列可形成於 基板"上面"’而各種電路組塊係說明為在記憶體陣列"下

面如本文所適用’在基板或一記憶體陣列區塊（其均係 一般具有一平面特性之實際實體結構）的"上面”或"下面”係 相對於一垂直於此類基板或記憶體平面之表面而言。 在圖14中，儘管底部行解媽器可描述為在該等陣列區塊 "下面，，，但此類行解碼器不一定在該記憶體陣列下面（即更 靠近基板）。相比之下，可假定描料在該陣龍逸邊界 :並描述為在該陣列區塊”下面，，或"之下"的該等感應放大 益區塊（標注為SA)，則專遞此類實體位置及結構關係。在 本說明書及各種圖之背景下，應清楚"上面，，及"下面"之用 法0 在特定範例性具體實施例中，該等位元線解碼器係_ 解碼器，並同時選擇在一選定記憶體陣列區塊之頂部側上 的16位元線。此"選擇"涉及行解碼，不一定暗示著所有μ 位元線實際上同時程式化。It等十六個選定位元線較佳的 係在四個位元線層之各層上配置成在頂部（或用於其他解 碼器之底部）退出該陣列的四個相鄰位元線。 頂部資料匯流排373之該等十六個1/〇線水平橫越所有十 I23174.doc -42· U45785 六個區塊。此類匯流排對應於上述SELB匯流排。此資料 匯抓排373之該等個別匯流排線之各匯流排線係耦合至分 佈於該等所示十六個區塊中之十六個感應放大器電路之一 個別者。該等十六個資料匯流排線之各資料匯流排線還可 耦合至一相關聯偏壓電路（即一重置電路），其可在一特定 操作模式期間用於適當偏壓該等"選定"16個位元線内的該 等個別位元線。例如，對於一重置操作模式，此重置電路 依據用於該等16位元線之各位元線之資料位元，並還依據 允許同時程式化之位元線數目（當然意味著耦合至特定位 兀*線之欲程式化單元）來適當偏壓該等"選定"丨6位元線内的 該等欲程式化位元線與該等不欲程式化位元線。可停用該 二偏壓電路並引起其在該等選定位元線藉助資料匯流排 3 73(即上述SELB匯流排）而耦合至個別感應放大器時在一 讀取操作模式期間展現一高阻抗。 底。卩資料匯流排3 7 8之該等十六個I/O線水平橫越所有十 ,、個區塊。此類匯流排對應於上述另一 selb匯流排，此 時係用於在陣列底部退出之該等位元線（應記住該等位元 線係2:1交錯）。如前述，此資料匯流排378之該等個別匯流 排線之各匯流排線係耦合至分佈於該等所示十六個區塊中 的十六個感應放大器電路之一個別者。在各群組的16區塊 ^即一機架）中，存在連接至32個選定位元的32個感應放大 器° ,讀取模式下，所有該等選定位元線可配置成用以落 入該等十六個區塊之一内’或可另外配置，如此處將要說 月該等感應放大器可方便地實施於記憶體陣列區塊之

123174.doc •43 · 1345785 下，但該等資料匯流排線373、378、該等十六頭行選擇解 碼器（即該等位元線選擇區塊381、382)及該等行解碼器 379、380之一小部分較佳的係實施於該陣列區塊外部。有 用行解碼器配置之額外細節可見諸於美國申請案第 11/〇95,907號（美國專利第7，142,471號）以及前述美國專利 申s月公告案第2006-0146639 A1號中。 在一程式化模式下，總程式化電路之數量可限制同時程 式化記憶體單元之數目。此外’沿一單一選定位元線或字 線流動之程式化電流之數量還可限制記憶體單元之數目， 其可同時可靠地加以程式化。在所示範例性架構中，若兩 各行解碼器選擇相同陣列區塊内的位元線，則一陣列區塊 總計選定32個位元線。假定各解喝器從四個位元線層之各 層中選擇四個位疋線（即來自各個別記憶體平面之四個位 元線），則在各記憶體平面上的選定字線片斷須支援用於 總計八個敎記憶體單元之程式化電流。（參見圖13以顯 不每層的個別字線片斷。)該些選定記憶體單元之四個，己 憶體單元與向北退出之位元線相關聯，而其他四個選定； 憶體早凡係與向南退出位元線相關聯 =⑽單元將由相同字線驅動器電路來驅動：: 動器電路來驅動。 ^係由其自身位兀線藤 精二ί所暗不’即便用於32個單元之總程式化電流可由該 積體電路來供應，用於8個選定 田 可U择I认 、疋D己德體早％之程式化電流 了〜各層上的料選定字線片^丨起1可接收的電麼 123174.doc •44- 1345785 降。此外，該選疋子線驅動器電路可能無法使用可接收電 壓降來驅動此類電流。 在一重置程式化模式下，將一反向偏壓施加至各選定被 動記憶體單元，藉此將可修改的電阻材料重置至一高電阻 狀態以程式化使用者資料。在一區塊内的一或多個位元線 可選定用於同時程式化’且隨著該等位元之某些位元重置 至一更高電阻狀態，從該選定位元線流向該選定字線之電 流明顯減小，且該等剩餘位元由於減小的字線以降而看見 一明顯更高的電壓。由此，更容易程式化之該等位元先改 變狀態，從而使更，•頑固"的位元看見一略微更高的電壓以 幫助程式化此類位元。 雖然如此，但使32個選定記憶體單元駐留於相同陣列區 塊内可能由於任一上述原因而難以接受。因此，兩個不同 陣列區塊可選定用於程式化，各使用該等兩個資料匯流排 之一個別者。在圖中，陣列區塊374係交又陰影線繪製以 表不其用於重置程式化之選擇。用於區塊374之該等頂部 盯解碼器380輸出之一係有效，從而將16個選定位元線耦 合至頂部資料匯流排373(由從陣列區塊374至資料匯流排 373之箭頭表示）。此外，陣列區塊375係交又陰影線繪製 以表示其用於重置程式化之選擇。用於區塊375之該等底 部行解碼器379輸出之一係也有效，從而將16個選定位元 線耗合至底部資料匯流排378(由從陣列區塊375至資料匯 流排378之箭頭表示）。 單—列377係由在該記憶體陣列之任一側上的該等全 123174.doc •45- 1345785 域列解碼器（未顯示）來選定，其橫跨整個條371來驅動一全 域列選擇線。此類全域列選擇線對應於圖9所示之列解碼 器電路之解碼輸出158。一多頭字線驅動器電路係致能（藉 由在其源極選擇匯流排及反向源極選擇匯流排上的適當偏 壓條件）以驅動區塊374内的一選定字線376與在區塊375内 的一選定字線。由於共用在此範例性具體實施例内的該等 字線，故一此類選定字線驅動器電路驅動在二區塊374、

円的子線。整個程式化電流仍透過此一選定字線驅動 器電路而發起，但現在沿各選定字線片斷之電流減半，由 於各字線片斷現在僅支持4個選定記憶體單元。應注意， 在區塊374及375内的下一更高或更低字線係藉由二分離字 線驅動器裝置來驅動且在該等字線驅動器裝置之任一者内 的峰值電流將大約為一半。藉由選擇以將資料頁配置於一 對應於奇或偶字線之更複雜區塊配置内，可完全避免共用 字線驅動器。例如’假定從—給定陣列區塊左側驅動偶字 線，且從一給定陣列區塊右側驅動奇字線。當在給定陣列 區塊内選定一偶字線時，可同時選定其左邊的區塊，且當 在-給定㈣區塊内選擇-奇字線時，可㈣選定其右邊 的區塊。在此情況下’沒有任何選定字線出現在—未選定 P車列區塊内。在-替代性具體實施例中，&寫人資料頁可 配置成用以避免共用字線驅動器。 在上述雙資料匯流排範例中’各記憶體區塊係與兩個資 料匯流排373、378相關聯。在—不同記憶體循環中，與陣 列區塊3 7 4相關聯之其他位元線將被耦合至底部資料匯流 123174.doc * 46 -

1345785 排3 7 8，而與陣列區塊3 7 5相關聯之其他位元線將被輕合至 ·· 頂部資料匯流排373。在此及其他具體實施例中，為了最 -·: 佳化效能’在一給定機架内選定用於讀取之該等區塊不同 於選定用於重置之該等區塊。一次選定一單一區塊用於讀 取，但選定兩個區塊用於重置。該等兩個資料匯流排二者 均讀取有效，但存取一單一區塊，不同於上述重置存取。 ： 存在提供類似好處之各種其他雙資料匯流排配置。圖i 5 • 顯示一記憶體機架400，其中該等奇數記憶體區塊係僅與 一第一資料匯流排相關聯，而該等偶數記憶體區塊係僅與 一第二資料匯流排相關聯。奇數陣列區塊4〇6係與該第一 資料匯流排402相關聯，其係表示為位元線選擇區塊4〇8， 而偶數陣列區塊407係與第二資料匯流排4〇4相關聯。二記 • 憶體陣列區塊（例如陣列區塊406、407)係同時選定，各將 其選定位元線耦合至該等資料匯流排（表示為個別粗體箭 頭 410、412)之一。 • 圖16顯示一記憶體機架42〇，其中各記憶體區塊係與一 第一資料匯流排422與—第二資料匯流排424二者相關聯。 在一所示記憶體循環中，第一陣列區塊426係選定並將其 選定位元線糕合（粗體箭頭43〇)至第一資料匯流排—，而 第二陣列區動27係同時選定並將其選定位元線輕合（粗體 箭頭432)至第二資料匯流排.在另—記憶體循環中， 第一陣列區塊426可被選定並將其選定位元線輕合至第二 ^料匯流排4 2 4，而笛- 而第一陣列區塊427係同時選定並將豆選 定位元線耦合至第—資料匯流排422。 /、 123l74.doc •47- 1345785 圖17顯示一記憶體機架44〇，其中各記憶體區塊係與一 第負料匯/;IL排442與一第二資料匯流排444二者相關聯， 其均位於該等陣列區塊之相同側。第一陣列區塊446係憑 藉一第一位元線選擇區塊449而與該第一資料匯流排442相 關聯，並還憑藉一第二位元線選擇區塊448而與第二資料 匯流排444相關聯。在所示範例性記憶體循環中，二記憶 體陣列區塊（例如陣列區塊447、446)係同時選定，各將其 選定位元線耦合至該等第一及第二資料匯流排442、 444(表示為個別粗體箭頭45〇、454)。 現在參考圖1 8，描述一記憶體機架46〇，其類似於上述 記憶體機架Bay_〇0，除了在此範例性具體實施例中，兩個 同時選定陣列區塊462、464係不相鄰。在一所示記憶體循 環中，陣列區塊462係選定並將其選定位元線耦合（即粗體 箭頭）至上部資料匯流排466，而陣列區塊464係同時選定 並將其選定位元線耦合至一下部資料匯流排468。此組織 在相鄰記憶體陣列區塊之間不共用該等字線時特別有用， 但即便共用此類字線之情況下仍能使用。在此情況下，在 一選定區塊内的一選定字線還將伸入相鄰記憶體區塊内。 在該些所示具體實施例之各具體實施例中，一個以上區 塊係選定用於重置程式化。反向偏壓係施加至該等選定陣 列區塊（即選定"子陣列"）内的該等被動元件單元，藉此將 可修改電阻材料重置至一高電阻狀態以將使用者資料程式 化在該陣列内。此可能由於若干原因在高帶寬下完成。首 先’藉由選擇一個以上區塊用於程式化，可增加同時程式 123174.doc •48- 1345785 化記憶體單元之數目超出一給定字線片斷所強加或甚至一 給定字線驅動器電路所強加之該等限制。可選定兩個以上 選定陣列區塊’只要該等資料匯流排到達各此類區塊。此 外’該程式化方向有助於允許程式化更大數目的單元。換 言之’由於該等程式化位元之某些位元重置至一更高電阻 狀態’從位元線流向字線之電流數量明顯下降，故勝餘位 元由於不斷減小的字線電壓降而看見略微更高的電壓。對 於一給定最大程式化電流，可能從低至高電阻比從高至低 電阻可靠地程式化更多位元。還貢獻於一高帶寬程式化的 係在全部大量未選定字線及位元線上的該等偏壓條件。由 於該些線全部保持接地，故不存在選定及取消選定陣列區 塊時升壓偏壓該等未選定陣列陣列相關聯之較大延遲，也 不存在必須容納以上升及下降偏壓此類陣列區塊之較大電 流暫態電流。應注意，在此重置程式化配置中，甚至在選 定記憶體區塊内的該等未選定字線與位元線偏壓在接地下 (即使用特定範例性解碼器結構時向左浮動卜 在範例性具體實施例中，可組織一記憶體晶片，使得各 機架具有其自己的讀取寫入電路組與將該等讀取/讀寫電 =連接·至位^線選擇電路之至少—資料匯流排。此匯流排 橫跨該機架之寬度而延伸，或換言之"跨越"區塊群組。可 忐存在在該等區塊頂側的一行解碼器以及在該等區塊底側 $ —第二行解碼器，故存在兩個資料匯流排。在特定具體 貫施例中’可能存在與各個別資料匯流排相關聯的兩組讀 取寫入電路。較佳的係一特定資料頁係分散至所有機架以

123174.doc •49- 1345785 獲得最高帶寬。此點係藉由在各記憶體機架内的一對選定 ： 陣列區塊而描述於圖μ所示之範例性具體實施例中。 .·: 較佳的係該等選定位元係分佈於一機架内的兩個區塊 • 上，一區塊具有由該等行解碼器之一選定並於該等資料匯 流排之一相關聯之位元線，而帛二區塊係由另—行解碼器 ·· 及資料匯流排來選定，使得每機架加倍帶寬，但在任一字 ： '線4 1^流動之冑流不變。此外，在一選定行位置之該等 • 位元線之一或許多者係同時選定用於重置程式化。同時程 式化㈣目可能受從一區塊内的該等選定位元線流向共用 字線之電流的限制。但此限制在—方法中得到減輕，:中 由於該等位元之某些位元重置至一更高電阻狀態，透過 已重置”單70之電流減小，沿共用字線片斷之汛降減小， 且剩餘位元獲得更多電廢以促進其重置。 I各選定區塊内的該等選定字線較佳的係全部在相同列 上，從而消除解碼蘊涵，因為該全域列解碼器電流不需要 • 變化以支援此點。較佳的係該等同時選定區塊係相鄰，特 • 別在相鄰區塊之間共用字線之情況下。該解碼可配置，使 得對於在兩個相鄰區塊之間共用的任一選定字線，該虺 個相鄰陣列區塊可經組態成同時選定陣列區塊。例如，置 放於該等及第二區塊之間的一給定字線驅動器驅動在該第 一及第二區塊（二者同時選定）内的一共用字線。下一字線 (假定其係在該等陣列區塊之左右側採用2:1交錯形式）將由 該等第二及第三陣列區塊之間的一陣列線驅動器來驅動， 該等陣列區塊還可以係選定陣列區塊。此點避免處理選定 123174.doc -50- /^5 子線伸入相鄰非選擇陣列區塊内。 當使用重置程式化時，各記憶體單元係藉由該"設定，，操 作模式而設定回至—低電阻狀態，該設定操作模式可用於 再寫新"貝料，或藉由一次施加正向偏壓至一位元或在一 資料頁或—抹除區塊内的許多位元來抹除一群組位元。高 效能抹除可藉由在一區塊内選擇多個位元線或多個字線， 並將該等單元設定至低電阻來獲得。在位元驅動器路徑内 的限流電路限制流動至共用字線之總電流。取決於所選記 憶體單元技術、及設定電流及重置電流之相對數量、及u 單元洩漏電流之數量，可比用於重置（即程式化）選定更少 區塊用於設定或抹除操作。 一電阻材料之選擇係形成二極體之多晶矽材料。一反熔 絲（"AF”）可與多晶矽二極體串列，且該反熔絲係在製造時 一格式化步驟中在程式化事件之前跳變。該反熔絲用於限 制設定時單元傳導之最大電流。 如上述，較佳的係該記憶體陣列包括一片斷化字線架構 (如圖12及13所示），且較佳的係一三維陣列。在特定具體 實施例中，在一給定字線層上的該等字線係與在一單一位 元線層上的位元線相關聯，而在特定具體實施例中，在一 所謂”半鏡射"配置中，在一給定字線層上的該等字線在二 位元線層（即^義二記憶體平面的—單—字線層與二位: 線層）之間共用。此類記憶體陣列結構進一步說明於前述 美國專利第6,879,505號中。 至此該等各種解碼器電路之說明主要集中於說明一單一 I23174.doc 1345785 陣列區塊。應記得，各解碼器曾在一源極選擇匯流排以及 對於某些具體實施例一反向源極選擇匯流排之背景下加以 說明。該字線解碼階層可視為相對直接。源極選擇匯流排 及未選定偏壓線或者反向源極選擇匯流排係基於位址資訊 來解碼，並依據哪個陣列區塊係有效來驅動。本文中他處 已參考類似列解碼電路。可使用於與未選定陣列區塊相關 聯之字線的該（等）個別源極選擇匯流排及/或未選定偏壓線 向左浮動。 關於該等行解碼器配置，一階層式匯流排配置可用於提 供咕取/寫入資料之有效路由以及在選定及未選定陣列區 塊内之位元線之有效偏壓。將在圖9及〗〇所示之雙源極選 擇匯流排解碼器之背景下說明有用階層式匯流排配置，但 该些配置可調適用於其他解碼器具體實施例。 在4等正向操作（讀取及設定）中，一範例性階層式匯流 排配置在該SELN匯流排上提供一適當偏壓用於一選定陣 歹J區鬼並使未選定陣列區塊的seln匯流排浮動。此點 有助於減小相鄰一選定陣列區塊内之陣列區塊内的不合需 要力率/肖耗。在一選定陣列區塊内的該等未選定字線係偏 壓在一相當高電壓vux(例如VPP-VT)下，且在一共用字線 木構下該些未選定字線還延伸至相鄰未選定陣列區塊 (即在未選定陣列區塊内的該等字線的一半與該選定陣列 區塊一起共用卜在相鄰陣列區塊内的該等未選定位元線 較佳的係在該未選定位元線電塵VUB(例如ντ)下偏壓。此 點由於透過未選定記憶體單元之戌漏電流而浪費功率。在 123174.doc -52- 1345785 相鄰未選定陣列區塊内的該等字線之另—半係浮動，使得 ··其心爲直至彻電塵，故^馬功率係針對該等未選定單元 -· 之一半而最小化。 、 • 該範例性階層式匯流排配置還在-重置操作模式下提供 一較長SELN路徑，其跨越許多區塊以到達在該等陣列區 _· 塊下面分佈的該等重置資料驅動器。 ： 四個範例性階層式匯流排配置係描述於接下四圖中。現 • 纟參考圖19，描述一匯流排配置5〇〇,其包括三個記憶體 陣列區塊502、504、506,丨表示在—機架内的所有陣列 區塊。儘管僅顯示三個陣列區塊，但應清楚該配置之遞增 性質以及其至任一陣列區塊數目的延伸性。顯示用於各個 別陣列區塊的一個別SELN匯流排片斷。如本文所使用， • 一匯流排片斷僅係比其他此類匯流排更小的一匯流排，而 在其他具體實施例（下述）中，多個匯流排片斷可一起耦合 以形成單一更大匯流排。 ® 在設定模式下，用於一選定陣列區塊之SELN匯流排片 斷係搞合至一更長GSELN匯流排，其藉由一耦合電路508 而跨越整個記憶體機架。此耦合電路508可簡單至16個電 晶體’各將一個別SELN匯流排線耦合至個別GSELN匯流 、 排線。此耦合電路508係由一控制信號EN_GSELN來致 能’其在設定模式或在重置模式時有效用於選定陣列區塊 (下述）°在該設定模式期間，此GSELN匯流排係耦合至未 選定位元線電壓VUB(即該GSELN匯流排之各匯流排線係 耦合至此電壓）。用於該等未選定陣列區塊之個別

123174.doc •53 - 1345785 EN_GSELN控制信號係有效，個別耦合電路508關閉，因 而需要時使個別SELN匯流排片斷浮動。 在重置模式下，用於所有陣列區塊之個別EN_GSELN控 制信號係有效，且個別耦合電路508係開啟以將個別SELN 匯流排片斷耦合至該GSELN匯流排。此點提供寫入資料至 所有陣列區塊，不管選擇哪個區塊。該SELB匯流排係驅 動至該VUX電壓（例如接地）以提供未選定位元線偏壓條件 用以重置程式化。 此係一相對簡單的電路配置，每陣列區塊（耦合電路 5 08)僅需要一另外16個全域線（GSELN)及16個額外電晶 體。缺點（至少相對於下述其他具體實施例而言）包括在該 等SELB及SELN匯流排二者上的一相對較高電容。在該 SELB匯流排上的電容始終存在，但僅在一讀取循環期間 確定，而在所有該等SELN匯流排片斷係耦合至全域匯流 排GSELN時，此時期間該等組合匯流排傳遞重置資料資 訊，在該SELN匯流排上的較高電容在該重置模式期間存 在。 在特定其他具體實施例中，該重置模式可組態有整個非 負電壓，而不將重置電壓VRR分割成- VRR/2及+VRR/2 » 在此情況下，該等未選定字線及位元線係在中點（現在係 VRR/2)下偏壓。因此，當從重置模式出來時，應小心控制 該些線之放電速率以免在放電時過多電流突波。 現在參考圖20，描述另一具體實施例，其中該等個別 SELN匯流排片斷係一起耦合以形成一單一更大匯流排， 123174.doc -54- 1345785 其跨越整個記憶體機架。在設定模式下’用於一選定陣列 區塊之SELN匯流排係藉由一耦合電路532而耦合至一單一 偏壓線VUB，其跨越整個記憶體機架。此耦合電路μ〗可 簡單至16個電晶體，各將一個別SELN匯流排線耦合至該 VUB偏壓線（其係耦合至一適當偏壓電路，如所示卜此耦 合電路532係由一控制信來致能，其係在設定 模式時針對該選定陣列區塊有效。對於該等未選定陣列區 塊，該個別BLATVUB控制信號係無效，個別耦合電路532 關閉’因而需要時使個別SELN匯流排片斷浮動。 在重置模式下，該SELB匯流排係驅動至該VUB電壓（例 如接地）以提供未選定位元線偏壓條件用於重置程式化。 此外，該等個別SELN匯流排片斷係藉由一耦合電路533 一 起耦合以形成一跨越整個記憶體機架之單一匯流排，該記 憶體機架係耦合至該重置電路以向該等組合匯流排提供重 置資料資訊。該等SELN匯流排片斷之一可藉由匯流排536 而耦合至該重置電路。在特定具體實施例中，一耦合電路 535可用以在RESET模式下向重置區塊提供連接。 此係一相對簡單的電路配置，其每陣列區塊（該等耦合 電路532、533)僅需要一額外偏壓線（VUB)及32個額外電晶 體。類似於先前具體實施例’在二selb與SELN匯流排上 仍存在一相對較高電容。 現在參考圖21，描述一匯流排配置550,其併入來自二 先前具體實施例之特徵。在SET模式下，用於一選定陣列 區塊之SELN匯流排片斷係藉由一耦合電路554而耦合至一

123I74.doc 1345785 跨越整個記憶體機架之VUB偏壓線，耦合電路554係由一 控制信號BLATVUB來致能。用於未選定陣列區塊之個別 BLATVUB控制信號係無效，個別耦合電路554關閉，因而 需要時使個別SELN匯流排片斷浮動（由於在SET模式下該 EN—GSELN信號也無效）。 在重置模式下，用於一選定陣列區塊之個別EN_GSELN 控制信號係有效，故一個別耦合電路552係開啟以將個別 SELN匯流排片斷耦合至該GSELN匯流排。用於該等未選 定陣列區塊之個別EN_GSELN控制信號係無效，個別耦合 電路5 52關閉，故使個別SELN匯流排片斷浮動。此組態僅 向該（等）未選定陣列區塊提供寫入資料，從而明顯減小總 電容。該SELB匯流排係驅動至該VUX電壓（例如接地）以提 供未選定位元線偏壓條件用於重置程式化。 此電路配置每陣列區塊（該等耦合電路552、554)需要17 個額外線（VUB匯流排與GSELN匯流排）與32個額外電晶 體。不同於該等先前具體實施例，此配置提供用於明顯減 小SELN匯流排上的電容，由於用於未選定陣列區塊之該 等個別SELN匯流排片斷不耦合至該GSELN匯流排。在該 SELB匯流排上仍存在相當高的電容。 圖22描述另一階層式匯流排配置，此次僅利用一跨越記 憶體機架的單一全域選擇匯流排GSEL，並將SELB匯流排 分成一個別SELB匯流排片斷用於各陣列區塊。對於一選 定陣列區塊，個別SELB匯流排或個別SELN匯流排片斷係 耦合至此GSEL匯流排。在SET模式期間，該選定區塊 123174.doc -56- 1345785 SELB匯流排片斷係耦合至該GSEL匯流排，而該選定區塊 SELN匯流排片斷係耦合至該VDSEL·偏壓線（在SET期間其 傳遞一適當偏壓電路所產生之未選定位元線偏壓條件 VUB，如所示）。使該等未選定區塊SELN匯流排向左浮 動。 在RESET模式期間，該選定區塊SELN匯流排片斷係耦 合至該GSEL匯流排，而該選定區塊SELB匯流排片斷係耦 合至該VDSEL偏壓線（在RESET期間其傳遞未選定位元線 偏壓條件VUX)。再次使該等未選定區塊SELN匯流排向左 浮動。 此配置係所述該等配置中最複雜的，每陣列區塊需要17 個全域線（即跨越記憶體機架）與64個額外電晶體，且可能 在某些具體實施例中需要更多佈局面積。然而，其還在 SELB及SELN匯流排上提供低電容，因為允許更高的效 能，並提供一極模組化的區塊設計。而且，可實施更大記 憶體機架而不明顯增加該等SELB及SELN匯流排上的電 容。 在另一具體實施例中，該等行解碼器電路可加以修改以 提供一分離行解碼輸出用於位元線驅動器電路之該等 NMOS及PMOS電晶體，故可將位元線選擇器設定在高阻 抗狀態下。但此配置將明顯增加位元線選擇器面積以及自 身的行解碼器。 現在參考圖23，描述一資料電路，其包括用於該等設 定、重置及讀取模式之分離區塊。應記得，在反向偏壓模 123174.doc -57- 1345785

式（即重置模式）’該等選定位元線係耦合至一個別SELN匯 流排線（即該反向源極選擇匯流排）^此處發現一重置驅動 器615耦合至SELN匯流排617(其表示可使用四個階層式匯 流排配置之任一者的至SELN匯流排之路徑）。本質上，此 表示對於一選定陣列區塊最終耦合至SELN匯流排片斷之 路徑。欲寫入資料資訊係接收於丨/0邏輯601，在匯流排 602上傳遞至一寫入鎖存器區塊6〇4，在匯流排6〇7上傳遞

至控制邏輯608 ’該控制邏輯接著藉助控制線612來控制重 置驅動器615。 應記得，在該正向模式下，該等選定位元線係耦合至一 個別SELB匯流排線。由於二set及READ模式利用正向偏 壓模式，故一設定驅動器614及一讀取感應放大器613係同 時耦合至SELB匯流排616(其表示用於上述四個階層式匯流 排配置之任一者或可採用之任何其他配置之至SELB匯流 排之路徑）。感應資料係由匯流排6〇9而傳遞至一讀取鎖存

器605 ,由匯流排603而傳遞至1/0邏輯6〇1。各種匯流排 606、610及611提供用於一程式化控制迴路，有時稱為智 慧寫入’其可m係、成功跳變或設定時關閉程式化電 流。該等匯流排還提供-寫入前讀取能力以決定（例如）在 -後續程式化操作之前應保留之任何先前程式化狀雄（例 如LSB資料位元）。此類能力係、進—步說明於下面參考的 023-0049及 023-0055 申請案中。 圖24中描述-簡化範例性重置驅動器615以及至一選定 §己憶體單元63 8之字線及位元線選擇 ^ ^ 一表不。一字 123174.doc -58- 1345785 線選擇路徑63 9表示透過該字線驅動器電路（即解碼器頭）至 用於產生解碼源極選擇匯流排XSELN之電路的路和。—位 元線選擇路徑636表示透過該位元線驅動器電路以及透尚 任何耦合電路（例如在各種階層式匯流排配置具體實施例 中所述之該等電路）至個別SELN匯流排線635之路徑。一 較佳重置方法及相關聯重置驅動器係說明於下面束考的 SAND-01114US0及SAND-01114US1申請案中，特別涉及其 中圖13。 ’、 位元線選擇路徑之電容係在試圖程式化一新定址選定位 凡線之前預充電。此點可使用一高於實際重置選定記憶體 單几所需之數量的電流來執行，但適當定時時，此類更高 數量預充電可加快預充電時間而對記憶體單元沒有決定性 的影響。此預充電係由一在控制信號637上傳遞至位元線 選擇路徑636之預充電行信號pCHGC〇L來控制。一位元線 預充電（BLP)限流電路633與一重置限制電路634係同時提 供以控制個別位元線預充電及重置電流之上部數量。若資 料使知·不需要任何重置操作，則二者均由信號632來停 用’且SELN匯流排線63 5浮動。 反之，若資料使得要重置記憶體單元，則停用線632係 …、效且暫時（例如200 ns至500 ns)致能BLP限流電路633 以提供一更尚位準的控制電流用於此類預充電之後其係 仔用（藉由一未顯不控制信號），使重置限流電路634來供應 一更低數量的電流用於重置選定記憶體單元。由於重置一 -己隐體單兀引起其從一更低電阻狀態變成一更高電阻狀 I23174.doc •59· 1345785 態’故很少需要感應重置操作之完成並停用重置限制 634 ’由於單元在其到達重置狀態便自動關閉。 至於上述各種具體實施例，許多類型記憶體單元能夠使 用-反向偏壓（例如上述重置模式）來加以程式化。此類單 元。括動元件單元，其具有一金屬氧化物(例如—過 渡金屬氧化物)與一二極體。其他適當單元包括在-二極 體矩陣内的一電阻材料之該等單元。範例包括-可程式化 金屬化連接 ' —相變電阻器（例如GST材料）、-有機材料 可變電阻器、一複合金屬氧化物、-碳聚合物膜、-摻雜 硫化物玻璃及一含遷移原子以改變電阻之肖特美 (SCh〇ttky)阻障二極體。所選電阻材料可提供一次可程^ 化（OTP)記憶體單元或多次寫人記憶體單元。此外，可採 用多曰曰石夕一極體，其具有反向偏塵應力修改的傳導。 用於反向重置操作之有用記憶體單元係說明於授予s

Brad Herner之美國專利第M52,030號，標題為”高密度三 維記憶體單元”；以及還說明於鳩年12月28日Tanmay Kumar等人中請的美國中請案第ιι/237，ΐ67號標題為"使 用帶可微調電阻之可切換半導體記憶體元件之記憶體單元 之方法”，於2007年4月26曰作為美國專利申請公告案第 2007 0090425號公佈。一適當金屬氧化物記憶體單元係顯 示於2006年3月31日S. Brad Herner申請的美國申請案第 1 1/394,90號’標題為"含電阻率切換氧化物或氮化物及反 溶絲之多層非揮發性記憶體單元,，。-使用-可提供多個 電阻狀態之相變材料之適當記憶體單元係顯示於Roy E. 123174.doc -60- 1345785

Scheuerlein等人申請的美國專利申請公告案第2〇〇5_ 〇158950號，標題為”串列包含介電層及相變材料之非揮發 性記憶體單元"。該些上述參考揭示案之各案全體内容以 引用形式併入本文。具有一過渡金屬氧化物（例如包括該 等具有鈷之氧化物）之其他範例性記憶體單元以及其中操 縱元件之多晶矽材料自身包含可切換電阻材料之範例性單 元係說明於下面所參考之MA-163-1申請案中。

此外，S. Brad Herner等人於2005年5月9曰申請的美國申 請案第11/125,939號，標題為"包含二極體及電阻切換材料 之可再寫記憶體單元"，於2006年12月9日作為美國專利申 請公告案第2006-0250836號公佈，揭示一串列一氧化物（氧 化鎳）併入一二極體之有用可再寫記憶體單元，其中該記 憶體單元之電阻可從低至高及從高至低電阻狀態而重複切

換。S. Brad Herner等人於2006年3月31申請的美國申請案 第11/395,995號，標題為”包含二極體及電阻切換材料^非 揮發性記憶體單元”並於2006年丨丨月9日作為美國專利申請 公告案第2006-0250837號而公佈，揭示一〇τρ多層記憶= 單元，其係使用正向偏壓來設定並使用反向偏壓來重^。 該些上述參考才曷*帛之各案全體内容以引用％式併 文0 隹本文所述許多具 —只竹纷偟円強加於各 個別匯流排線之精確偏壓條件係獨立控制。用於該等— 及重置驅動器之各驅動器的特定電壓二：： 料路經之各位元來加以調整涵=…針對資 涵蓋具有兩個以上狀 123174.doc 、· 《α •61 · 1345785 態之特定記憶體單元（即'，多層"記憶體單元）用於配合本文 所述許多結構來使用。範例性多層記憶體單元係說明於下 面參考的前述美國申請案第11/237,16號及MA-163-1申請 案中。 可用於實施本發明之範例性被動元件記憶體單元及相關 非揮發性記憶體結構係說明下列文件中，其全部内容各以 引用形式併入本文：

美國專利第6,034,882號，標題為”垂直堆疊場可程式化 非揮發性記憶體及製造方法"’授予Mark G. Johnson等 人； 美國專利第6,420,215號’標題為，，三維記憶體陣列及製 造方法"，授予N. Johan Knall等人；

美國專利第6,525,953號’標題為”垂直堆疊場可程式化 非揮發性記憶體及製造方法"，授予Mark J〇hns〇n等人； 美國專利第6,490,218號，標題為"用於儲存多位元數位 資料之蘇會為記憶體方法及系統"，授予Michael 等人； 美國專利第6,952，G43號，標題為”主動裝置中的電絕舍 柱"’授予Michael Vyvoda等人；以及 美國專利申請公告㈣US2隊㈣犯號，標題為"^ 有高及第阻抗態之不帶介電反熔絲之非揮發性記憶體身 元"’由S. Brad Herner等人申請。 下列申明案（各在相同時期 明之s己憶體單元結構、電路、 申請）說明可用於實施本發 系統及方法，各申請案全 123174.doc -62· 部内容以引用形式併入本文： 美國申請案第11/496,985號（律師檔第10519-141號），標 題為"多用途記憶體單元及記憶體陣列"，由Roy Scheuerlein與 Tanmay Kumar 申請（"10519-141” 申請案）； 美國申請案第11/496,984號（律師檔案號10519-150)，標 題為π多用途記憶體單元及記憶體陣列之使用方法"，由 Roy Scheuerlein 與 Tanmay Kumar 申請（"105 19-150” 申 請案）； 美國申請案第11/496,874號（律師檔案號10519-142)，標 通為"混合用途記憶體單元”’由Roy Scheuerlein申請 ("10519-142"申請案）； 美國申請案第11/496,983號（律師檔案號10519-151)，標 題為”混合用途記憶體單元之使用方法"，由R〇y

Scheuerlein 申請（"10519-151"申請案）； 美國申請案第11/496,870號（律師檔案號10519-149)，標 題為"具不同資料狀態之混合用途記憶體單元"，由Roy Scheuerlein 與 Christopher Petti 申請（"105 19-149"申請 案）； 美國申請案第11/497,021號（律師檔案號10519-152)，標 題為"具不同資料狀態之混合用途記憶體單元之使用方 法"’由 Roy Scheuerlein與 Christopher Petti 申請（"10519-152"申請案）； 美國申請案第11/461，393號（律師檔案號SAND-01114US0)， &題為·•在非揮發性記憶體中的受控脈衝操作”，由Roy 123174.doc -63- 1345785

Scheuerlein 申請（"SAND-01114US0” 申請案）； 美國申請案第11/461,399號（律師檔案號SAND- - 01114US 1)’標題為"用於非揮發性記憶體中受控脈衝操 作之系統"’由 Roy Scheuerlein 申請（"SAND-01114US 1" 申請案）； : 美國申請案第11/461,410號（律師檔案號呂八·- 01115US0) ’標題為"高帶寬一次場可程式化記憶體"， φ 由 Roy Scheuerlein 與 Christopher J· Petti 申請（"SAND- 01115US0"申請案）； 美國申請案第11/461，419號（律師檔案號SAND-0111 5US1)，標題為"用於高帶寬一次場可程式化記憶體 之系統”’由 Roy Scheuerlein與 Christopher J. Petti 申請 ("SAND-0111 5US1”申請案）； 美國申請案第11/461,424號（律師擋案號SAND-0111 7US0) ’標題為"在非揮發性記憶體中的反向偏壓微 • 調插作”’由 R〇y Scheuerlein 與 Tanmay Kumar 申請 ("SAND-01117US0"申請案）； 美國申請案第11/461，431號（律師檔案號SAND-0111 7US1) ’標題為"用於非揮發性記憶體中反向偏壓微 調插作之糸統"’由Roy Scheuerlein與Tanmay Kumar申 請（"SAND-01117US1"申請案）； 美國申請案第11/496,986號（律師檔案號MA-163-1)，標 題為”包含具可微調電阻之可切換半導體記憶體元件之 5己憶體早元之使用方法"’由Tanmay Kumar、S. Brad 123174.doc -64

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Herner、Roy E. Scheuerlein及 Christopher J. Petti 申請 • ("MA-163-1"申請案）； - 美國申請案第11/461，339號（律師檔案號023_0048)，標題 • 為"併入反向極性字線及位元線解碼器之被動元件記憶 體陣列"，由Luca G· Fasoli、Christopher J. Petti 及 Roy E. Scheuerlein 申請（"023-0048"申請案）； . 美國申請案第11/461，364號（律師檔案號〇23-0054)，標題 φ 為"使用併入反向極性字線及位元線解碼器之被動元件 記憶體陣列之方法”，由 Luca G. Fasoli、Christopher J.

Petti及 Roy E. Scheuerlein 申請（"023-0054"申請案）； 美國申請案第11/461，343號（律師檔案號023-0049)，標題 為"用於讀取一多層被動元件記憶體單元陣列之裝置"， • 由 R〇y E· Scheuerlein、Tyler Thorp及 Luca G. Fasoli 申請 ("023-0049"申請案）； 美國申請案第11/461，367號（律師檔案號023-0055)，標題 Φ 為”用於讀取一多層被動元件記憶體單元陣列之方法”， 由 Roy E. Scheuerlein、Tyler Thorp及 Luca G. Fasoli 申請 ("023-0055”申請案）； 美國申凊案第11/461，352號（律師檔案號023-0051)，標 題為”用於耦合讀取/寫入電路至記憶體陣列之雙資料相 依匯流排"’由 Roy E. Scheuerlein 及Luca G. Fasoli 申請 ("023-0051”申請案）； 美國申5月案第11/461,369號（律師檔案號023-0056)，標 題為"用於耦合讀取/寫入電路至記憶體陣列之雙資料相 / 123174.doc • 65· 1345785 依匯流排之使用方法π，由Roy E. Scheuerlein及Luca G. Fasoli 申請（"023-005 6"申請案）； 美國申請案第11/461，359號（律師檔案號023-0052)，標題 為”併入用於記憶體陣列區塊選擇之二資料匯流排之記 憶體陣列"’由 Roy E. Scheuerlein、Luca G. Fasoli及 Christopher J. Petti 申請（"023-0052"申請案）； 美國申請案第11/461，372號（律師檔案號023-0057)，標題 為"用於記憶體陣列區塊選擇之二資料匯流排之使用方 法"’由 Roy E. Scheuerlein、Luca G. Fasoli 及 Christopher J. Petti 申請（"023-0057"申請案）； 美國申請案第11/461,362號（律師檔案號023-0053)，標題 為”用於區塊可選擇記憶體陣列之階層式位元線偏壓匯 流排”’由 Roy E. Scheuerlein及 Luca G. Fasoli 申請（"023-0053"申請案）；以及 美國申請案第11/461，376號（律師檔案號023-0058)，標題 為"使用用於區塊可選擇記憶體陣列之階層式位元線偏 壓匯流排之方法"，由Roy E. Scheuerlein及Luca G. Fasoli 申請（"023-0058"申請案）。 應瞭解，本文所示特定範例性具體實施例一直在特定數 位範例之背景下說明，例如解碼輸出之數目、解碼器頭之 數目、匯流排線之數目、資料匯流排之數目、在一記憶體 機架内陣列區塊之數目及記憶體條之數目。可使用此揭示 案之教導來實施符合其他設計目標之其他變化。清楚起 見’並未顯示並說明本文所述實施方案之全部常規特徵。 123174.doc -66 - 1345785 大多數記憶體陣列係設計具有一相對較高的均勻产。

如，通常每一位元線包括相同數目的記憶體單元。作為J 範例，位元線、字線、陣列區塊及甚至記憶體平面2 目上常係2的—整數次冪（例如，2n)，㈣得解碼電路之^ 化及效率。但此類規則性或一致性對於本發明之任—具= 實施例中當然:不要求。例如，在不同層上的字線片斷可包 括不同數目的記憶體單元，該記憶體陣列可包括三個記= 體平面，纟第-及最後陣列區塊内的字線片斷可能在記: 體單元數目或位元線組態及對記憶體陣列設計之通常一 ^ 性的許多其他不規則變化之任一變化上不同，除非申請= 利範圍巾另有明確說明，即便如本文所述具體實施例中所 不，此類通常規則性不應引入任何申請專利獨立項之音 内。 思我 應瞭解，指示頂部、左邊、底部及右邊僅係用於一記憶 體之四側之方便說明性術語。用於一區塊之該等字線片斷 可實施為水平定向之二指間字線片斷群組，而用於一區塊 之該等位元線可實施為垂直定向之二指間位元線群組。各 個別字線或位元線群組可由在陣列四側上的—個別解碼器/ 驅動器電路及一個別感應電路來服務。 如本文所使用，一列橫跨整個記憶體機架延伸（若不橫 跨整條）並包括許多字線。如本文所使用，般跨越複數 個陣列區塊"之一匯流排或線包括幾乎跨越所有降列區 塊，例如跨越全部但除最後區塊外（例如一給定匯流排不 耦合之一最後區塊）。此類匯流排或線可置放於陣列區塊 123174.doc -67- (S ) 1345785 側，或可置放於此類記憶體區塊上面式π ^ 茚次下面（即在一垂古 於一半導體基板之方向上）。 且 如本文所使用，"將選定位元線耦合至—笛 昂一匯流排1丨a 味著分別將各此類選定位元線耦合至該第_匯流排 ^ 應匯流排線。如本文所使用，字線（制如4 ^ 對 于踝（例如包括字線片斷 位元線通常表示正交陣列線’且—般遵從此技術中的一二 通假設，即至少在一讀取操作週期驅動字線並感應位I 線。而且，如本文所使用，-”全域線"（例如一全域選^ 線）係跨越多個記憶體區塊之一陣列線，但不應得出任何 特定推論來暗示此類全域線必須橫跨一整個記憶體陣歹= 實質上橫跨一整個積體電路。 s 如本文所使用，一讀取/寫入電路（例如一設定及讀取電 路）可用於一或多個資料位元，因此可耦合至一單—導 線，或可包括麵合至用於各分離資料位元之一資料匯流排 之各匯流排線的一分離此類讀取/寫入電路。 如本文所使用，一"資料匯流排"或資料匯流排"片斷"至 少多次傳遞資料相依資訊，但不必始終如此。例如，此類 資料匯流排可針對特定操作模式來在此類資料匯流排之各 匯流排線上傳遞相同偏壓資訊。如本文所使用，一，，全域" 匯流排可橫跨多個陣列區塊，但不必橫跨（或跨越）整個記 憶體陣列。例如’此類全域匯流排可橫跨記憶體機架，而 不疋跨越一整個記憶體條。適當時，一"資料電路"可包 括嗔取/寫入電路、一設定電路、一重置電路、一讀取 電路或一程式化電路之一或多個者或任一組合。 〆·《·、 v 〇 / 123174.doc -68- 1345785 如本文所使用，"選定"線（例如在一陣列區塊内的選定位 元線）對應於由一多頭解碼器電路同時選定並各耦合至一 對應匯流排線之此類位元線。此類位元線還可以或不可以 由資料或I/O電路來選定以實際執行一給定讀取、程式 化、設定、重置或抹除操作。例如，若一 16頭行解碼器同 時選擇”並將16位元線輕合至一給定匯流排（例如seln匯 μ排），則其涵蓋沒有任何位元線、一位元線、一個以上 位元線或此16位元線群組之全部位元線可實際上接收一適 用於給定操作模式之選定偏壓條件，而剩餘位元線可接收 -未選定偏墨條件。此類匯流排可說明為一"資料相依"匯 流排。在其他具體實施例中，可能存在一個以上此類"選 定"偏壓條件在—給定匯流排上傳遞，例如在二同時選定 記憶體單元將程式化成不同資料狀態時。 如本文所使用’―被動元件記憶體陣列包括複數個2端 子記憶體單元，夂毺姑执 α 陳_如位ΪΓ二關聯χ線(例如字… 兀線）之間。此類記憶體陣列可以係一二 維（平面）陣列或可 :有—個以上記憶體單元平面之 1此匕_记憶體單元具有一非線性導電率，其中在 方向：66 Γ (例如’從陰極至陽極)上的電流低於在-正向 〇 …流。一被動元件記憶體陣列可以俜一一 式化（即一次耷入、^ 你-人了私 記憶體陣列。.此類^體陣列或一讀取/寫入（即多次寫入） 在-方向上心憶體陣列可一般視為具有一 態之組件之電流操縱元件與另-能夠改變其狀 例如—炫絲、-反炼絲、-電容器、-電阻元 J23I74.doc .69· 1345785 件等）。在選定記憶體元件時’該記憶體元件之程式化狀 態可藉由感應電流或電壓降來讀取。 在各圖中各種陣列線之方向性僅方便用於簡化陣列中二 父叉線群組之說明。如本文所使用，一積體電路記憶體陣 列係一單石積體電路結構，而非一個以上封裝在一起或緊 密近接之積體電路。 文中方塊圖可使用一連接區塊之單一節點之術語來說 明。雖然如此，但應瞭解，在背景要求時，此類"節點"可 貫際上表示用於傳遞一差分信號之一對節點，或可表示用 於載送若干相關信號或用於載送形成一數位字或其他多位 元k號之複數個信號的多個分離導線（例如匯流排）。 儘管一般傲定電路及實體結構’但應完全認識到，在現 代半導體設計及製造中’實體結構及電路可採用適用於後 續設計、測試或製造階段以及所產生製造半導體積體電路 之電腦可讀取描述性形式來具體化。因此，關於傳統電路 或結構之主張符合其特定語言，可理解為其電腦可讀取編 碼及表示，不論嵌入於媒體内或是組合適當讀取器以允許 對應電路及/或結構之製造、測試或設計精細化。本發明 係還涵蓋以包括電路、包括此類電路之封裝模組、利用此 類電路及/或模組及/或其他記憶體裝置之系統、相關操作 方法、用於製造此類電路之相關方法、及此類電路及方法 之電腦可讀取媒體編碼，均如本文所述及如隨附申請專利 範圍所定義。如本文所使用，一電腦可讀取媒體至少包括 磁碟、磁帶或其他磁性、光學、半導體（例如快閃記憶 123174.doc -70- 1345785 卡、ROM)或電子媒體及一網路、有線、無線或其他通信 媒體。—電路之一編碼可包括電路圖資訊、實體佈局資 \ 訊、行為模擬資訊及/或可包括可表示或傳達該電路之任 . 何其他編碼。 前述詳細說明僅已說明本發明之許多可行實施方案之一 些。由此原因，希望此詳細說明僅用以說明，而非用以限 制。可基於本文所提出之說明來進行本文所揭示之具體實 φ 施例之變化及修改而不脫離本發明之範疇及精神。僅希望

Ik附申睛專利範圍（包括全部等效内容）定義本發明之範 鳴。而且，上述具體實施例明確涵蓋以單獨以及採用各種 組合來加以使用。因此’本文所述之其他具體實施例、變 化及改良不必脫離本發明之範疇。 . 【圖式簡單說明】 參考附圖，習知此項技術者不僅可更理解本發明，還可 明白其許多目標、特徵及優點。 • 圖1係一記憶體陣列之一示意圖，說明選定及未選定字 線及位元線、及在一正向偏壓操作模式下的範例性偏壓條 件。 圖2係圖1所示記憶體陣列之一示意圖，但說明在—反向 • 偏壓操作模式下的範例性偏壓條件。 圖3係一字線解碼器電路之一示意圖，包括在一正向偏 壓操作條件下的範例性條件。 圖4係一字線解碼器電路之一示意圖，包括在一反向偏 壓操作條件下的範例性條件。 123174.doc •71 · 1345785 圖5係一位元線解胡ι哭φ > _ 解碼盗電路之-不意圖，包括在一正向 偏壓操作條件下的範例性條件。 圖6係-位it線解碼器電路之—示意圖，包括在 偏壓操作條件下的範例性條件。 ° 圖7係一字線解瑪考雷攸+ _ ju.

碼盗电路之一不意圖，包括對於特定A 他具體實施例在一反向偏壓操作條件下的範例性條件。 圖8係一位元線解碼器電路之_*意圖，包括對於特定 其他具體實施例在—反向偏壓操作條件下的範例性條件。 圖9倍立-具有雙解碼源極選擇匯流排之字線解竭器電路 之-不意圖，包括在一用於重置程式化之反向偏壓操作條 件下的範例性條件。 圖10係-具有資料相依源極選擇匯流排之位元線解碼器 電路之-示㈣，包括在一用於重置程式化之反向偏壓操 作條件下的範例性條件。 圖11係描述-包括—三維記憶體陣列之範例性積體電路 之一方塊圖，且該積體電路包括在該陣列一側的一全域列 解碼器與同時在該陣列頂部及底部的一對行解碼器。 圖12係表示依據本發明之特定具體實施例之一三維記憶 體陣列之一子線層及一位元線層之一俯視圖，其顯示2: ^ 交錯的字線片斷，其中至用於一區塊之該等字線片斷之一 半的垂直連接係在該區塊左側，而至用於該區塊之該等字 線片斷之另一半的垂直連接係在該區塊右側。此外，來自 二相鄰區塊之一字線片斷共用各垂直連接。 圖13係二維圖，其描述符合圖12所示者之特定具體實 123174.doc •72- 丄345785 知例之一二维記憶體陣列之一部 陳列卩抬 並說明藉助至二相鄰 陣列&塊之各區塊内一個 a 在- 線片斷之一垂直連接耦合並 在一或夕個子線層之各層上的— J 予線驅動器電路。 圖14係一記憶體陣列之—方塊 一 ±· ~ ^ , 說明二記憶體條，各 ，、有一（或多個）記憶體機架，且 列F ^ 谷機架包複數個記憶體陣 =至：列區塊係顯示為同時選定，各將其個別位元 至與该記憶體機架相關聯之二資料匯流排之-個別 圖1 5係一記憶體機架之一 , 乃塊圖，說明另一配置，苴中 一陣列區塊係顯示為同時選定 ^選疋各將其個別位元線耦合至 與該自己憶體機架相關聯之二資料 貝针匯流排之一個別者。 圖丨6係一記憶體機架之一方 _ 乃塊圖，說明另一配置，其中 二陣列區塊係顯示為同時選定 八 選疋各將其個別位元線耦合至 與遺記憶體機架相關聯之二資料匯流排之—個別者。 圖17係一記憶體機架之-方塊圖，說明另一配置，其中 :陣列區塊係顯示為同時選定，各將其個別位元線麵合至 與該記憶Μ架相關聯之二f料匯流排之—個別者，該等 匯流排係置故於該等記憶體陣列區塊之相同側上。/ 圖18係一記憶體機架之-方塊圖，說明另-配置，直中 二不相鄰㈣區塊係顯示為同時選定，各將其個別位元線 輕合至與該記憶體機架相關聯之二資料匯流排之一個別 者。 圖19係一記憶體機架之一部 1刀i 方塊圖，說明一範例 性階層式解碼配置用於在該等源極選擇匯流排上提供適當 123174.doc •73 · 1345785 條件用於選定及未選定陣列區塊。 • 圖20係一記憶體機架之一部分之一方塊圖，說明另—範 ： 例性階層式解碼配置用於在該等源極選擇匯流排上提供適 當條件用於選定及未選定陣列區塊。 圖2 1係一記憶體機架之一部分之一方塊圖，說明另一範 例性階層式解碼配置用於在該等源極選擇匯流排上提供適 當條件用於選定及未選定陣列區塊。 圖2 2係一記憶體機架之一部分之一方塊圖，說明另一矿 例性階層式解碼配置用於在該等源極選擇匯流排上提供^ 當條件用於選定及未選定陣列區塊。 圖23係一資料電路之一方塊圖，其包括用於本文所述各 種具體實施例之一讀取感應放大器、一設定驅動g、及 重置驅動器。 圖24係一範例性重置電路之一方塊圖，包括透過—選定 記憶體單元之重置路徑及該等字線及位元線選擇路徑之一 描述。 不同圖式中使用相同參考符號指示相似或相同的項目 【主要元件符號說明】 100 範例性被動元件記憶體陣列 101 被動元件記憶體單元 102 字線 103 被動元件記憶體單元 104 字線 105 被動元件記憶體單元 123174.doc -74- 1345785 106 位元線 107 被動元件記憶體單元 108 位元線 152 列解碼器 153 電源節點 154 電源節點 155 輸出/節點 156 反相器 157 多工器 158 解碼輸出 159 輸出 160 反相器 161 多工器 162 解碼輸出 164 節點 167 匯流排 168 匯流排線 171 PMOS電晶體 172 NMOS電晶體 173 PMOS電晶體 174 NMOS電晶體 175 PMOS電晶體 176 NMOS電晶體 177 PMOS電晶體 123174.doc •75- 1345785

178 NMOS電晶體 181 未選定字線 183 未選定字線 200 範例性偏壓條件 202 行解碼器 203 電源節點 204 電源節點 205 輸出 206 反相器 207 多工器 208 解碼輸出 209 輸出 210 反相器 211 多工器 212 解碼輸出 214 節點 217 匯流排 218 匯流排線 221 PMOS電晶體 222 PMOS電晶體 223 PMOS電晶體 224 NMOS電晶體 225 PMOS電晶體 226 NMOS電晶體 123174.doc -76- 1345785 227 PMOS電晶體 228 NMOS電晶體 23 1 位元線 233 未選定位元線 300 範例性記憶體陣列 302 雙列解碼器 304 雙列解碼器 306 記憶陣列區塊 308 記憶陣列區塊 310 垂直連接 312 位元線電路區塊 314 位元線電路區塊 315 位元線電路區塊 316 位元線電路區塊 318 記憶體”條π 320 記憶體"條” 322 位元線 324 位元線 332 記憶體區塊 333 位元線 334 記憶體區塊 335 位元線 336 字線片斷 337 字線片斷 123174.doc -77- 1345785 338 339 340 342 344 352 353

359 360 361 362 . 363 370 371 φ 372 373 374 375 376 377 378 379 380 字線片斷 垂直連接 垂直連接 字線片斷 垂直連接 解碼輸出 解碼輸出 垂直連接 垂直連接 字線片斷 字線片斷 字線片斷 字線片斷 記憶體陣列 第一條 第二條 頂部資料匯流排 記憶體陣列區塊 記憶體陣列區塊 選定字線 列 底部資料匯流排 底部行解碼器電路 頂部行解碼器電路 123174.doc -78 - 1345785 381 頂部位元線選擇區塊 382 底部位元線選擇區塊 400 記憶體機架 402 第一資料匯流排 404 第二資料匯流排 406 奇數陣列區塊 407 偶數陣列區塊 408 位元線選擇區塊 410 粗體箭頭 412 粗體箭頭 420 記憶體機架 422 資料匯流排 424 第二資料匯流排 426 第一陣列區塊 427 第二陣列區塊 430 粗體箭頭 432 粗體箭頭 440 記憶體機架 442 第一資料匯流排 444 第二資料匯流排 446 第一陣列區塊 447 陣列區塊 448 第二位元線選擇區塊 449 第一位元線選擇區塊 123174.doc -79- 1345785

450 粗體箭頭 454 粗體箭頭 460 記憶體機架 462 陣列區塊 464 陣列區塊 466 上部資料匯流排 468 下部資料匯流排 500 匯流排配置 502 記憶體陣列區塊 504 記憶體陣列區塊 506 記憶體陣列區塊 508 耦合電路 532 耦合電路 533 耦合電路 535 耦合電路 536 匯流排 550 匯流排配置 552 耦合電路 554 耦合電路 601 I/O邏輯 602 匯流排 603 匯流排 604 寫入鎖存器區塊 605 讀取鎖存器 123174.doc •80- 1345785

606 607 608 609 610 611 612 613 614 615 616 617 632 633 634 635 636 637 638 639 匯流排 匯流排 控制邏輯 匯流排 匯流排 匯流排 控制線 讀取感應放大器 設定驅動器 重置驅動器 SELB匯流排 SELN匯流排 信號 位元線預充電（BLP)限流電路 重置限制電路 SELN匯流排線 位元線選擇路徑 控制信號 選定記憶體單元 字線選擇路徑 123174.doc -81-

Claims (1)

1. 第096128079號專利申請案 中文··申請專利範圍替換本(ϊ〇〇年3月） 十、申請專利範圍： 1· 一種積體電路，其包含： 一記憶體陣列，且且古—吐 .._ . . /…、有在一第一位元線層上的複數個 位7C線並具有在—第一宝 ^ . 子線層上的複數個字線，該記憶 體陣列包括一被動元件記愔_ 午。己隐體早兀之交又點陣列，各記 憶體單元係耦合於一相關 相關聯子線與—相關聯位元線之 間；以及 —字線解碼H電路’其用於選擇—或多個字線，該字 碼窃電路在兩個操作模式之間具有一可逆極性； ，其中該字線解碼器電路在該等兩個操作模式之一者下 透過-選定被動元件記憶體單元發起_電流，並在該等 兩個操作模式之另—者下透過該^被動it件記憶體單 元汲入一電流。 如請求項1之積體電路，其進一步包含： j 一位元線解碼器電路，其用於選擇—或多個位元線， 該位元線解Μ電路在兩個操作模式之間具有—可 性。 3.如請求項2之積體電路，其中： 該位元線解碼器電路包含複數個位元線解碼器輸出節 點，各與一個別多頭位元線驅動器電路相關聯； 其中各多頭位元線驅動器電路係與一資料相依第—源 極選擇匯流排及一第一源極偏壓線相關聯。 4·如請求項2之積體電路，其中： 該δ己憶體陣列包含一三維記憶體陣列，其具有在—第 123174-1000304.doc 1345785 (πχγίγίπ— 年月日修正替換頁 " 一位元線層上的位元線；以及 各多頭位元線驅動器電路係與該第一位元線層上的位 元線及該第二位元線層上的位元線相關聯。 5. 如請求項1之積體電路，其中： 各5己憶體單元包含一可逆電阻器元件。 6. 如請求項5之積體電路，其中： 該可逆電阻器元件包含一過渡金屬氧化物。 7. 如請求項4之積體電路，其中： 各記憶體單元包含與一二極體_列的一可逆電阻器元 件。 8. 如請求項3之積體電路，其中： 各多頭位元線驅動器電路包含一個別複數個獨立位元 線驅動器電路’各多頭位元線驅動器電路之各個別獨立 位元線驅動器電路回應相關聯位元線解碼器輸出節點， 其用於有時將一個別位元線耦合至該第一源極選擇匯流 排之一個別匯流排線，並用於有時將個別位元線耦合2 該第一源極偏壓線。 9_如請求項8之積體電路，其中各多頭位元線驅動器電路 之各獨立位元線驅動器電路由以下所組成： PMOS裝置，其具有-源極端子耗合至該第一源極 選擇匯流排之個別匯流排線，具有一閘極端子耦合至相 關聯位元線解碼器節點，並具有一汲極端子耦合至個別 位元線，以及 -NMOS裳置，其具有—源極端子輕合至該第一源極 123174-1000304.doc •2- 偏虔線’具有—閘極端子輕合至相關聯位元線解碼器節 點並具有一汲極端子耦合至個別位元線。 1〇.如請求項9之積體電路，其_在各獨立位 路内的該等NMOS裝置俜置放於一舌Λ * 電 衣直你罝玟於一二重井半導體結構 内〇 11.如請求項8之積體電路其中： 在-第-操作模式下’該第—源極選擇匯流排係資料 相依的’此類匯流排線依據用於該第一操作模式之一對 應貧料位元建立在適用於該第一操作模式之一有效或益 .^立元線偏壓條件下，且㈣_源極偏壓線係、建立㈣ 用於该第-操作模式之無效位元線偏麼條件下；以及 帛—操作模式τ，該第—源極偏壓線係建立在_ 、用於該第二操作模式之有效位元線偏塵條件下，且該 ^源極選擇匯流排之該等匯流排線之各匯流排線係建 -適用於該第二操作模式之無效位元線偏壓條件 下0 12·如請求項11之積體電路，其中： =於該第-操作模式之該等有效及無效位元線偏塵 '、刀別包含—第—模式選定位元線電壓與-第一模式 未選定位元線電壓； 2於該第二操作模式之該等有效及無效位元線偏麼 選—刀別包3一第二模式選定位元線電壓與第二模式未 選疋位元線電壓； 該第一模式選定位元線電塵與該第二模式選定位元線 123174-l〇〇〇3〇4.doc 1345785 月日修正替佚六 電壓相對於一接地參考電壓而極性相對；以及 該位元線解碼器電路之極性在該等第—及第二模式之 者下咼態有效（active high)，並在該等第一及第二模式 之另者下低態有效（active low)。 13.如請求項12之積體電路，其中： 該字線解碼器電路包含複數個字線解碼器輸出節點， 各與一個別多頭字線驅動器電路相關聯； =中各多頭字線驅動器電路係與—解碼第二源極選擇 匯流排及-第：源極偏壓線相關聯，且包含—個別複數 個獨立字線驅動器電路。 14.如請求項13之積體電路，其中： 在該第-操作模式下，該第二源極選擇匯流排之該筹 匯流排線之一選定者係依據對應位址資訊而建立在一道 用於該第—操作模式之有效字線偏壓條件下，而該第二 匯流排之其他未選定匯流排線與該第二源極偏 二：建立在一適用於該第一操作模式之無效字線偏壓 條件下；以及 在該第二操作模式下，該第二源極偏壓線係建立在一 適用於4第二操作模式之有效字線偏壓條件下而 擇匯流排之該等匯流排線係建立在一適用：該 知作模式之無效字線偏壓條件下。 15. 電路之 -源極

   如請求項14之積體電路，其中各多頭字線驅動 各獨立予線驅動器電路係由以下所組成： pM〇S裝置，其具有一源極端子耦合至該 123174-1000304.doc S -4- 1345785 .' · ry vs 偏廢線，具有一閉極端子叙合至相關聯字 點，並具有一汲極端子耦合至個別位元線，以及 - NMOS裝置’其具有一源極端子輕合至該第二源極 選擇匯流排之個龍㈣線，具有—祕端子輕合至相 關聯字線解碼H節點，並具有—沒極端子耗合至個別字 線。 16.如請求項14之積體電路，其中： 適用於該第—操作模式之該等有效及無效 件分別包含模W線電壓與—第—模 定字線電壓； 一操作模式之該等有效及無效字線偏壓條 第二模式選定字線電壓與第二模式未選定 該第二模式選定字線電壓與該第二模式選定字線電壓 相對於—接地參考電壓而極性相對；以及

   適用於該第 件分別包含一 字線電壓； 該子線解碼器之極性在該等第一及第二模式之一者下 尚態有效，並在該等第-及第二模式之另-者下低態有 效0 17. 如請求項14之積體電路，其中： 該第一模式未選定字線電壓與該第二模式未選定位元 線電壓係實質相同的電壓. 18. 種封裝模組，其包括請求項1之積體電路。 19. 一種積體電路，其包含： 隐體陣列，其具有在一第一位元線層上的複數個 S 123174-1000304.doc 4元線並具有I第—字線層上的複數個字線，該記憶 體陣列包括-被動元件記憶體單元之交又點陣列，各記 憶體單元係輕合於—知A 1 相關聯字線與一相關聯位元線之 間；以及 偏壓構件’其用於在—第一操作模式下將選定字線偏 壓在-低於未選定字線之t壓下並將選定位元線偏壓在 一高於未選定位元線之電壓下、錢在—第二操作模式 下將選疋字線偏壓在—高於未選定字線之電壓下並將選 定位元線偏壓在-低於未選定位元線之電壓下。 20.如請求項19之積體電路，其中： 在該第操作模式下的該選定位元線電壓與在該第二 操作模式下的該選定位元線電壓極性相反。 21. 如请求項19之積體電路，其中： 在該第一操作模式下，一或多個選定記憶體單元係藉 由在-負電壓下偏壓—或多個選定位元線，並在一正電 壓下偏壓-或多個選定字線來加以反向偏壓。 22. 如請求項21之積體電路，其中： .在該第一操作模式下，一或多個選定記憶體單元係藉 由在-正電麗下㈣—或多個選定位元線，並在一負電 歷下偏m-&多個選定字線來加以正向偏壓。 、 23. 如請求項22之積體電路，其中： 個選定字線係在一接 在該第一操作模式下，該一或多 地電位下偏壓。 24.如請求項21之積體電路， 其中在該第二操作模式下，未 123174-1000304.doc 1345785 選定字線及未選定位元線係在實質相同的電^ 錯此松跨未選疋3己憶體單元不賦予任何淨偏壓。 25. 如請求項24之積體電路，其進一步包含在該第二操作模 式下在-接地電位下偏壓未選定字線及未選定位元線。、 26. 如請求項19之積體電路，其中： 該記憶體陣列包含一三維記憶體陣列，其具有在一第 二位元線層上的位元線；以及 在該第-位元線層上的一位元線與在該第二位元線層 上的一位元線係由一單一行解碼器來加以同時選定。 27. 如請求項19之積體電路，其中： 各3己憶體單元包含一可逆電阻器元件。 28.如請求項26之積體電路，其中： 各記憶體單元包含與一 件0 二極體串列的一 可逆電阻器元 29. -種用於操作—積體電路記憶體陣列之方法，該記憶體 陣列包含-被動元件記憶體單元之交又點陣列，各單元 耦合於-相關聯字線與—相關聯位元線之間，該方法包 含： 5- ：：操作模式下，在一低於未選定字線之電壓下 偏[選S字線，並在—高於未選定位元線之電壓下偏壓 選定位元線；以及 在$ -操作模式下，在一高於未選定字線之電壓下 偏•、選定字線，並在_低於未選定位元線之電壓下偏壓 選定位元線。 123174-1000304.doc 年月日修正替換貝[ 30.如請求項29之方法，其中· _· 在、第操作模式下的該選定位元線電壓與在該第一 操作模式下的該選6 、隹落第一 '選疋位το線電壓極性相反。 31·如請求項29之方法，其中： 在該第二操作模式 Α下，一或多個選定記憶體單元係藉 由在一負電愿下偏懕 ^ . 偏麼一或多個選定位元線，並在一正雪 堡下偏魔-或多個選定字線來加以反向偏壓。 32. 如請求項31之方法，其中： 在該第-操作模式下，一或多個選定記憶體單元係芦 由在-正錢下偏H多個選定位元線，並在 曰 電壓下偏壓-或多個選定字線來加以正向偏壓。 33. 如請求項32之方法，其中： 在“第操作模式下，該一或多個選定字線係在一接 地電位下偏壓。 设 34·如:求項31之方法，其進一步包含在該第二操作模式下 在貫質相㈣電塵下偏壓未選定字線及未選定位元線， 藉此心跨未選疋§己憶體單元不賦予任何淨偏壓。 35·如請求項34之方法，其進-步包含在該第二操作模式下 在一接地電位下偏壓未選定字線及未選定位元線。 36. -種用於操作一積體電路記憶體陣列之方法，該記憶體 陣列在-第—位元線層上具有複數個位元線並在一第— 字線層上具有複數個字線，該記憶體陣列包括一 件記憶體單元之交叉點陣列，各記憶體單元絲合於— 相關聯字線與一相關聯位元線之間，該方法包含：、 123174-1000304.doc 使用-字線解碼器電 解碼擇或夕個子線，該字線 ^電：在兩個操作模式之間具有_可逆極性； 透過碼器電路在該等兩個操作模式之-者下 兩個操作:式ST體單元發起一電流’並在該等 元、另一者下透過該選定被動元件記憶體單 ’汉八一電流。 如叻求項36之方法，其進一步包含： 使用一位几線解碼器電路來選擇-或多個位元線，該 兀線解碼盗電路在兩個操作模式之間具有一可逆極 性。 38. 如請求項37之方法，其中： 該位το線解碼器電路包含複數個位元線解碼器輸出節 點各與一個別多頭位元線驅動器電路相關聯； 其中各多頭位元線驅動器電路係與一資料相依第一源 極選擇匯流排及一第一源極偏壓線相關聯。 39. 如請求項37之方法，其中： 該記憶體陣列包含一三維記憶體陣列，其具有在一第 二位元線層上的位元線；以及 該方法進一步包含同時選定在該第一位元線層上的— 位元線與在该第二位元線層上的一位元線。 40. 如請求項36之方法，其中： 各記憶體單元包含一可逆電阻器元件。 41. 如請求項40之方法，其中： 該可逆電阻器元件包含一過渡金屬氧化物。 123174-1000304.doc 年月曰修正替換矣ί 42.如請求項39之方法，其中： 極體串列的一可逆電阻器元 各記憶體單元包含與 件 43·如請求項38之方法，其中： 各夕頭位兀線驅動器電路包含一個別複數個獨立位元 線驅動益電路，久^ J^T ^ ffr* ^ , 各夕碩位7L線驅動器電路之各個別獨立 ^ ^:線驅動器電路回應相關聯位元線解碼器輪出節點， 用於有時將—個別位元線輕合至該第—源極選擇匯流排 之一個別匯流排線’並用於有時將個別位域輕合至該 第一源極偏壓線。 ^ 44.如#求項43之方法，其中各多頭位元線驅動器電路之各 獨立位元線驅動器電路係由以下所組成： PMOS裝置’其具有—源極端子耗合至該第一源極 選擇匯流排之個別匯流排線’具有一閘極端子耦合至相 關聯位元線解碼器節點，並具有-没極端子耦合至個別 位元線，以及 ^刪裝置，其具有―源極端子耗合至該第—源極# 偏I線’具有—間極端子麵合至相關聯位元線解碼器節 點，並具有一汲極端子耦合至個別位元線。 45.如請求項43之方法，其中·· 在一第一操作模式下，該第一源極選擇匯流排係資料 相依的，此類匯流排線依據用於該第一操作模式之一對 應資料位元建立在適用於該第一操作模式之一有效或無 效位兀線偏壓條件下，且該第一源極偏壓線係建立在適 J23174-1000304.doc -10· 用於兮结 年月日(Η替換頁 用於該第一操作模式 L---- J 在-第二操作模式…、效位元線偏麼條件下；以及 適用於該第二操作該第一源極偏麼線係建立在-第一源極選擇匯流^有效位元線偏壓條件下’且該 立在—適用於+ * 4等匯流排線之各匯流排線係建 下。 ；。亥第二操作模式之無效位元線偏壓條件 46·如請求項45之方法，其中 適用於該第-操作模式 條件分別包含—第一模式 未選定位元線電墨； 之該等有效及無效位元線偏壓 選定位元線電壓與一第一模式 適用於該第二操作模 式之該等有效及無效位元線偏壓 條件分別包合_ # _ » , 第一模式選定位元線電壓與第二模式未 選疋位元線電壓； =第m選定位元線電壓與該第：模式選定位元線 相對於—接地參考電壓極性相對；以及 一該位=解碼11電路之極性在該等第-及第二模式之 -者下咼態有效，並在該等第一及第二模式之另一者下 47.如請求項46之方法，其中： 該字線解碼器電路包含複數個字線解碼器輸出節點， 各與個別多頭字線驅動器電路相關聯； 其中各多碩字線驅動器電路係與一解碼第二源極選擇 ;气排及第一源極偏壓線相關聯，且包含一個別複數 個獨立字線驅動器電路。 123174-1000304.doc 1345785 ：^Γ'Λ (L>；-- 年月曰‘正侧j 48.如請求項47之方法，其中： 在該第一操作模式下，第_ 原極選擇_排之該等 / ，-之一選定者係依據對應位址資訊而建立在—、裔 用於該第-操作模叙有效字線偏壓條件下，而該第= ==匯流排之其他未選定匯流排線與該第二 = 適用於該第—操作模式之無效字線偏壓 條件下；以及 ，在該第二操作模式下’該第二源極偏壓線係建立在一 適用於該第二操作模式之有效字線偏壓條件下，而該 二源極選擇匯流排之該等匯流排線係建立在一適用：該 第一操作模式之無效字線偏壓條件下。 X 9.如:求項48之方法’其中各多頭字線㈣器電路之各獨 立子線驅動器電路係由以下所組成： 一 PMOS裝置，其具有—源極端子耗合至 偏壓線，具有—閘極 矛你極 ]本鈿子耦合至相關聯字線解碼器節 點，並具有，端子輕合至個別位元線，以及 ==裝置，其具有—祕好輕合至該第二源極 心擇匯k排之個別匯流排線，具有一問極端子耗合至相 2聯字線解碼器節點，並具有-沒極端子輕合至個別字 線0 5〇.如請求項48之方法，其中： 件==一操作模式之該等有效及無效字線偏壓條 —:匕帛-模式選定字線電壓與一第一模式 疋子線電壓； ％ • J2· «23174-1000304.doc S 適用於該第二操作模式 --” 件分别包含ml之該等有效及無效字線偏磨條 字線電屢；吴式選定字線電愿與第二模式未選定 該第二模式選定字線電壓盘 相對於-接絲… 吴式選定字線㈣ 接地參考電壓極性相對；以及 態ΓΓ線解碼器之極性在該等第—及第二模式之-者下高 51 52. 力ϋ在該等第一及第二模式之另一者下低態有效。 如清求項48之方法，其中： 該第二模式未選定字線㈣與該第二模式未選定位元 線電壓係實質相同的電壓。 種用於製造-記憶體產品之方法，該方法包含： /成^憶體陣列’其具有在一第一位元線層上的複 數個位7L線並具有在—第—字線層上的複數個字線，該 。己憶體陣列包括一被動元件記憶體單元之交叉點陣列， 各。己憶體單兀係耦合於一相關聯字線與一相關聯位元線 之間；以及 形成一用於選擇一或多個字線之字線解碼器電路，該 子線解碼器電路在兩個操作模式之間具有一可逆極性； 其中該字線解碼器電路在該等兩個操作模式之一者下 透過一選定被動元件記憶體單元發起一電流，並在該等 兩個操作模式之另一者下透過該選定被動元件記憶體單 元》及入一電流。 123174-1000304.doc • 13-