JP2004185723A - 半導体記憶装置およびそのデータ書き込み制御方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000000034 method Methods 0.000 title claims description 38
- 239000000463 material Substances 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 230000015654 memory Effects 0.000 claims description 178
- 230000002459 sustained effect Effects 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 15
- 238000012795 verification Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 238000013524 data verification Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0073—Write using bi-directional cell biasing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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Abstract
【解決手段】入力アドレス情報に対応した不揮発性半導体メモリセル20は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子14と、その可変抵抗素子14と駆動領域であるドレイン領域13とが接続されたMOSトランジスタとを有する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、複数のメモリセルが設けられた半導体記憶装置およびそのデータ書き込み制御方法に関する。
【0002】
【従来技術】
近年、不揮発性メモリ等の半導体記憶装置は、高集積度、データの高速処理等の高性能化が著しく進歩し、特に、不揮発性メモリであるフラッシュメモリは、携帯電話等の個人端末用小型情報機器に多く用いられている。フラッシュメモリは、EEPROM(Electrically Erasable Programmable Read Only Memory)の1つの形式である。フラッシュメモリの各メモリセルは、電気的に分離された浮遊(フローティング)ゲートが設けられたMOSトランジスタから形成されている。
【0003】
図8は、フラッシュメモリのメモリセルの模式的な断面図である。図8に示すように、メモリセル100は、半導体基板101の上部に、ドレイン領域102およびソース領域103が所定の間隔をあけて形成されている。ソース領域103およびドレイン領域102は、それぞれ異なる導電性を生じるドーパント(不純物元素)によってドープされている。ドレイン領域102、ソース領域103および半導体基板101の表面は、ゲート絶縁膜である第1絶縁層104によって被覆されている。ドレイン領域102とソース領域103との間の半導体基板101上には、第1絶縁層104を介してポリシリコンから成る浮遊ゲート105、第2絶縁層106およびポリシリコンから成る制御(コントロール)ゲート107が順番に形成されている。浮遊ゲート105は、メモリセルの完成時には、両端面を絶縁層(図示せず)覆われており、このため、電気的に浮遊状態となる。第2絶縁層106は、浮遊ゲート105と制御ゲート107との間を電気的に分離している。
【0004】
一般的に、フラッシュメモリは、各メモリセル100のドレイン領域102とソース領域103との間のチャネル層に生じるホットエレクトロンを浮遊ゲート105に注入することによってデータ書き込み(プログラム)状態となる。例えば、ドレイン領域102とソース領域103との間に印加される高電界によって、チャネル層には、大きな電流が流れ、ドレイン領域102側の電界の高い部分にて、ホットエレクトロンが発生する。これにより、発生したホットエレクトロンが浮遊ゲート105に注入され、データ書き込み状態となりメモリセル100を形成するMOSトランジスタのトランジスタ特性としての閾値電圧(Vth)が変化する。閾値電圧(Vth)は、メモリセルのソース領域103およびドレイン領域102間を導通状態とするために、制御ゲート107に印加される電圧の最小値と定義される。この閾値電圧(Vth)は、浮遊ゲート105に蓄積される電荷の量によって制御される。
【0005】
図9は、図8に示すメモリセル100のデータ書き込み時の電圧条件を表す模式図である。
【0006】
メモリセル100がデータ書き込みモードでは、制御ゲート107に約12Vのプログラム電圧、ドレイン領域102に約6Vのドレイン電圧、ソース領域103および半導体基板101であるチャネル領域に0Vの基準電圧が印加される。
【0007】
このような電圧条件によって、上記のようにドレイン領域102側の電界の高い部分にて、発生したホットエレクトロンが制御ゲート107に印加された約12Vのプログラム電圧によって、第1絶縁層104を介して浮遊ゲート105に注入され、浮遊ゲート105は、負の電荷にチャージされる。この結果、メモリセル100は、データ書き込み(プログラム)状態となる。
【0008】
データ書き込み(プログラム)状態では、電子(ホットエレクトロン)が浮遊ゲート105に集まり、メモリセルのVthは上昇し、この場合のメモリセル100のVthがデータ書き込み(プログラム)閾値電圧になる。そして、上記電圧条件が変更されて、浮遊ゲート105から電子(負の電荷)が引き抜かれてメモリセルのVthが低下すると、メモリセル100はデータ消去状態とまる。
【0009】
図10は、一般的な2値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。図10の横軸はメモリセルの閾値電圧(Vth)、縦軸はメモリセルの個数をそれぞれ表している。尚、横軸の中央の基準閾値電圧は、データ読出し時のデータ読出し電圧を表している。
【0010】
図10に示す2値フラッシュメモリは、通常、メモリセルの浮遊ゲートから電子(負の電荷)が引き抜かれている状態がデータ消去状態であり、その時のデータを「1」とする。メモリセルの浮遊ゲートに電子が注入された状態がデータ書き込み状態で、その時のデータを「0」とする。
【0011】
これにより、図10の基準閾値電圧より低い領域は、データ消去状態のメモリセルのデータ消去閾値電圧の分布を示し、基準閾値電圧より高い領域は、データ書き込み状態のメモリセルのデータ書き込み閾値電圧の分布を示す。
【0012】
データ消去状態のメモリセルは、閾値電圧分布のピーク値の閾値電圧が低くなり、データ書き込み状態のメモリセルは、閾値電圧分布のピーク値の閾値電圧が高くなる。このため、例えばメモリセルの制御ゲートに印加される電圧が同じであれば、データ消去状態のメモリセルには、データ書き込み状態のメモリセルより大きな電流が流れる。このように、データ消去状態のメモリセルおよびデータ書き込み状態のメモリセルのそれぞれの電流値が異なることを利用して、メモリセル内のデータの状態(データの有無等)を確認することがデータ読み出し動作またはデータのベリファイ(検証)動作である。
【0013】
データ読み出しは、予め上記の基準閾値電圧が設定されているリファレンスセルに流れる電流と、データ読み出しが行われるメモリセルを流れる電流とを検出し、これらの電流値を比較することによって行われる。
【0014】
このような電流値の比較は、メモリセルおよびリファレンスセルに接続されているビット線を流れる電流をセンス回路(Sense Amplifier)にて検出して、メモリセル内のデータを判定している。
【0015】
また、フラッシュメモリは、図8に示すメモリセル100の浮遊ゲート105に蓄積される電荷の量を制御することによって、データ書き込み閾値電圧を所定の値に変化させ、異なる情報である多値情報のデータ書き込みが可能となる。
【0016】
図11は、多値情報のデータ書き込みが可能な多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布の一例を示すグラフである。ここで、図11は、説明を簡略にするため、1つのメモリセルのデータ量が2ビットである4値フラッシュメモリの場合のグラフである。図11の横軸はメモリセルの閾値電圧、縦軸はメモリセルの個数をそれぞれ表している。尚、横軸の基準閾値電圧A、BおよびCは、データ読出し時のデータ読出し電圧を表している。
【0017】
4値フラッシュメモリ内の各メモリセルは、それぞれのメモリセルがデータ消去状態および3種類のデータ書き込み状態の4つの状態を選択的に取り得る。メモリセル内の4つの閾値電圧分布のピーク値を示す閾値電圧の最も低い状態がデータ消去状態であり、データ消去状態以外のデータ書き込み状態が3つの異なる閾値電圧分布によって3段階に分けられる。メモリセルが上記の4つの状態を選択的に取り得る場合、メモリセル内のデータ格納状態を確認するデータ読み出し動作では、図11に示すように、データ読み出しのための3つの基準となる基準閾値電圧A、BおよびCが設定されている。
【0018】
図11に示すメモリセルでは、1つのメモリセルに2ビットのデータを格納する場合、閾値電圧分布のピーク値の閾値電圧が低い順にデータを「11」、「10」、「01」、「00」と定義し、データ「11」がデータ消去状態である。また、データが「10」、「01」および「00」となるデータ書き込み状態では、図10に示す2値フラッシュメモリと比較して、各データに対応するそれぞれの閾値電圧分布の範囲が狭くなるため、浮遊ゲートの電荷の量を慎重に制御して、いずれの場合もメモリセルの閾値電圧分布のバラツキが小さくなるように設定されている。
【0019】
図11に示すように、多値情報の記憶可能な多値フラッシュメモリは、メモリセルの数を増加させることなく、記憶容量を増加させることができるため、記憶容量の大容量化または同一記憶容量での回路規模の小型化に有効な手段となる。
【0020】
図12は、図10または図11に示すフラッシュメモリにデータ書き込み(プログラム)を行う場合のフローチャートである(例えば、特許文献1参照)。ここで、各メモリセルは、それぞれのメモリセルの制御ゲートが所定のワード線WLそれぞれ接続され、それぞれのメモリセルのドレイン領域が所定のビット線BLそれぞれ接続され、それぞれのメモリセルは、マトリクス状に配置されている(図示せず)。
【0021】
まず、データ消去(イレース)状態のメモリセルを選択し、選択されたメモリセルにデータ書き込みを開始する(ステップS501)。
【0022】
次に、第1データ書き込み(プログラム)電圧を以下に示す所定の条件に設定する(ステップS502)。
【0023】
▲1▼Vwl=V01(ワード線WLへの印加電圧)
▲2▼Vbl=V02(ビット線BLへの印加電圧)
▲3▼t=t01(VwlおよびVblの電圧幅)
例えば、4値フラッシュメモリでは、Vwl=8.0V、Vbl=5.0Vを印加する。2値フラッシュメモリの場合、Vwl=12.0Vを印加するが、4値フラッシュメモリの場合は、各データに対応するメモリセルの閾値電圧(Vth)の変動幅が小さくなるためVwl=8.0Vと低くすることが可能となり、高電圧を発生するチャージポンプ回路の負荷を軽減することができる。
【0024】
次に、選択されたメモリセルにVwlおよびVblの第1データ書き込み電圧を印加し、電圧幅t01の間保持する(ステップS503)。
【0025】
次に、データ書き込み(プログラム)されたメモリセルの閾値電圧のベリファイ(検証)を行う(ステップS504)。ベリファイは、メモリセルの閾値電圧を検証し、メモリセルに期待値通りのデータ(情報)が書き込まれたかどうかを調べる工程である。
【0026】
次に、データ書き込みされたメモリセルの閾値電圧が所定の範囲内に入っていれば終了であり(ステップS505およびS506)、データ書き込みされたメモリセルの閾値電圧が所定の範囲を超えると、メモリセルへのデータ書き込みは失敗となる(ステップS507およびS508)。データ書き込みされたメモリセルの閾値電圧が所定の範囲内に達しないと(ステップS507)、再度、メモリセルに対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【0027】
この場合、第1データ書き込み電圧のVwlを所定の電圧値(ΔV)、例えば0.5Vだけ増加させ、Vwl=8.5Vにする(ステップS509)。
【0028】
次に、第2データ書き込み電圧を以下に示す所定の条件に設定する(ステップS510)。
【0029】
▲1▼Vwl=V03(=V01+ΔV)
▲2▼Vbl=V02
▲3▼t=t02(t02<t01)
第2データ書き込み電圧の電圧幅t02は、第1データ書き込み電圧の電圧幅t01より短く設定され、第2データ書き込み電圧の印加時間が短縮されている。
【0030】
次に、第2データ書き込み電圧のVwl、および、メモリセルへのデータ書き込み(プログラム)回数が、共に最大値になるまでは(ステップS511およびS512)、メモリセルの閾値電圧が所定範囲内に達するようにステップS503〜S512を繰り返す。
【0031】
次に、データ書き込み電圧のVwl、および、メモリセルへのデータ書き込み(プログラム)回数が、共に最大値に達すると(ステップS511およびS512)、メモリセルへのデータ書き込みは失敗となる(ステップS508)。また、上記ステップS507およびS508に示すように、データ書き込みされたメモリセルの閾値電圧が所定の範囲に超えてしまった場合、フラッシュメモリはセルアレイの構成上、1ビットデータのデータ消去が出来ないため、このメモリセルへのデータ書き込みは失敗となる。
【0032】
【特許文献1】
米国特許第5440505号明細書
【0033】
【発明が解決するための課題】
フラッシュメモリは、記憶容量の大容量化がさらに要求される傾向にあり、例えば、多値情報のレベルが、4値から16値へと増加するに従い、各データに対応するそれぞれのメモリセルの閾値電圧分布の範囲がさらに狭くなる。このため、図12に示す方法により、メモリセルに対して慎重にデータ書き込みを行っても、メモリセルを形成するMOSトランジスタのトランジスタ特性のバラツキ等などにより、所定の閾値電圧範囲を超えてしまい、メモリセルに誤ったデータ書き込みが行われる場合がある。
【0034】
この場合、メモリセルのデータ(情報)をデータ消去して、再度、データ書き込みを行う必要があるが、フラッシュメモリは、セルアレイの構成上、ブロック毎のデータ消去を行うため、任意のブロック内の1ビット分のメモリセルが誤ってデータ書き込みされても、このブロック内の他のデータ消去の必要のないデータ(情報)を一度別のブロックにデータ書き込みを行い、このブロック内のデータ消去を行った後、再度、このブロックにデータ書き込みを行う必要がある。
【0035】
これにより、フラッシュメモリは、メモリセルのデータ消去時間がミリ秒単位となり、メモリセルのデータ書き込み時間のマイクロ秒単位と比較して非常に時間がかかり、上記方法を用いてフラッシュメモリの各メモリセルにデータ書き込みを行うとデータ書き込み(プログラム)時間が非常に長くなる。
【0036】
本発明は、このような課題を解決するものであり、その目的は、メモリセル毎にデータ消去が可能であり、データ書き込みが高速(短時間)および高精度で実行できる半導体記憶装置およびそのデータ書き込み制御方法を提供することにある。
【0037】
【課題を解決するための手段】
本発明の半導体記憶装置は、入力アドレス情報に対応したメモリセルを選択してデータ消去動作を含むメモリ動作を行う半導体記憶装置において、該メモリセルは、一対の電極間に印加される電圧値によって、該電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する可変抵抗素子と、該可変抵抗素子に接続されたMOSトランジスタとを有するものであり、そのことにより上記目的が達成される。
【0038】
また、好ましくは、本発明の半導体記憶装置において、前記可変抵抗素子は、前記電極間に印加される電圧値を制御することによって、該可変抵抗素子の抵抗値が複数の重複しない範囲内に達するように設定可能である。
【0039】
さらに、好ましくは、本発明の半導体記憶装置は、前記可変抵抗素子の電極間は、ペロブスカイト型結晶構造を有する材料で形成されている。
【0040】
さらに、好ましくは、本発明の半導体記憶装置において、前記メモリセルは、前記MOSトランジスタの一方の駆動領域が前記可変抵抗素子を介して該ビット線に接続され、該MOSトランジスタのゲート電極がワード線に接続される。
【0041】
さらに、好ましくは、本発明の半導体記憶装置は、前記ビット線に所定の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ書き込みが実行される。
【0042】
さらに、好ましくは、本発明の半導体記憶装置は、前記ビット線に前記所定の極性の電圧とは異なる逆の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ消去が実行される。
【0043】
本発明の半導体記憶装置のデータ書き込み制御方法は、請求項1〜6のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第1の工程と、該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第2の工程と、該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧よりも高いデータ書き込み電圧を、再度、該メモリセルに印加する第3の工程と、該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第2の工程および第3工程を繰り返す第4の工程と、を包含するものであり、そのことにより上記目的が達成できる。
【0044】
本発明の半導体記憶装置のデータ書き込み制御方法は、請求項1〜6のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第1の工程と、該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第2の工程と、該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧より高いデータ書き込み電圧を、再度、該メモリセルに印加する第3の工程と、該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第2の工程および第3工程を繰り返す第4の工程と、該可変抵抗素子の抵抗値が所定の範囲を超えている場合、該可変抵抗素子にデータ消去電圧を印加する第5の工程と、データ消去電圧の印加後、該可変抵抗素子の抵抗値がデータ消去範囲に達しているかどうかを判定する第6の工程と、該可変抵抗素子の抵抗値がデータ消去範囲内に達するまで該第5の工程および第6の工程を繰り返した後、該データ書き込み電圧を印加する第7の工程と、を包含するものであり、そのことにより上記目的が達成できる。
【0045】
また、好ましくは、本発明の半導体記憶装置のデータ書き込み制御方法は、前記第3の工程にて前記高いデータ書き込み電圧を印加する際に、該高いデータ書き込み電圧の印加時間を、前記第1の工程にて印加する前記データ書き込み電圧の印加時間より短く設定している。
【0046】
上記構成により、以下、その作用を説明する。
【0047】
本発明の半導体記憶装置は、メモリセルが、1対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する材料から成る可変抵抗素子と、可変抵抗素子の一方端子がドレイン領域に接続されたMOSトランジスタとを有するために、メモリセルのアドレスに応じてワード線およびビット線を選択することによりMOSトランジスタが選択され、ビット線を介して可変抵抗素子にデータ書き込み電圧またはデータ消去電圧を印加することにより、データ書き込み動作またはデータ消去動作を行う。
【0048】
これにより、本発明の半導体記憶装置は、多値情報の記憶が可能であるとともに、誤ってデータ書き込みが行われた場合でも、メモリセル毎に誤って書き込まれたデータ(ビット)を1ビット単位でデータ消去が実行できるので、高速(短時間)でデータ書き込み動作が可能となる。
【0049】
【発明の実施形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0050】
図1は、本発明の半導体記憶装置に用いられる不揮発性半導体メモリセルの模式図である。
【0051】
図1に示す不揮発性半導体メモリセル20は、ゲート電極11、ソース領域12およびドレイン領域13が設けられたMOSトランジスタと、ドレイン領域13に接続されたメモリ担体である可変抵抗素子14とを有し、MOSトランジスタおよび可変抵抗素子14は、半導体基板(図示せず)上に形成されている。
【0052】
不揮発性半導体メモリセル20のメモリ担体である可変抵抗素子14は、可変抵抗素子14の端子間に電圧が印加されることによって連続的に抵抗値が可逆変化する特性を有している。可変抵抗素子14は、可変抵抗素子14の端子間への電圧印加後も、その抵抗値を保持できる。
【0053】
可変抵抗素子14は、例えば、米国特許第6204139号明細書に開示されている超巨大磁気抵抗および高温超伝導を示すペロブスカイト型結晶構造を有する材料であるPr(1−X)Ca(X)MnO3、La(1−X)Ca(X)MnO3、Nd(1−X)Sr(X)MnO3(0<x<1)等を用いれば良い。
【0054】
Pr(1−X)Ca(X)MnO3、La(1−X)Ca(X)MnO3、Nd(1−X)Sr(X)MnO3(0<x<1)等を用いて形成された可変抵抗素子14は、その両端子にパルス電圧を印加すると、図7に示すようにパルス電圧の印加回数によって、可変抵抗素子14の抵抗値が連続的に変化する。
【0055】
これにより、メモリ担体として可変抵抗素子14が設けられた不揮発性半導体メモリセル20は、浮遊ゲートに注入される電荷の量によって閾値電圧を連続して変化させ多値情報の記憶が可能であるフラッシュメモリのメモリセルと同様に、可変抵抗素子14の抵抗値の変化量を制御することによって多値情報の記憶が可能となる。
【0056】
図2は、本発明の実施形態である半導体記憶装置であるメモリアレイの一例を示す構成図である。
【0057】
図2に示すメモリアレイ30は、図1に示す各不揮発性半導体メモリセル20のゲート電極11がワード線WL00〜WL0n−1にそれぞれ接続され、各不揮発性半導体メモリセルの駆動領域であるドレイン領域に接続された可変抵抗素子14がビット線BL00〜BL0n−1にそれぞれ接続されている。これにより、各不揮発性半導体メモリセル20は、マトリクス状に配置されている。
【0058】
メモリアレイ30の各不揮発性半導体メモリセル20は、それぞれ所定の制御電圧が印加されるワード線WL00〜WL0n−1およびビット線BL00〜BL0n−1によって選択され、それぞれの不揮発性半導体メモリセル20において、データ書き込み、データ消去およびデータ読み出しが実行される。
【0059】
ここで、図2の点線円内のワード線WL02およびビット線BL02によって選択された不揮発性半導体メモリセル20のデータ書き込み、データ消去およびデータ読み出しを説明する。
【0060】
選択された不揮発性半導体メモリセル20のデータ書き込みは、ワード線WL02に例えばVwl=3.0V、ビット線BL02に例えばVbl=5.0Vを印加し、選択されていないワード線WL00、WL01、WL03〜WL0n−1およびビット線BL00、BL01、BL03〜BL0n−1には、Vwl=Vbl=0Vに設定することによって、選択された不揮発性半導体メモリセル20の可変抗素子14の抵抗値が初期状態から変化する。これにより、可変抗素子14の抵抗値の変化量に対応するデータが書き込まれる。
【0061】
選択された不揮発性半導体メモリセル20のデータ消去は、ワード線WL02に例えばVwl=3.0V、ビット線BL02に例えばVbl=−5.0Vを印加し、選択されていないワード線WL00、WL01、WL03〜WL0n−1およびビット線BL00、BL01、BL03〜BL0n−1には、Vwl=Vbl=0Vに設定することによって、選択された不揮発性半導体メモリセル20の可変抵抗素子14の抵抗値がデータ消去(初期)状態に戻る。これにより、可変抵抗素子14の抵抗値の変化量に対応したデータが消去される。
【0062】
このように、図2のメモリアレイ30の構成では、ビット線BL02に印加する電圧の極性を反対にだけで、選択された不揮発性半導体メモリセル20へのデータ書き込みおよびデータ消去が実行でき、これにより不揮発性半導体メモリセル20における1ビットデータのデータ消去が可能である。
【0063】
また、選択された不揮発性半導体メモリセル20のデータ読み出しは、ワード線WL02に例えばVwl=3.0V、ビット線BL02に例えばデータ書き込み時のVblより低いVbl=3.0Vを印加し、選択されていないワード線WL00、WL01、WL03〜WL0n−1およびビット線BL00、BL01、BL03〜BL0n−1には、Vwl=Vbl=0Vに設定することによって、ビット線BL02を流れるBL電流を、基準メモリセルであるリファレンスセルのBL電流と比較して行えばよい。
【0064】
このように、本発明の半導体装置であるメモリアレイ30は、不揮発性半導体メモリセル20のアドレスに応じてワード線およびビット線を選択することによりMOSトランジスタが選択され、ビット線を介して可変抵抗素子14にデータ書き込み電圧またはデータ消去電圧を印加することにより、データ書き込み動作またはデータ消去動作を行う。
【0065】
これにより、メモリアレイ30は、多値情報の記憶が可能であるとともに、誤ってデータ書き込みが行われた場合でも、不揮発性半導体メモリセル20毎に誤って書き込まれたデータ(ビット)を1ビット単位でデータ消去が実行できるので高速(短時間)でデータ書き込みが可能となる。。
【0066】
次に、図2に示す本発明のメモリアレイに対するデータ書き込み制御方法を説明する。
【0067】
図3は、本発明の実施形態であるメモリアレイの第1のデータ書き込み制御方法を示すフローチャートである。
【0068】
まず、データ消去(イレース)状態の不揮発性半導体メモリセル20を選択し、選択された不揮発性半導体メモリセル20にデータ書き込みを開始する(ステップS101)。
【0069】
次に、第1データ書き込み(プログラム)電圧を以下に示す所定の条件に設定する(ステップS102)。
【0070】
▲1▼Vbl=V10(ビット線BLへの印加電圧)
▲2▼Vwl=V11(ワード線WLへの印加電圧)
▲3▼t=t11(VwlおよびVblの電圧パルス幅)
例えば、Vbl=V10=5.0V、Vwl=V11=3.0V、t=t11=50ナノ秒である。
【0071】
次に、選択された不揮発性半導体メモリセル20にVwlおよびVblの第1データ書き込み電圧を、電圧パルス幅t11の間印加する(ステップS103)。
【0072】
次に、第1データ書き込み電圧の印加後、データ書き込み(プログラム)された不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲内であるかベリファイ(検証)を行う(ステップS104)。ベリファイは、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル20に期待値通りのデータ(情報)が書き込まれたかどうかを調べる工程である。
【0073】
データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲内に入っていればデータ書き込みが終了である(ステップS105およびS106)。
【0074】
データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲を超えていると(ステップS107)、データ消去(イレース)電圧を以下に示す所定の条件に設定し、データ書き込みされた不揮発性半導体メモリセル20に印加する(ステップS108)。
【0075】
▲1▼Vbl=V00(ビット線BLへの印加電圧)
▲2▼Vwl=V11(ワード線WLへの印加電圧)
▲3▼t=t11(VwlおよびVblの電圧パルス幅)
例えば、Vbl=V00=−5.0V、Vwl=V11=3.0V、t=t11=50ナノ秒である。ここで、データ消去電圧のVbl(=−5.0V)は、第1データ書き込み電圧のVbl(=5.0V)の極性と反対になる。
【0076】
次に、データ消去電圧の印加後、データ消去された不揮発性半導体メモリセル20の可変抵抗素子の抵抗値がデータ消去の範囲内であるかベリファイ(検証)を行う(ステップS109)。ベリファイは、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル20が期待通りにデータ(情報)が消去されたかどうかを判定する工程である。
【0077】
次に、ベリファイされた不揮発性半導体メモリセル20のが可変抵抗素子の抵抗値がデータ消去の範囲内に達しない場合には(ステップS109)、再度、不揮発性半導体メモリセル20にデータ消去電圧を印加し、ベリファイを行う(ステップS108〜S110)。そして、不揮発性半導体メモリセル20がデータ消去状態になるまで、この手順を繰り返す。その後、不揮発性半導体メモリセル20がデータ消去状態になると、不揮発性半導体メモリセル20に第1データ書き込み電圧を印加し、再度、データ書き込みを実行する。
【0078】
一方、データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲以下であると(ステップS107)、再度、不揮発性半導体メモリセル20に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【0079】
この場合、第1データ書き込み電圧のVblを所定の電圧値(ΔV)、例えば0.5Vだけ増加させ、Vbl=5.5Vにする(ステップS111)。
【0080】
次に、第2データ書き込み電圧を以下に示す所定の条件に設定する(ステップS112)。
【0081】
▲1▼Vbl=V01+ΔV
▲2▼Vwl=V11
▲3▼t=t11
例えば、Vbl=V10+ΔV=5.5V、Vwl=V11=3.0V、t=t11=50ナノ秒である。
【0082】
次に、第2データ書き込み電圧のVbl、および、不揮発性半導体メモリセル20へのデータ書き込み(プログラム)回数が、共に最大値になるまでは(ステップS113およびS114)、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲内に達するようにステップS103〜S114を繰り返す。
【0083】
次に、データ書き込み電圧のVwl、および、メモリセルへのデータ書き込み(プログラム)回数が、共に最大値に達すると(ステップS113およびS114)、不揮発性半導体メモリセル20へのデータ書き込みは失敗となる(ステップS115)。
【0084】
以上のように、本発明のメモリアレイの第1のデータ書き込み制御方法では、不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲を超えた場合でも、その不揮発性半導体メモリセルを含むブロック内の各データを他のブロックに移し変えること、および、ブロック内の各データを消去し、再びデータ書き込みを行うことを必要とせず、高速(短時間)でデータ書き込みが可能となる。
【0085】
図4は、本発明のメモリアレイの第2のデータ書き込み制御方法を示すフローチャートである。
【0086】
不揮発性半導体メモリセルを用いたメモリアレイの第2のデータ書き込み制御方法は、データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲以下である場合(ステップS207)、再度、不揮発性半導体メモリセル20に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【0087】
この場合、2回目以降のデータ書き込み電圧の印加時間を前回のデータ書き込み電圧の印加時間より短くすることによって(ステップS211〜212)、2回目以降のデータ書き込み電圧のVblの増加による不揮発性半導体メモリセル20の可変抵抗素子の抵抗値の変化量を高精度で制御できるとともに、データ書き込み時の消費電力の増加を抑制することができる。図4のフローチャートのステップS211に示すように、2回目以降のデータ書き込み電圧の印加時間tをΔt(例えば5ナノ秒)だけ短くし、データ書き込み電圧のVblをΔV(例えば0.5V)だけ増加させて行う。例えば、2回目のデータ書き込み条件は、Vbl=V10+ΔV=5.5V、Vwl=V11=3.0V、t=t11−Δt=45ナノ秒である。
【0088】
図4に示すメモリアレイの第2のデータ書き込み制御方法は、ステップS211〜212の手順における設定条件が異なる以外は、図3に示すメモリアレイの第1のデータ書き込み制御方法と同様である。
【0089】
また、図3および4に示すメモリアレイの第1および第2のデータ書き込み制御方法は、多値情報の記憶が可能な不揮発性半導体メモリセルに有効であるが、2値情報の記憶が可能な不揮発性半導体メモリセルに用いても同様の効果が得られる。
【0090】
図5は、本発明のメモリアレイの第3のデータ書き込み制御方法を示すフローチャートである。
【0091】
まず、データ消去(イレース)状態の不揮発性半導体メモリセル20を選択し、選択された不揮発性半導体メモリセル20にデータ書き込みを開始する(ステップS301)。
【0092】
次に、第1データ書き込み(プログラム)電圧を以下に示す所定の条件に設定する(ステップS302)。
【0093】
▲1▼Vbl=V10(ビット線BLへの印加電圧)
▲2▼Vwl=V11(ワード線WLへの印加電圧)
▲3▼t=t11(VwlおよびVblの電圧パルス幅)
例えば、Vbl=V10=5.0V、Vwl=V11=3.0V、t=t11=50ナノ秒である。
【0094】
次に、選択された不揮発性半導体メモリセル20にVwlおよびVblの第1データ書き込み電圧を、電圧パルス幅t11の間印加する(ステップS303)。
【0095】
次に、第1データ書き込み電圧の印加後、データ書き込み(プログラム)された不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲内であるかベリファイ(検証)を行う(ステップS304)。ベリファイは、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル20に期待値通りのデータ(情報)が書き込まれたかどうかを調べる工程である。
【0096】
データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲内に入っていればデータ書き込みが終了である(ステップS305およびS306)。
【0097】
次に、データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲を超えると、不揮発性半導体メモリセル20へのデータ書き込みは失敗となる(ステップS307およびS315)。
【0098】
一方、データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲以下であると(ステップS307)、再度、不揮発性半導体メモリセル20に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【0099】
この場合、第1データ書き込み電圧のVblを所定の電圧値(ΔV)、例えば0.5Vだけ増加させ、Vbl=5.5Vにする(ステップS311)。
【0100】
次に、第2データ書き込み電圧を以下に示す所定の条件に設定する(ステップS312)。
【0101】
▲1▼Vbl=V10+ΔV
▲2▼Vwl=V11
▲3▼t=t11
例えば、Vbl=V10+ΔV=5.5V、Vwl=V11=3.0V、t=t11=50ナノ秒である。
【0102】
次に、第2データ書き込み電圧のVbl、および、不揮発性半導体メモリセル20へのデータ書き込み(プログラム)回数が、共に最大値になるまでは(ステップS313およびS314)、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲内に達するようにステップS303〜S314を繰り返す。
【0103】
次に、データ書き込み電圧のVwl、および、メモリセルへのデータ書き込み(プログラム)回数が、共に最大値に達すると(ステップS113およびS114)、不揮発性半導体メモリセル20へのデータ書き込みは失敗となる(ステップS115)。
【0104】
図5に示す本発明のメモリアレイの第3のデータ書き込み制御方法は、不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲を超えると、データ書き込みが失敗になるように設定されている。
【0105】
この場合、不揮発性半導体メモリセル20から構成されるメモリアレイ30は、誤ってデータ書き込みされた不揮発性半導体メモリセル20をメモリアレイ30に対するデータ書き込みの終了後に、誤ってデータ書き込みされた不揮発性半導体メモリセル20のみのデータを消去して、再度、その不揮発性半導体メモリセル20のみにデータ書き込みを実行することが可能である。
【0106】
これに対して、従来のフラッシュメモリでは、1ビット単位でのデータ消去ができないため、本発明の第3のデータ書き込み制御方法を用いることができない。このため、従来のフラッシュメモリは、ブロック毎にデータ消去を行い、データ消去の必要のない所定のブロック内のデータ(情報)を一度別のブロックにデータ書き込みを行い、所定のブロック内のデータを消去した後、再度、この所定のブロックにデータ書き込みを行う必要があり、データ書き込み時間が非常に長くなる。
【0107】
これにより、不揮発性半導体メモリセル20を用いたメモリアレイ30の第3のデータ書き込み制御方法は、従来のフラッシュメモリのデータ書き込み方法と比較して、誤ってデータ書き込みされた不揮発性半導体メモリセル20のみに正しいデータ書き込みが可能となり、データ書き込み時間の短縮が図れる。
【0108】
図6は、本発明のメモリアレイの第4のデータ書き込み制御方法を示すフローチャートである。
【0109】
不揮発性半導体メモリセルを用いたメモリアレイの第4のデータ書き込み制御方法は、データ書き込みされた不揮発性半導体メモリセル20の可変抵抗素子の抵抗値が所定の範囲以下である場合(ステップS407)、再度、不揮発性半導体メモリセル20に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【0110】
この場合、2回目以降のデータ書き込み電圧の印加時間を前回のデータ書き込み電圧の印加時間より短くすることによって(ステップS411〜412)、2回目以降のデータ書き込み電圧のVblの増加による不揮発性半導体メモリセル20の可変抵抗素子の抵抗値の変化量を高精度で制御できるとともに、データ書き込み時の消費電力の増加を抑制することができる。図6のフローチャートのステップS511に示すように、2回目以降のデータ書き込み電圧の印加時間tをΔt(例えば5ナノ秒)だけ短くし、データ書き込み電圧のVblをΔV(例えば0.5V)だけ増加させて行う。例えば、2回目のデータ書き込み条件は、Vbl=V10+ΔV=5.5V、Vwl=V11=3.0V、t=t11−Δt=45ナノ秒である。
【0111】
図6に示す本発明のメモリアレイの第4のデータ書き込み制御方法は、ステップS411〜412の手順における設定条件が異なる以外は、図5に示す本発明のメモリアレイの第3のデータ書き込み制御方法と同様である。
【0112】
また、図5および6に示すメモリアレイの第3および第4のデータ書き込み制御方法は、多値情報の記憶が可能な半導体記憶装置である不揮発性半導体メモリセルに有効であるが、2値情報の記憶が可能な不揮発性半導体メモリセルに用いても同様の効果が得られる。
【0113】
ここで、本発明の半導体記憶装置であるメモリアレイ30には、通常、ビット線に対して駆動電圧を印加するビット線駆動回路と、ワード線に対して駆動電圧を印加するワード線駆動回路と、ビット線駆動回路およびワード線駆動回路の動作をコントロール回路と、ビット線駆動回路およびワード線駆動回路にデータ書き込み、データ消去およびデータ読み出しの電圧を供給する電源回路と、データ読み出し時に、データ読み出しが行われる不揮発性半導体メモリセルの電流値を、基準となるリファレンスセルの電流値と比較するセンス回路とが接続されている(図示せず)。そして、メモリアレイ30は、ビット線駆動回路およびワード線駆動回路から供給される入力アドレス情報に対応して、所定の不揮発性半導体メモリセルを選択し、データ書き込み、データ消去およびデータ読み出しのメモリ動作を実行する。
【0114】
【発明の効果】
本発明の半導体記憶装置は、入力アドレス情報に対応したメモリセルが、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も該抵抗値を保持する可変抵抗素子と、可変抵抗素子に接続されたMOSトランジスタとを有することにより、メモリセル毎にデータ消去が可能であるとともに、データ書き込みが高速(短時間)および高精度で実行できる。
【図面の簡単な説明】
【図1】本発明の半導体記憶装置に用いるメモリセルの模式図である。
【図2】本発明の実施形態の半導体記憶装置であるメモリアレイの一例を示す構成図である。
【図3】本発明の半導体記憶装置であるメモリアレイの第1のデータ書き込み制御方法を示すフローチャートである。
【図4】本発明の半導体記憶装置であるメモリアレイの第2のデータ書き込み制御方法を示すフローチャートである。
【図5】本発明の半導体記憶装置であるメモリアレイの第3のデータ書き込み制御方法を示すフローチャートである。
【図6】本発明の半導体記憶装置であるメモリアレイの第4のデータ書き込み制御方法を示すフローチャートである。
【図7】ペロブスカイト型結晶構造を有する材料のパルス電圧の印加回数による抵抗値の変化を示すグラフである。
【図8】従来のフラッシュメモリのメモリセルの模式的な断面図である。
【図9】図8に示すメモリセルのデータ書き込み時の電圧条件を表す模式図である。
【図10】従来の2値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。
【図11】従来の多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布の一例を示すグラフである。
【図12】従来のフラッシュメモリにデータ書き込み(プログラム)を行う場合のフローチャートである。
【符号の説明】
11 ゲート電極
12 ソース領域
13 ドレイン領域
14 可変抵抗素子
15 可変抵抗素子の一方の端子
20 不揮発性半導体メモリセル
30 メモリアレイ
100 メモリセル
101 半導体基板
102 ドレイン領域
103 ソース領域
104 第1絶縁層
105 浮遊ゲート
106 第2絶縁層
107 制御ゲート
Claims (9)
- 入力アドレス情報に対応したメモリセルを選択してデータ消去動作を含むメモリ動作を行う半導体記憶装置において、
該メモリセルは、一対の電極間に印加される電圧値によって、該電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する可変抵抗素子と、該可変抵抗素子に接続されたMOSトランジスタとを有する半導体記憶装置。 - 前記可変抵抗素子は、前記電極間に印加される電圧値を制御することによって、該可変抵抗素子の抵抗値が複数の重複しない範囲内に達するように設定可能である請求項1に記載の半導体記憶装置。
- 前記可変抵抗素子の電極間は、ペロブスカイト型結晶構造を有する材料で形成されている請求項1または2に記載の半導体記憶装置。
- 前記メモリセルは、前記MOSトランジスタの一方の駆動領域が前記可変抵抗素子を介してビット線に接続され、該MOSトランジスタのゲート電極がワード線に接続される請求項1に記載の半導体記憶装置。
- 前記ビット線に所定の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ書き込みが実行される請求項4に記載の半導体記憶装置。
- 前記ビット線に前記所定の極性の電圧とは異なる逆の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ消去が実行される請求項4に記載の半導体不揮発性メモリ装置。
- 請求項1〜6のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、
前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第1の工程と、
該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第2の工程と、
該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧よりも高いデータ書き込み電圧を、再度、該メモリセルに印加する第3の工程と、
該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第2の工程および第3工程を繰り返す第4の工程と、
を包含する半導体記憶装置のデータ書き込み制御方法。 - 請求項1〜6のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、
所定の前記メモリセルにデータ書き込み電圧を印加する第1の工程と、
該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲に達しているかどうかを判定する第2の工程と、
該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧より高いデータ書き込み電圧を、再度、該メモリセルに印加する第3の工程と、
該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第2の工程および第3工程を繰り返す第4の工程と、
該第2の工程で該可変抵抗素子の抵抗値が所定の範囲を超えている場合、該可変抵抗素子にデータ消去電圧を印加する第5の工程と、
データ消去電圧の印加後、該可変抵抗素子の抵抗値がデータ消去範囲内に達しているかどうかを判定する第6の工程と、
該可変抵抗素子の抵抗値がデータ消去範囲内に達するまで該第5の工程および第6の工程を繰り返した後、該データ書き込み電圧を印加する第7の工程と、
を包含する半導体記憶装置のデータ書き込み制御方法。 - 前記第3の工程にて前記高いデータ書き込み電圧を印加する際に、該高いデータ書き込み電圧の印加時間を、前記第1の工程にて印加する前記データ書き込み電圧の印加時間より短く設定している請求項7または8に記載の半導体記憶装置のデータ書き込み制御方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002351832A JP4187148B2 (ja) | 2002-12-03 | 2002-12-03 | 半導体記憶装置のデータ書き込み制御方法 |
TW092134026A TWI238414B (en) | 2002-12-03 | 2003-12-03 | Semiconductor memory device and data write method |
EP03257605A EP1426975B1 (en) | 2002-12-03 | 2003-12-03 | Semiconductor memory device and data write method |
CNB2003101225447A CN100388388C (zh) | 2002-12-03 | 2003-12-03 | 半导体存储器设备及数据写入方法 |
US10/728,176 US7061790B2 (en) | 2002-12-03 | 2003-12-03 | Semiconductor memory device and data write method |
KR1020030087207A KR100554308B1 (ko) | 2002-12-03 | 2003-12-03 | 반도체 메모리장치 및 데이터기록방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002351832A JP4187148B2 (ja) | 2002-12-03 | 2002-12-03 | 半導体記憶装置のデータ書き込み制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004185723A true JP2004185723A (ja) | 2004-07-02 |
JP4187148B2 JP4187148B2 (ja) | 2008-11-26 |
Family
ID=32310711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002351832A Expired - Fee Related JP4187148B2 (ja) | 2002-12-03 | 2002-12-03 | 半導体記憶装置のデータ書き込み制御方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7061790B2 (ja) |
EP (1) | EP1426975B1 (ja) |
JP (1) | JP4187148B2 (ja) |
KR (1) | KR100554308B1 (ja) |
CN (1) | CN100388388C (ja) |
TW (1) | TWI238414B (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005339589A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 不揮発性メモリーの電気抵抗値設定方法 |
JP2006155700A (ja) * | 2004-11-26 | 2006-06-15 | Renesas Technology Corp | 半導体装置 |
JP2007018615A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 記憶装置及び半導体装置 |
JP2008542957A (ja) * | 2005-05-27 | 2008-11-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
WO2009051274A1 (en) * | 2007-10-17 | 2009-04-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
WO2009075315A1 (ja) * | 2007-12-12 | 2009-06-18 | Sony Corporation | 記憶装置および情報再記録方法 |
JP2010225221A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
US8125818B2 (en) | 2008-02-25 | 2012-02-28 | Panasonic Corporation | Method of programming variable resistance element and variable resistance memory device using the same |
US8179711B2 (en) | 2004-10-26 | 2012-05-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4189395B2 (ja) * | 2004-07-28 | 2008-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置及び読み出し方法 |
US7453716B2 (en) * | 2004-10-26 | 2008-11-18 | Samsung Electronics Co., Ltd | Semiconductor memory device with stacked control transistors |
WO2006114904A1 (en) * | 2005-04-22 | 2006-11-02 | Matsushita Electric Industrial Co., Ltd. | Non volatile memory cell and semiconductor memory device |
US7372725B2 (en) * | 2005-08-15 | 2008-05-13 | Infineon Technologies Ag | Integrated circuit having resistive memory |
JP4309877B2 (ja) * | 2005-08-17 | 2009-08-05 | シャープ株式会社 | 半導体記憶装置 |
US7463507B2 (en) * | 2005-11-09 | 2008-12-09 | Ulrike Gruening-Von Schwerin | Memory device with a plurality of memory cells, in particular PCM memory cells, and method for operating such a memory cell device |
JP2007294592A (ja) * | 2006-04-24 | 2007-11-08 | Sony Corp | 記憶装置の駆動方法 |
WO2008007481A1 (en) * | 2006-07-14 | 2008-01-17 | Murata Manufacturing Co., Ltd. | Resistive memory device |
US7372753B1 (en) * | 2006-10-19 | 2008-05-13 | Unity Semiconductor Corporation | Two-cycle sensing in a two-terminal memory array having leakage current |
US7379364B2 (en) * | 2006-10-19 | 2008-05-27 | Unity Semiconductor Corporation | Sensing a signal in a two-terminal memory array having leakage current |
KR101237005B1 (ko) | 2007-11-09 | 2013-02-26 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법 |
US7826248B2 (en) | 2008-05-20 | 2010-11-02 | Seagate Technology Llc | Write verify method for resistive random access memory |
CN101599301B (zh) * | 2008-06-06 | 2012-09-05 | 西格斯教育资本有限责任公司 | 存储器与存储器写入方法 |
JP5269151B2 (ja) * | 2011-06-09 | 2013-08-21 | シャープ株式会社 | 半導体記憶装置 |
US9047945B2 (en) | 2012-10-15 | 2015-06-02 | Marvell World Trade Ltd. | Systems and methods for reading resistive random access memory (RRAM) cells |
US9042159B2 (en) * | 2012-10-15 | 2015-05-26 | Marvell World Trade Ltd. | Configuring resistive random access memory (RRAM) array for write operations |
US8885388B2 (en) | 2012-10-24 | 2014-11-11 | Marvell World Trade Ltd. | Apparatus and method for reforming resistive memory cells |
US9042162B2 (en) | 2012-10-31 | 2015-05-26 | Marvell World Trade Ltd. | SRAM cells suitable for Fin field-effect transistor (FinFET) process |
CN105190760B (zh) | 2012-11-12 | 2018-04-24 | 马维尔国际贸易有限公司 | 在存储器系统中并行地使用具有nmos通过门和pmos通过门两者的sram单元 |
US9514815B1 (en) * | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
CN105719691A (zh) | 2016-01-22 | 2016-06-29 | 清华大学 | 阻变存储器的操作方法及阻变存储器装置 |
US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5323351A (en) * | 1992-06-10 | 1994-06-21 | Nexcom Technology, Inc. | Method and apparatus for programming electrical erasable programmable read-only memory arrays |
US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
US5748538A (en) * | 1996-06-17 | 1998-05-05 | Aplus Integrated Circuits, Inc. | OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array |
US6204139B1 (en) * | 1998-08-25 | 2001-03-20 | University Of Houston | Method for switching the properties of perovskite materials used in thin film resistors |
CN1191635C (zh) * | 1999-02-17 | 2005-03-02 | 国际商业机器公司 | 用于存储信息的微电子器件及其方法 |
US6314014B1 (en) * | 1999-12-16 | 2001-11-06 | Ovonyx, Inc. | Programmable resistance memory arrays with reference cells |
US6269040B1 (en) * | 2000-06-26 | 2001-07-31 | International Business Machines Corporation | Interconnection network for connecting memory cells to sense amplifiers |
US6625057B2 (en) * | 2000-11-17 | 2003-09-23 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device |
WO2002050843A1 (fr) | 2000-12-21 | 2002-06-27 | Fujitsu Limited | Memoire a semi-conducteurs non volatile et procede d'effacement |
JP2002269968A (ja) * | 2001-03-13 | 2002-09-20 | Canon Inc | 強磁性体メモリの情報再生方法 |
US6473332B1 (en) * | 2001-04-04 | 2002-10-29 | The University Of Houston System | Electrically variable multi-state resistance computing |
JP4187197B2 (ja) * | 2002-11-07 | 2008-11-26 | シャープ株式会社 | 半導体メモリ装置の制御方法 |
-
2002
- 2002-12-03 JP JP2002351832A patent/JP4187148B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-03 US US10/728,176 patent/US7061790B2/en not_active Expired - Lifetime
- 2003-12-03 KR KR1020030087207A patent/KR100554308B1/ko active IP Right Grant
- 2003-12-03 TW TW092134026A patent/TWI238414B/zh not_active IP Right Cessation
- 2003-12-03 CN CNB2003101225447A patent/CN100388388C/zh not_active Expired - Fee Related
- 2003-12-03 EP EP03257605A patent/EP1426975B1/en not_active Expired - Lifetime
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005339589A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 不揮発性メモリーの電気抵抗値設定方法 |
US8179711B2 (en) | 2004-10-26 | 2012-05-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell |
JP4524455B2 (ja) * | 2004-11-26 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2006155700A (ja) * | 2004-11-26 | 2006-06-15 | Renesas Technology Corp | 半導体装置 |
JP2008542957A (ja) * | 2005-05-27 | 2008-11-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
JP4704460B2 (ja) * | 2005-05-27 | 2011-06-15 | スパンション エルエルシー | ナノスケール抵抗記憶装置のプログラミング、消去、読出のためのページバッファアーキテクチャ |
JP2007018615A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 記憶装置及び半導体装置 |
WO2009051274A1 (en) * | 2007-10-17 | 2009-04-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2009099199A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101178997B1 (ko) | 2007-10-17 | 2012-08-31 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 장치 |
US8300444B2 (en) | 2007-10-17 | 2012-10-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
WO2009075315A1 (ja) * | 2007-12-12 | 2009-06-18 | Sony Corporation | 記憶装置および情報再記録方法 |
US8369128B2 (en) | 2007-12-12 | 2013-02-05 | Sony Corporation | Storage device and information rerecording method |
US8125818B2 (en) | 2008-02-25 | 2012-02-28 | Panasonic Corporation | Method of programming variable resistance element and variable resistance memory device using the same |
JP2010225221A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
KR101141865B1 (ko) | 2009-03-23 | 2012-05-11 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
Also Published As
Publication number | Publication date |
---|---|
CN1510690A (zh) | 2004-07-07 |
EP1426975A2 (en) | 2004-06-09 |
CN100388388C (zh) | 2008-05-14 |
KR100554308B1 (ko) | 2006-02-24 |
TW200425149A (en) | 2004-11-16 |
EP1426975B1 (en) | 2012-08-08 |
JP4187148B2 (ja) | 2008-11-26 |
EP1426975A3 (en) | 2006-03-22 |
TWI238414B (en) | 2005-08-21 |
KR20040048854A (ko) | 2004-06-10 |
US20040174739A1 (en) | 2004-09-09 |
US7061790B2 (en) | 2006-06-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080904 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4187148 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |