JP2004185723A - 半導体記憶装置およびそのデータ書き込み制御方法 - Google Patents

半導体記憶装置およびそのデータ書き込み制御方法 Download PDF

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Abstract

【課題】メモリセル毎にデータ消去が可能であり、データ書き込みが高速（短時間）および高精度で実行できる。
【解決手段】入力アドレス情報に対応した不揮発性半導体メモリセル２０は、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持するペロブスカイト型結晶構造を有する材料から成る可変抵抗素子１４と、その可変抵抗素子１４と駆動領域であるドレイン領域１３とが接続されたＭＯＳトランジスタとを有する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルが設けられた半導体記憶装置およびそのデータ書き込み制御方法に関する。
【０００２】
【従来技術】
近年、不揮発性メモリ等の半導体記憶装置は、高集積度、データの高速処理等の高性能化が著しく進歩し、特に、不揮発性メモリであるフラッシュメモリは、携帯電話等の個人端末用小型情報機器に多く用いられている。フラッシュメモリは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の１つの形式である。フラッシュメモリの各メモリセルは、電気的に分離された浮遊（フローティング）ゲートが設けられたＭＯＳトランジスタから形成されている。
【０００３】
図８は、フラッシュメモリのメモリセルの模式的な断面図である。図８に示すように、メモリセル１００は、半導体基板１０１の上部に、ドレイン領域１０２およびソース領域１０３が所定の間隔をあけて形成されている。ソース領域１０３およびドレイン領域１０２は、それぞれ異なる導電性を生じるドーパント（不純物元素）によってドープされている。ドレイン領域１０２、ソース領域１０３および半導体基板１０１の表面は、ゲート絶縁膜である第１絶縁層１０４によって被覆されている。ドレイン領域１０２とソース領域１０３との間の半導体基板１０１上には、第１絶縁層１０４を介してポリシリコンから成る浮遊ゲート１０５、第２絶縁層１０６およびポリシリコンから成る制御（コントロール）ゲート１０７が順番に形成されている。浮遊ゲート１０５は、メモリセルの完成時には、両端面を絶縁層（図示せず）覆われており、このため、電気的に浮遊状態となる。第２絶縁層１０６は、浮遊ゲート１０５と制御ゲート１０７との間を電気的に分離している。
【０００４】
一般的に、フラッシュメモリは、各メモリセル１００のドレイン領域１０２とソース領域１０３との間のチャネル層に生じるホットエレクトロンを浮遊ゲート１０５に注入することによってデータ書き込み（プログラム）状態となる。例えば、ドレイン領域１０２とソース領域１０３との間に印加される高電界によって、チャネル層には、大きな電流が流れ、ドレイン領域１０２側の電界の高い部分にて、ホットエレクトロンが発生する。これにより、発生したホットエレクトロンが浮遊ゲート１０５に注入され、データ書き込み状態となりメモリセル１００を形成するＭＯＳトランジスタのトランジスタ特性としての閾値電圧（Ｖｔｈ）が変化する。閾値電圧（Ｖｔｈ）は、メモリセルのソース領域１０３およびドレイン領域１０２間を導通状態とするために、制御ゲート１０７に印加される電圧の最小値と定義される。この閾値電圧（Ｖｔｈ）は、浮遊ゲート１０５に蓄積される電荷の量によって制御される。
【０００５】
図９は、図８に示すメモリセル１００のデータ書き込み時の電圧条件を表す模式図である。
【０００６】
メモリセル１００がデータ書き込みモードでは、制御ゲート１０７に約１２Ｖのプログラム電圧、ドレイン領域１０２に約６Ｖのドレイン電圧、ソース領域１０３および半導体基板１０１であるチャネル領域に０Ｖの基準電圧が印加される。
【０００７】
このような電圧条件によって、上記のようにドレイン領域１０２側の電界の高い部分にて、発生したホットエレクトロンが制御ゲート１０７に印加された約１２Ｖのプログラム電圧によって、第１絶縁層１０４を介して浮遊ゲート１０５に注入され、浮遊ゲート１０５は、負の電荷にチャージされる。この結果、メモリセル１００は、データ書き込み（プログラム）状態となる。
【０００８】
データ書き込み（プログラム）状態では、電子（ホットエレクトロン）が浮遊ゲート１０５に集まり、メモリセルのＶｔｈは上昇し、この場合のメモリセル１００のＶｔｈがデータ書き込み（プログラム）閾値電圧になる。そして、上記電圧条件が変更されて、浮遊ゲート１０５から電子（負の電荷）が引き抜かれてメモリセルのＶｔｈが低下すると、メモリセル１００はデータ消去状態とまる。
【０００９】
図１０は、一般的な２値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。図１０の横軸はメモリセルの閾値電圧（Ｖｔｈ）、縦軸はメモリセルの個数をそれぞれ表している。尚、横軸の中央の基準閾値電圧は、データ読出し時のデータ読出し電圧を表している。
【００１０】
図１０に示す２値フラッシュメモリは、通常、メモリセルの浮遊ゲートから電子（負の電荷）が引き抜かれている状態がデータ消去状態であり、その時のデータを「１」とする。メモリセルの浮遊ゲートに電子が注入された状態がデータ書き込み状態で、その時のデータを「０」とする。
【００１１】
これにより、図１０の基準閾値電圧より低い領域は、データ消去状態のメモリセルのデータ消去閾値電圧の分布を示し、基準閾値電圧より高い領域は、データ書き込み状態のメモリセルのデータ書き込み閾値電圧の分布を示す。
【００１２】
データ消去状態のメモリセルは、閾値電圧分布のピーク値の閾値電圧が低くなり、データ書き込み状態のメモリセルは、閾値電圧分布のピーク値の閾値電圧が高くなる。このため、例えばメモリセルの制御ゲートに印加される電圧が同じであれば、データ消去状態のメモリセルには、データ書き込み状態のメモリセルより大きな電流が流れる。このように、データ消去状態のメモリセルおよびデータ書き込み状態のメモリセルのそれぞれの電流値が異なることを利用して、メモリセル内のデータの状態（データの有無等）を確認することがデータ読み出し動作またはデータのベリファイ（検証）動作である。
【００１３】
データ読み出しは、予め上記の基準閾値電圧が設定されているリファレンスセルに流れる電流と、データ読み出しが行われるメモリセルを流れる電流とを検出し、これらの電流値を比較することによって行われる。
【００１４】
このような電流値の比較は、メモリセルおよびリファレンスセルに接続されているビット線を流れる電流をセンス回路（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）にて検出して、メモリセル内のデータを判定している。
【００１５】
また、フラッシュメモリは、図８に示すメモリセル１００の浮遊ゲート１０５に蓄積される電荷の量を制御することによって、データ書き込み閾値電圧を所定の値に変化させ、異なる情報である多値情報のデータ書き込みが可能となる。
【００１６】
図１１は、多値情報のデータ書き込みが可能な多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布の一例を示すグラフである。ここで、図１１は、説明を簡略にするため、１つのメモリセルのデータ量が２ビットである４値フラッシュメモリの場合のグラフである。図１１の横軸はメモリセルの閾値電圧、縦軸はメモリセルの個数をそれぞれ表している。尚、横軸の基準閾値電圧Ａ、ＢおよびＣは、データ読出し時のデータ読出し電圧を表している。
【００１７】
４値フラッシュメモリ内の各メモリセルは、それぞれのメモリセルがデータ消去状態および３種類のデータ書き込み状態の４つの状態を選択的に取り得る。メモリセル内の４つの閾値電圧分布のピーク値を示す閾値電圧の最も低い状態がデータ消去状態であり、データ消去状態以外のデータ書き込み状態が３つの異なる閾値電圧分布によって３段階に分けられる。メモリセルが上記の４つの状態を選択的に取り得る場合、メモリセル内のデータ格納状態を確認するデータ読み出し動作では、図１１に示すように、データ読み出しのための３つの基準となる基準閾値電圧Ａ、ＢおよびＣが設定されている。
【００１８】
図１１に示すメモリセルでは、１つのメモリセルに２ビットのデータを格納する場合、閾値電圧分布のピーク値の閾値電圧が低い順にデータを「１１」、「１０」、「０１」、「００」と定義し、データ「１１」がデータ消去状態である。また、データが「１０」、「０１」および「００」となるデータ書き込み状態では、図１０に示す２値フラッシュメモリと比較して、各データに対応するそれぞれの閾値電圧分布の範囲が狭くなるため、浮遊ゲートの電荷の量を慎重に制御して、いずれの場合もメモリセルの閾値電圧分布のバラツキが小さくなるように設定されている。
【００１９】
図１１に示すように、多値情報の記憶可能な多値フラッシュメモリは、メモリセルの数を増加させることなく、記憶容量を増加させることができるため、記憶容量の大容量化または同一記憶容量での回路規模の小型化に有効な手段となる。
【００２０】
図１２は、図１０または図１１に示すフラッシュメモリにデータ書き込み（プログラム）を行う場合のフローチャートである（例えば、特許文献１参照）。ここで、各メモリセルは、それぞれのメモリセルの制御ゲートが所定のワード線ＷＬそれぞれ接続され、それぞれのメモリセルのドレイン領域が所定のビット線ＢＬそれぞれ接続され、それぞれのメモリセルは、マトリクス状に配置されている（図示せず）。
【００２１】
まず、データ消去（イレース）状態のメモリセルを選択し、選択されたメモリセルにデータ書き込みを開始する（ステップＳ５０１）。
【００２２】
次に、第１データ書き込み（プログラム）電圧を以下に示す所定の条件に設定する（ステップＳ５０２）。
【００２３】
▲１▼Ｖｗｌ＝Ｖ０１（ワード線ＷＬへの印加電圧）
▲２▼Ｖｂｌ＝Ｖ０２（ビット線ＢＬへの印加電圧）
▲３▼ｔ＝ｔ０１（ＶｗｌおよびＶｂｌの電圧幅）
例えば、４値フラッシュメモリでは、Ｖｗｌ＝８．０Ｖ、Ｖｂｌ＝５．０Ｖを印加する。２値フラッシュメモリの場合、Ｖｗｌ＝１２．０Ｖを印加するが、４値フラッシュメモリの場合は、各データに対応するメモリセルの閾値電圧（Ｖｔｈ）の変動幅が小さくなるためＶｗｌ＝８．０Ｖと低くすることが可能となり、高電圧を発生するチャージポンプ回路の負荷を軽減することができる。
【００２４】
次に、選択されたメモリセルにＶｗｌおよびＶｂｌの第１データ書き込み電圧を印加し、電圧幅ｔ０１の間保持する（ステップＳ５０３）。
【００２５】
次に、データ書き込み（プログラム）されたメモリセルの閾値電圧のベリファイ（検証）を行う（ステップＳ５０４）。ベリファイは、メモリセルの閾値電圧を検証し、メモリセルに期待値通りのデータ（情報）が書き込まれたかどうかを調べる工程である。
【００２６】
次に、データ書き込みされたメモリセルの閾値電圧が所定の範囲内に入っていれば終了であり（ステップＳ５０５およびＳ５０６）、データ書き込みされたメモリセルの閾値電圧が所定の範囲を超えると、メモリセルへのデータ書き込みは失敗となる（ステップＳ５０７およびＳ５０８）。データ書き込みされたメモリセルの閾値電圧が所定の範囲内に達しないと（ステップＳ５０７）、再度、メモリセルに対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【００２７】
この場合、第１データ書き込み電圧のＶｗｌを所定の電圧値（ΔＶ）、例えば０．５Ｖだけ増加させ、Ｖｗｌ＝８．５Ｖにする（ステップＳ５０９）。
【００２８】
次に、第２データ書き込み電圧を以下に示す所定の条件に設定する（ステップＳ５１０）。
【００２９】
▲１▼Ｖｗｌ＝Ｖ０３（＝Ｖ０１＋ΔＶ）
▲２▼Ｖｂｌ＝Ｖ０２
▲３▼ｔ＝ｔ０２（ｔ０２＜ｔ０１）
第２データ書き込み電圧の電圧幅ｔ０２は、第１データ書き込み電圧の電圧幅ｔ０１より短く設定され、第２データ書き込み電圧の印加時間が短縮されている。
【００３０】
次に、第２データ書き込み電圧のＶｗｌ、および、メモリセルへのデータ書き込み（プログラム）回数が、共に最大値になるまでは（ステップＳ５１１およびＳ５１２）、メモリセルの閾値電圧が所定範囲内に達するようにステップＳ５０３〜Ｓ５１２を繰り返す。
【００３１】
次に、データ書き込み電圧のＶｗｌ、および、メモリセルへのデータ書き込み（プログラム）回数が、共に最大値に達すると（ステップＳ５１１およびＳ５１２）、メモリセルへのデータ書き込みは失敗となる（ステップＳ５０８）。また、上記ステップＳ５０７およびＳ５０８に示すように、データ書き込みされたメモリセルの閾値電圧が所定の範囲に超えてしまった場合、フラッシュメモリはセルアレイの構成上、１ビットデータのデータ消去が出来ないため、このメモリセルへのデータ書き込みは失敗となる。
【００３２】
【特許文献１】
米国特許第５４４０５０５号明細書
【００３３】
【発明が解決するための課題】
フラッシュメモリは、記憶容量の大容量化がさらに要求される傾向にあり、例えば、多値情報のレベルが、４値から１６値へと増加するに従い、各データに対応するそれぞれのメモリセルの閾値電圧分布の範囲がさらに狭くなる。このため、図１２に示す方法により、メモリセルに対して慎重にデータ書き込みを行っても、メモリセルを形成するＭＯＳトランジスタのトランジスタ特性のバラツキ等などにより、所定の閾値電圧範囲を超えてしまい、メモリセルに誤ったデータ書き込みが行われる場合がある。
【００３４】
この場合、メモリセルのデータ（情報）をデータ消去して、再度、データ書き込みを行う必要があるが、フラッシュメモリは、セルアレイの構成上、ブロック毎のデータ消去を行うため、任意のブロック内の１ビット分のメモリセルが誤ってデータ書き込みされても、このブロック内の他のデータ消去の必要のないデータ（情報）を一度別のブロックにデータ書き込みを行い、このブロック内のデータ消去を行った後、再度、このブロックにデータ書き込みを行う必要がある。
【００３５】
これにより、フラッシュメモリは、メモリセルのデータ消去時間がミリ秒単位となり、メモリセルのデータ書き込み時間のマイクロ秒単位と比較して非常に時間がかかり、上記方法を用いてフラッシュメモリの各メモリセルにデータ書き込みを行うとデータ書き込み（プログラム）時間が非常に長くなる。
【００３６】
本発明は、このような課題を解決するものであり、その目的は、メモリセル毎にデータ消去が可能であり、データ書き込みが高速（短時間）および高精度で実行できる半導体記憶装置およびそのデータ書き込み制御方法を提供することにある。
【００３７】
【課題を解決するための手段】
本発明の半導体記憶装置は、入力アドレス情報に対応したメモリセルを選択してデータ消去動作を含むメモリ動作を行う半導体記憶装置において、該メモリセルは、一対の電極間に印加される電圧値によって、該電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する可変抵抗素子と、該可変抵抗素子に接続されたＭＯＳトランジスタとを有するものであり、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、本発明の半導体記憶装置において、前記可変抵抗素子は、前記電極間に印加される電圧値を制御することによって、該可変抵抗素子の抵抗値が複数の重複しない範囲内に達するように設定可能である。
【００３９】
さらに、好ましくは、本発明の半導体記憶装置は、前記可変抵抗素子の電極間は、ペロブスカイト型結晶構造を有する材料で形成されている。
【００４０】
さらに、好ましくは、本発明の半導体記憶装置において、前記メモリセルは、前記ＭＯＳトランジスタの一方の駆動領域が前記可変抵抗素子を介して該ビット線に接続され、該ＭＯＳトランジスタのゲート電極がワード線に接続される。
【００４１】
さらに、好ましくは、本発明の半導体記憶装置は、前記ビット線に所定の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ書き込みが実行される。
【００４２】
さらに、好ましくは、本発明の半導体記憶装置は、前記ビット線に前記所定の極性の電圧とは異なる逆の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ消去が実行される。
【００４３】
本発明の半導体記憶装置のデータ書き込み制御方法は、請求項１〜６のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第１の工程と、該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第２の工程と、該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧よりも高いデータ書き込み電圧を、再度、該メモリセルに印加する第３の工程と、該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第２の工程および第３工程を繰り返す第４の工程と、を包含するものであり、そのことにより上記目的が達成できる。
【００４４】
本発明の半導体記憶装置のデータ書き込み制御方法は、請求項１〜６のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第１の工程と、該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第２の工程と、該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧より高いデータ書き込み電圧を、再度、該メモリセルに印加する第３の工程と、該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第２の工程および第３工程を繰り返す第４の工程と、該可変抵抗素子の抵抗値が所定の範囲を超えている場合、該可変抵抗素子にデータ消去電圧を印加する第５の工程と、データ消去電圧の印加後、該可変抵抗素子の抵抗値がデータ消去範囲に達しているかどうかを判定する第６の工程と、該可変抵抗素子の抵抗値がデータ消去範囲内に達するまで該第５の工程および第６の工程を繰り返した後、該データ書き込み電圧を印加する第７の工程と、を包含するものであり、そのことにより上記目的が達成できる。
【００４５】
また、好ましくは、本発明の半導体記憶装置のデータ書き込み制御方法は、前記第３の工程にて前記高いデータ書き込み電圧を印加する際に、該高いデータ書き込み電圧の印加時間を、前記第１の工程にて印加する前記データ書き込み電圧の印加時間より短く設定している。
【００４６】
上記構成により、以下、その作用を説明する。
【００４７】
本発明の半導体記憶装置は、メモリセルが、１対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する材料から成る可変抵抗素子と、可変抵抗素子の一方端子がドレイン領域に接続されたＭＯＳトランジスタとを有するために、メモリセルのアドレスに応じてワード線およびビット線を選択することによりＭＯＳトランジスタが選択され、ビット線を介して可変抵抗素子にデータ書き込み電圧またはデータ消去電圧を印加することにより、データ書き込み動作またはデータ消去動作を行う。
【００４８】
これにより、本発明の半導体記憶装置は、多値情報の記憶が可能であるとともに、誤ってデータ書き込みが行われた場合でも、メモリセル毎に誤って書き込まれたデータ（ビット）を１ビット単位でデータ消去が実行できるので、高速（短時間）でデータ書き込み動作が可能となる。
【００４９】
【発明の実施形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００５０】
図１は、本発明の半導体記憶装置に用いられる不揮発性半導体メモリセルの模式図である。
【００５１】
図１に示す不揮発性半導体メモリセル２０は、ゲート電極１１、ソース領域１２およびドレイン領域１３が設けられたＭＯＳトランジスタと、ドレイン領域１３に接続されたメモリ担体である可変抵抗素子１４とを有し、ＭＯＳトランジスタおよび可変抵抗素子１４は、半導体基板（図示せず）上に形成されている。
【００５２】
不揮発性半導体メモリセル２０のメモリ担体である可変抵抗素子１４は、可変抵抗素子１４の端子間に電圧が印加されることによって連続的に抵抗値が可逆変化する特性を有している。可変抵抗素子１４は、可変抵抗素子１４の端子間への電圧印加後も、その抵抗値を保持できる。
【００５３】
可変抵抗素子１４は、例えば、米国特許第６２０４１３９号明細書に開示されている超巨大磁気抵抗および高温超伝導を示すペロブスカイト型結晶構造を有する材料であるＰｒ（１−Ｘ）Ｃａ（Ｘ）ＭｎＯ３、Ｌａ（１−Ｘ）Ｃａ（Ｘ）ＭｎＯ３、Ｎｄ（１−Ｘ）Ｓｒ（Ｘ）ＭｎＯ３（０＜ｘ＜１）等を用いれば良い。
【００５４】
Ｐｒ（１−Ｘ）Ｃａ（Ｘ）ＭｎＯ３、Ｌａ（１−Ｘ）Ｃａ（Ｘ）ＭｎＯ３、Ｎｄ（１−Ｘ）Ｓｒ（Ｘ）ＭｎＯ３（０＜ｘ＜１）等を用いて形成された可変抵抗素子１４は、その両端子にパルス電圧を印加すると、図７に示すようにパルス電圧の印加回数によって、可変抵抗素子１４の抵抗値が連続的に変化する。
【００５５】
これにより、メモリ担体として可変抵抗素子１４が設けられた不揮発性半導体メモリセル２０は、浮遊ゲートに注入される電荷の量によって閾値電圧を連続して変化させ多値情報の記憶が可能であるフラッシュメモリのメモリセルと同様に、可変抵抗素子１４の抵抗値の変化量を制御することによって多値情報の記憶が可能となる。
【００５６】
図２は、本発明の実施形態である半導体記憶装置であるメモリアレイの一例を示す構成図である。
【００５７】
図２に示すメモリアレイ３０は、図１に示す各不揮発性半導体メモリセル２０のゲート電極１１がワード線ＷＬ００〜ＷＬ０ｎ−１にそれぞれ接続され、各不揮発性半導体メモリセルの駆動領域であるドレイン領域に接続された可変抵抗素子１４がビット線ＢＬ００〜ＢＬ０ｎ−１にそれぞれ接続されている。これにより、各不揮発性半導体メモリセル２０は、マトリクス状に配置されている。
【００５８】
メモリアレイ３０の各不揮発性半導体メモリセル２０は、それぞれ所定の制御電圧が印加されるワード線ＷＬ００〜ＷＬ０ｎ−１およびビット線ＢＬ００〜ＢＬ０ｎ−１によって選択され、それぞれの不揮発性半導体メモリセル２０において、データ書き込み、データ消去およびデータ読み出しが実行される。
【００５９】
ここで、図２の点線円内のワード線ＷＬ０２およびビット線ＢＬ０２によって選択された不揮発性半導体メモリセル２０のデータ書き込み、データ消去およびデータ読み出しを説明する。
【００６０】
選択された不揮発性半導体メモリセル２０のデータ書き込みは、ワード線ＷＬ０２に例えばＶｗｌ＝３．０Ｖ、ビット線ＢＬ０２に例えばＶｂｌ＝５．０Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１およびビット線ＢＬ００、ＢＬ０１、ＢＬ０３〜ＢＬ０ｎ−１には、Ｖｗｌ＝Ｖｂｌ＝０Ｖに設定することによって、選択された不揮発性半導体メモリセル２０の可変抗素子１４の抵抗値が初期状態から変化する。これにより、可変抗素子１４の抵抗値の変化量に対応するデータが書き込まれる。
【００６１】
選択された不揮発性半導体メモリセル２０のデータ消去は、ワード線ＷＬ０２に例えばＶｗｌ＝３．０Ｖ、ビット線ＢＬ０２に例えばＶｂｌ＝−５．０Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１およびビット線ＢＬ００、ＢＬ０１、ＢＬ０３〜ＢＬ０ｎ−１には、Ｖｗｌ＝Ｖｂｌ＝０Ｖに設定することによって、選択された不揮発性半導体メモリセル２０の可変抵抗素子１４の抵抗値がデータ消去（初期）状態に戻る。これにより、可変抵抗素子１４の抵抗値の変化量に対応したデータが消去される。
【００６２】
このように、図２のメモリアレイ３０の構成では、ビット線ＢＬ０２に印加する電圧の極性を反対にだけで、選択された不揮発性半導体メモリセル２０へのデータ書き込みおよびデータ消去が実行でき、これにより不揮発性半導体メモリセル２０における１ビットデータのデータ消去が可能である。
【００６３】
また、選択された不揮発性半導体メモリセル２０のデータ読み出しは、ワード線ＷＬ０２に例えばＶｗｌ＝３．０Ｖ、ビット線ＢＬ０２に例えばデータ書き込み時のＶｂｌより低いＶｂｌ＝３．０Ｖを印加し、選択されていないワード線ＷＬ００、ＷＬ０１、ＷＬ０３〜ＷＬ０ｎ−１およびビット線ＢＬ００、ＢＬ０１、ＢＬ０３〜ＢＬ０ｎ−１には、Ｖｗｌ＝Ｖｂｌ＝０Ｖに設定することによって、ビット線ＢＬ０２を流れるＢＬ電流を、基準メモリセルであるリファレンスセルのＢＬ電流と比較して行えばよい。
【００６４】
このように、本発明の半導体装置であるメモリアレイ３０は、不揮発性半導体メモリセル２０のアドレスに応じてワード線およびビット線を選択することによりＭＯＳトランジスタが選択され、ビット線を介して可変抵抗素子１４にデータ書き込み電圧またはデータ消去電圧を印加することにより、データ書き込み動作またはデータ消去動作を行う。
【００６５】
これにより、メモリアレイ３０は、多値情報の記憶が可能であるとともに、誤ってデータ書き込みが行われた場合でも、不揮発性半導体メモリセル２０毎に誤って書き込まれたデータ（ビット）を１ビット単位でデータ消去が実行できるので高速（短時間）でデータ書き込みが可能となる。。
【００６６】
次に、図２に示す本発明のメモリアレイに対するデータ書き込み制御方法を説明する。
【００６７】
図３は、本発明の実施形態であるメモリアレイの第１のデータ書き込み制御方法を示すフローチャートである。
【００６８】
まず、データ消去（イレース）状態の不揮発性半導体メモリセル２０を選択し、選択された不揮発性半導体メモリセル２０にデータ書き込みを開始する（ステップＳ１０１）。
【００６９】
次に、第１データ書き込み（プログラム）電圧を以下に示す所定の条件に設定する（ステップＳ１０２）。
【００７０】
▲１▼Ｖｂｌ＝Ｖ１０（ビット線ＢＬへの印加電圧）
▲２▼Ｖｗｌ＝Ｖ１１（ワード線ＷＬへの印加電圧）
▲３▼ｔ＝ｔ１１（ＶｗｌおよびＶｂｌの電圧パルス幅）
例えば、Ｖｂｌ＝Ｖ１０＝５．０Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１＝５０ナノ秒である。
【００７１】
次に、選択された不揮発性半導体メモリセル２０にＶｗｌおよびＶｂｌの第１データ書き込み電圧を、電圧パルス幅ｔ１１の間印加する（ステップＳ１０３）。
【００７２】
次に、第１データ書き込み電圧の印加後、データ書き込み（プログラム）された不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲内であるかベリファイ（検証）を行う（ステップＳ１０４）。ベリファイは、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル２０に期待値通りのデータ（情報）が書き込まれたかどうかを調べる工程である。
【００７３】
データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲内に入っていればデータ書き込みが終了である（ステップＳ１０５およびＳ１０６）。
【００７４】
データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲を超えていると（ステップＳ１０７）、データ消去（イレース）電圧を以下に示す所定の条件に設定し、データ書き込みされた不揮発性半導体メモリセル２０に印加する（ステップＳ１０８）。
【００７５】
▲１▼Ｖｂｌ＝Ｖ００（ビット線ＢＬへの印加電圧）
▲２▼Ｖｗｌ＝Ｖ１１（ワード線ＷＬへの印加電圧）
▲３▼ｔ＝ｔ１１（ＶｗｌおよびＶｂｌの電圧パルス幅）
例えば、Ｖｂｌ＝Ｖ００＝−５．０Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１＝５０ナノ秒である。ここで、データ消去電圧のＶｂｌ（＝−５．０Ｖ）は、第１データ書き込み電圧のＶｂｌ（＝５．０Ｖ）の極性と反対になる。
【００７６】
次に、データ消去電圧の印加後、データ消去された不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値がデータ消去の範囲内であるかベリファイ（検証）を行う（ステップＳ１０９）。ベリファイは、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル２０が期待通りにデータ（情報）が消去されたかどうかを判定する工程である。
【００７７】
次に、ベリファイされた不揮発性半導体メモリセル２０のが可変抵抗素子の抵抗値がデータ消去の範囲内に達しない場合には（ステップＳ１０９）、再度、不揮発性半導体メモリセル２０にデータ消去電圧を印加し、ベリファイを行う（ステップＳ１０８〜Ｓ１１０）。そして、不揮発性半導体メモリセル２０がデータ消去状態になるまで、この手順を繰り返す。その後、不揮発性半導体メモリセル２０がデータ消去状態になると、不揮発性半導体メモリセル２０に第１データ書き込み電圧を印加し、再度、データ書き込みを実行する。
【００７８】
一方、データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲以下であると（ステップＳ１０７）、再度、不揮発性半導体メモリセル２０に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【００７９】
この場合、第１データ書き込み電圧のＶｂｌを所定の電圧値（ΔＶ）、例えば０．５Ｖだけ増加させ、Ｖｂｌ＝５．５Ｖにする（ステップＳ１１１）。
【００８０】
次に、第２データ書き込み電圧を以下に示す所定の条件に設定する（ステップＳ１１２）。
【００８１】
▲１▼Ｖｂｌ＝Ｖ０１＋ΔＶ
▲２▼Ｖｗｌ＝Ｖ１１
▲３▼ｔ＝ｔ１１
例えば、Ｖｂｌ＝Ｖ１０＋ΔＶ＝５．５Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１＝５０ナノ秒である。
【００８２】
次に、第２データ書き込み電圧のＶｂｌ、および、不揮発性半導体メモリセル２０へのデータ書き込み（プログラム）回数が、共に最大値になるまでは（ステップＳ１１３およびＳ１１４）、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲内に達するようにステップＳ１０３〜Ｓ１１４を繰り返す。
【００８３】
次に、データ書き込み電圧のＶｗｌ、および、メモリセルへのデータ書き込み（プログラム）回数が、共に最大値に達すると（ステップＳ１１３およびＳ１１４）、不揮発性半導体メモリセル２０へのデータ書き込みは失敗となる（ステップＳ１１５）。
【００８４】
以上のように、本発明のメモリアレイの第１のデータ書き込み制御方法では、不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲を超えた場合でも、その不揮発性半導体メモリセルを含むブロック内の各データを他のブロックに移し変えること、および、ブロック内の各データを消去し、再びデータ書き込みを行うことを必要とせず、高速（短時間）でデータ書き込みが可能となる。
【００８５】
図４は、本発明のメモリアレイの第２のデータ書き込み制御方法を示すフローチャートである。
【００８６】
不揮発性半導体メモリセルを用いたメモリアレイの第２のデータ書き込み制御方法は、データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲以下である場合（ステップＳ２０７）、再度、不揮発性半導体メモリセル２０に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【００８７】
この場合、２回目以降のデータ書き込み電圧の印加時間を前回のデータ書き込み電圧の印加時間より短くすることによって（ステップＳ２１１〜２１２）、２回目以降のデータ書き込み電圧のＶｂｌの増加による不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値の変化量を高精度で制御できるとともに、データ書き込み時の消費電力の増加を抑制することができる。図４のフローチャートのステップＳ２１１に示すように、２回目以降のデータ書き込み電圧の印加時間ｔをΔｔ（例えば５ナノ秒）だけ短くし、データ書き込み電圧のＶｂｌをΔＶ（例えば０．５Ｖ）だけ増加させて行う。例えば、２回目のデータ書き込み条件は、Ｖｂｌ＝Ｖ１０＋ΔＶ＝５．５Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１−Δｔ＝４５ナノ秒である。
【００８８】
図４に示すメモリアレイの第２のデータ書き込み制御方法は、ステップＳ２１１〜２１２の手順における設定条件が異なる以外は、図３に示すメモリアレイの第１のデータ書き込み制御方法と同様である。
【００８９】
また、図３および４に示すメモリアレイの第１および第２のデータ書き込み制御方法は、多値情報の記憶が可能な不揮発性半導体メモリセルに有効であるが、２値情報の記憶が可能な不揮発性半導体メモリセルに用いても同様の効果が得られる。
【００９０】
図５は、本発明のメモリアレイの第３のデータ書き込み制御方法を示すフローチャートである。
【００９１】
まず、データ消去（イレース）状態の不揮発性半導体メモリセル２０を選択し、選択された不揮発性半導体メモリセル２０にデータ書き込みを開始する（ステップＳ３０１）。
【００９２】
次に、第１データ書き込み（プログラム）電圧を以下に示す所定の条件に設定する（ステップＳ３０２）。
【００９３】
▲１▼Ｖｂｌ＝Ｖ１０（ビット線ＢＬへの印加電圧）
▲２▼Ｖｗｌ＝Ｖ１１（ワード線ＷＬへの印加電圧）
▲３▼ｔ＝ｔ１１（ＶｗｌおよびＶｂｌの電圧パルス幅）
例えば、Ｖｂｌ＝Ｖ１０＝５．０Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１＝５０ナノ秒である。
【００９４】
次に、選択された不揮発性半導体メモリセル２０にＶｗｌおよびＶｂｌの第１データ書き込み電圧を、電圧パルス幅ｔ１１の間印加する（ステップＳ３０３）。
【００９５】
次に、第１データ書き込み電圧の印加後、データ書き込み（プログラム）された不揮発性半導体メモリセルの可変抵抗素子の抵抗値が所定の範囲内であるかベリファイ（検証）を行う（ステップＳ３０４）。ベリファイは、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値を検証し、不揮発性半導体メモリセル２０に期待値通りのデータ（情報）が書き込まれたかどうかを調べる工程である。
【００９６】
データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲内に入っていればデータ書き込みが終了である（ステップＳ３０５およびＳ３０６）。
【００９７】
次に、データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲を超えると、不揮発性半導体メモリセル２０へのデータ書き込みは失敗となる（ステップＳ３０７およびＳ３１５）。
【００９８】
一方、データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲以下であると（ステップＳ３０７）、再度、不揮発性半導体メモリセル２０に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【００９９】
この場合、第１データ書き込み電圧のＶｂｌを所定の電圧値（ΔＶ）、例えば０．５Ｖだけ増加させ、Ｖｂｌ＝５．５Ｖにする（ステップＳ３１１）。
【０１００】
次に、第２データ書き込み電圧を以下に示す所定の条件に設定する（ステップＳ３１２）。
【０１０１】
▲１▼Ｖｂｌ＝Ｖ１０＋ΔＶ
▲２▼Ｖｗｌ＝Ｖ１１
▲３▼ｔ＝ｔ１１
例えば、Ｖｂｌ＝Ｖ１０＋ΔＶ＝５．５Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１＝５０ナノ秒である。
【０１０２】
次に、第２データ書き込み電圧のＶｂｌ、および、不揮発性半導体メモリセル２０へのデータ書き込み（プログラム）回数が、共に最大値になるまでは（ステップＳ３１３およびＳ３１４）、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲内に達するようにステップＳ３０３〜Ｓ３１４を繰り返す。
【０１０３】
次に、データ書き込み電圧のＶｗｌ、および、メモリセルへのデータ書き込み（プログラム）回数が、共に最大値に達すると（ステップＳ１１３およびＳ１１４）、不揮発性半導体メモリセル２０へのデータ書き込みは失敗となる（ステップＳ１１５）。
【０１０４】
図５に示す本発明のメモリアレイの第３のデータ書き込み制御方法は、不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲を超えると、データ書き込みが失敗になるように設定されている。
【０１０５】
この場合、不揮発性半導体メモリセル２０から構成されるメモリアレイ３０は、誤ってデータ書き込みされた不揮発性半導体メモリセル２０をメモリアレイ３０に対するデータ書き込みの終了後に、誤ってデータ書き込みされた不揮発性半導体メモリセル２０のみのデータを消去して、再度、その不揮発性半導体メモリセル２０のみにデータ書き込みを実行することが可能である。
【０１０６】
これに対して、従来のフラッシュメモリでは、１ビット単位でのデータ消去ができないため、本発明の第３のデータ書き込み制御方法を用いることができない。このため、従来のフラッシュメモリは、ブロック毎にデータ消去を行い、データ消去の必要のない所定のブロック内のデータ（情報）を一度別のブロックにデータ書き込みを行い、所定のブロック内のデータを消去した後、再度、この所定のブロックにデータ書き込みを行う必要があり、データ書き込み時間が非常に長くなる。
【０１０７】
これにより、不揮発性半導体メモリセル２０を用いたメモリアレイ３０の第３のデータ書き込み制御方法は、従来のフラッシュメモリのデータ書き込み方法と比較して、誤ってデータ書き込みされた不揮発性半導体メモリセル２０のみに正しいデータ書き込みが可能となり、データ書き込み時間の短縮が図れる。
【０１０８】
図６は、本発明のメモリアレイの第４のデータ書き込み制御方法を示すフローチャートである。
【０１０９】
不揮発性半導体メモリセルを用いたメモリアレイの第４のデータ書き込み制御方法は、データ書き込みされた不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値が所定の範囲以下である場合（ステップＳ４０７）、再度、不揮発性半導体メモリセル２０に対して、データ書き込みのためのデータ書き込み電圧の印加およびベリファイ動作を行う必要がある。
【０１１０】
この場合、２回目以降のデータ書き込み電圧の印加時間を前回のデータ書き込み電圧の印加時間より短くすることによって（ステップＳ４１１〜４１２）、２回目以降のデータ書き込み電圧のＶｂｌの増加による不揮発性半導体メモリセル２０の可変抵抗素子の抵抗値の変化量を高精度で制御できるとともに、データ書き込み時の消費電力の増加を抑制することができる。図６のフローチャートのステップＳ５１１に示すように、２回目以降のデータ書き込み電圧の印加時間ｔをΔｔ（例えば５ナノ秒）だけ短くし、データ書き込み電圧のＶｂｌをΔＶ（例えば０．５Ｖ）だけ増加させて行う。例えば、２回目のデータ書き込み条件は、Ｖｂｌ＝Ｖ１０＋ΔＶ＝５．５Ｖ、Ｖｗｌ＝Ｖ１１＝３．０Ｖ、ｔ＝ｔ１１−Δｔ＝４５ナノ秒である。
【０１１１】
図６に示す本発明のメモリアレイの第４のデータ書き込み制御方法は、ステップＳ４１１〜４１２の手順における設定条件が異なる以外は、図５に示す本発明のメモリアレイの第３のデータ書き込み制御方法と同様である。
【０１１２】
また、図５および６に示すメモリアレイの第３および第４のデータ書き込み制御方法は、多値情報の記憶が可能な半導体記憶装置である不揮発性半導体メモリセルに有効であるが、２値情報の記憶が可能な不揮発性半導体メモリセルに用いても同様の効果が得られる。
【０１１３】
ここで、本発明の半導体記憶装置であるメモリアレイ３０には、通常、ビット線に対して駆動電圧を印加するビット線駆動回路と、ワード線に対して駆動電圧を印加するワード線駆動回路と、ビット線駆動回路およびワード線駆動回路の動作をコントロール回路と、ビット線駆動回路およびワード線駆動回路にデータ書き込み、データ消去およびデータ読み出しの電圧を供給する電源回路と、データ読み出し時に、データ読み出しが行われる不揮発性半導体メモリセルの電流値を、基準となるリファレンスセルの電流値と比較するセンス回路とが接続されている（図示せず）。そして、メモリアレイ３０は、ビット線駆動回路およびワード線駆動回路から供給される入力アドレス情報に対応して、所定の不揮発性半導体メモリセルを選択し、データ書き込み、データ消去およびデータ読み出しのメモリ動作を実行する。
【０１１４】
【発明の効果】
本発明の半導体記憶装置は、入力アドレス情報に対応したメモリセルが、一対の電極間に印加される電圧値によって、電極間の抵抗値が可逆的に変化し、電圧印加後も該抵抗値を保持する可変抵抗素子と、可変抵抗素子に接続されたＭＯＳトランジスタとを有することにより、メモリセル毎にデータ消去が可能であるとともに、データ書き込みが高速（短時間）および高精度で実行できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に用いるメモリセルの模式図である。
【図２】本発明の実施形態の半導体記憶装置であるメモリアレイの一例を示す構成図である。
【図３】本発明の半導体記憶装置であるメモリアレイの第１のデータ書き込み制御方法を示すフローチャートである。
【図４】本発明の半導体記憶装置であるメモリアレイの第２のデータ書き込み制御方法を示すフローチャートである。
【図５】本発明の半導体記憶装置であるメモリアレイの第３のデータ書き込み制御方法を示すフローチャートである。
【図６】本発明の半導体記憶装置であるメモリアレイの第４のデータ書き込み制御方法を示すフローチャートである。
【図７】ペロブスカイト型結晶構造を有する材料のパルス電圧の印加回数による抵抗値の変化を示すグラフである。
【図８】従来のフラッシュメモリのメモリセルの模式的な断面図である。
【図９】図８に示すメモリセルのデータ書き込み時の電圧条件を表す模式図である。
【図１０】従来の２値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。
【図１１】従来の多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布の一例を示すグラフである。
【図１２】従来のフラッシュメモリにデータ書き込み（プログラム）を行う場合のフローチャートである。
【符号の説明】
１１ ゲート電極
１２ ソース領域
１３ ドレイン領域
１４ 可変抵抗素子
１５ 可変抵抗素子の一方の端子
２０ 不揮発性半導体メモリセル
３０ メモリアレイ
１００ メモリセル
１０１ 半導体基板
１０２ ドレイン領域
１０３ ソース領域
１０４ 第１絶縁層
１０５ 浮遊ゲート
１０６ 第２絶縁層
１０７ 制御ゲート

Claims (9)

  1. 入力アドレス情報に対応したメモリセルを選択してデータ消去動作を含むメモリ動作を行う半導体記憶装置において、
    該メモリセルは、一対の電極間に印加される電圧値によって、該電極間の抵抗値が可逆的に変化し、電圧印加後も抵抗値を保持する可変抵抗素子と、該可変抵抗素子に接続されたＭＯＳトランジスタとを有する半導体記憶装置。
  2. 前記可変抵抗素子は、前記電極間に印加される電圧値を制御することによって、該可変抵抗素子の抵抗値が複数の重複しない範囲内に達するように設定可能である請求項１に記載の半導体記憶装置。
  3. 前記可変抵抗素子の電極間は、ペロブスカイト型結晶構造を有する材料で形成されている請求項１または２に記載の半導体記憶装置。
  4. 前記メモリセルは、前記ＭＯＳトランジスタの一方の駆動領域が前記可変抵抗素子を介してビット線に接続され、該ＭＯＳトランジスタのゲート電極がワード線に接続される請求項１に記載の半導体記憶装置。
  5. 前記ビット線に所定の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ書き込みが実行される請求項４に記載の半導体記憶装置。
  6. 前記ビット線に前記所定の極性の電圧とは異なる逆の極性の電圧が印加され、前記ワード線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定のメモリセルが選択されてデータ消去が実行される請求項４に記載の半導体不揮発性メモリ装置。
  7. 請求項１〜６のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、
    前記入力アドレス情報に対応したメモリセルにデータ書き込み電圧を印加する第１の工程と、
    該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲内に達しているかどうかを判定する第２の工程と、
    該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧よりも高いデータ書き込み電圧を、再度、該メモリセルに印加する第３の工程と、
    該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第２の工程および第３工程を繰り返す第４の工程と、
    を包含する半導体記憶装置のデータ書き込み制御方法。
  8. 請求項１〜６のいずれかに記載の半導体記憶装置のデータ書き込み制御方法であって、
    所定の前記メモリセルにデータ書き込み電圧を印加する第１の工程と、
    該データ書き込み電圧の印加後、前記可変抵抗素子の抵抗値が所定の範囲に達しているかどうかを判定する第２の工程と、
    該可変抵抗素子の抵抗値が所定の範囲以下の場合、該データ書き込み電圧より高いデータ書き込み電圧を、再度、該メモリセルに印加する第３の工程と、
    該可変抵抗素子の抵抗値が所定の範囲内に達するまで該第２の工程および第３工程を繰り返す第４の工程と、
    該第２の工程で該可変抵抗素子の抵抗値が所定の範囲を超えている場合、該可変抵抗素子にデータ消去電圧を印加する第５の工程と、
    データ消去電圧の印加後、該可変抵抗素子の抵抗値がデータ消去範囲内に達しているかどうかを判定する第６の工程と、
    該可変抵抗素子の抵抗値がデータ消去範囲内に達するまで該第５の工程および第６の工程を繰り返した後、該データ書き込み電圧を印加する第７の工程と、
    を包含する半導体記憶装置のデータ書き込み制御方法。
  9. 前記第３の工程にて前記高いデータ書き込み電圧を印加する際に、該高いデータ書き込み電圧の印加時間を、前記第１の工程にて印加する前記データ書き込み電圧の印加時間より短く設定している請求項７または８に記載の半導体記憶装置のデータ書き込み制御方法。
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