TWI406283B - 變相記憶體裝置 - Google Patents

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Description

變相記憶體裝置
本發明係關於一種半導體設計技術，且更特定言之，係關於一種用於控制程式電流之技術。
本發明主張2008年12月12日申請之韓國專利申請案第10-2008-0126411號之優先權，該案之全文以引用的方式併入本文中。
在各種記憶體裝置當中，用作電腦主記憶體裝置之動態隨機存取記憶體(DRAM)能夠進行隨機存取且以低成本進行高整合。然而，DRAM具有為揮發性記憶體之缺陷。雖然用作快取記憶體之靜態隨機存取記憶體(SRAM)能夠進行隨機存取且在操作速度方面快於DRAM，但SRAM具有類似缺陷。SRAM因其記憶體單元尺寸大於DRAM之記憶體單元尺寸而在成本方面不利。為非揮發性記憶體之NAND快閃記憶體能夠以低成本進行高整合且在功率消耗方面有利。然而，NAND快閃記憶體因其不能夠進行隨機存取而具有低操作速度。
變相隨機存取記憶體(PCRAM)裝置為已被開發用以克服該等習知記憶體裝置之缺陷的各種記憶體裝置之實例。PCRAM裝置作為非揮發性記憶體能夠進行隨機存取且以低成本進行高整合。PCRAM裝置使用可變相材料而儲存資料。亦即，PCRAM裝置為視溫度條件而使用可變相材料之變相(亦即，與變相成比例之電阻變化)的非揮發性記憶體裝置。
視溫度條件而定，可變相材料具有非晶態或結晶態。可變相材料之典型實例為硫族化物合金，常用之硫族化物合金中之一者為使用鍺(Ge)、銻(Sb)及碲(Te)之Ge2Sb2Te5(GST)。可變相材料通常被稱為GST。
PCRAM裝置藉由使用藉由向可變相材料GST施加特定電流或電壓所產生之焦耳熱(Joule heat)而產生可變相材料GST之結晶態與非晶態之間的可逆變相。可變相材料GST之結晶態在電路方面被稱為設定態。在設定態下，可變相材料GST具有類似於具有低電阻之金屬的電特性。可變相材料GST之非晶態在電路方面被稱為重設態。在重設態下，可變相材料GST具有高於設定態之電阻。亦即，PCRAM裝置基於結晶態與非晶態之間的電阻變化而儲存資料，且藉由偵測通過可變相材料GST之電流變化或視電流變化而定之電壓變化而讀取所儲存資料。一般而言，設定態被定義為具有為'0'之邏輯位準且重設態被定義為具有為'1'之邏輯位準。可變相材料GST即使在電源中斷時亦維持其狀態。
同時，使用程式化電流以進行可變相材料GST之結晶態與非晶態之間的變化。用以使記憶體單元之可變相材料GST變成設定態的程式化電流被定義為設定電流。用以使記憶體單元之可變相材料GST變成重設態的程式化電流被定義為重設電流。
在供應重設電流以將可變相材料GST在高於熔融溫度之溫度下加熱給定時間之後，可變相材料GST快速地冷卻且變成非晶態。又，若供應設定電流以將可變相材料GST在高於結晶溫度且低於熔融溫度之溫度下加熱給定時間，則可變相材料GST逐漸地冷卻且變成結晶態。同時，因為電阻值可根據可變相材料GST之結晶體積或非晶體積而加以區分，所以此可用以建構多位準記憶體單元。一般而言，重設電流高於設定電流且與設定電流相比流動時間短；且設定電流低於重設電流且與重設電流相比流動時間長。亦即，可變相材料GST之狀態係藉由供應程式化電流所產生之特定條件之焦耳熱而變化。
圖1為說明變相記憶體單元之結構的圖解。
參看圖1，變相記憶體單元包括：可變相元件GST，其連接於位元線BL與第一節點NO之間；及單元電晶體MN1，其連接於第一節點NO與接地電壓端子VSS之間且由字線WL控制。
上述變相記憶體單元操作如下。
首先，用於使可變相元件GST中之資料程式化的操作如下。
當將字線WL啟動至高位準以開啟單元電晶體MN1時，在接地電壓端子VSS與連接至位元線BL之可變相元件GST之間形成電流路徑。因此，當經由位元線BL而向可變相元件GST供應對應於資料之程式化電流時，可變相元件GST變成結晶態或非晶態。一般而言，當使具有為'1'之邏輯位準的資料程式化時，供應重設電流以使可變相元件GST變成重設態；且當使具有為'0'之邏輯位準的資料程式化時，供應設定電流以使可變相元件GST變成設定態。重設態(亦即，非晶態)具有大於設定態(亦即，結晶態)之電阻值的電阻值。
又，用於偵測可變相元件GST中所程式化之資料的操作如下。
當將字線WL啟動至高位準以開啟單元電晶體MN1時，在接地電壓端子VSS與連接至位元線BL之可變相元件GST之間形成電流路徑。因此，當經由位元線BL而向可變相元件GST施加給定電壓或給定電流時，因為可變相元件GST之流動電流量或電壓降位準視可變相元件GST之電阻值而不同，所以此用以判定可變相元件GST中所儲存之資料，亦即，判定可變相元件GST之狀態。
圖2為說明變相記憶體單元之另一結構的圖解。
參看圖2，變相記憶體單元包括：單元二極體D1，其具有連接至字線WL之陰極及連接至第一節點NO之陽極；及可變相元件GST，其連接於位元線BL與第一節點NO之間。
上述變相記憶體單元操作如下。
首先，用於使可變相元件GST中之資料程式化的操作如下。
當將字線WL啟動至低位準(亦即，接地電壓位準)且開始經由位元線BL而施加給定電壓時，單元二極體D1變成正向偏壓狀態。因此，當單元二極體D1之陰極與陽極之間的電壓差變得大於臨限電壓時，開啟單元二極體D1。此時，在字線WL與連接至位元線BL之可變相元件GST之間形成電流路徑。因此，當經由位元線BL而向可變相元件GST供應對應於資料之程式化電流時，可變相元件GST變成結晶態或非晶態。一般而言，當使具有為'1'之邏輯位準的資料程式化時，供應重設電流以使可變相元件GST變成重設態；且當使具有為'0'之邏輯位準的資料程式化時，供應設定電流以使可變相元件GST變成設定態。重設態(亦即，非晶態)具有大於設定態(亦即，結晶態)之電阻值的電阻值。
又，用於偵測可變相元件GST中所程式化之資料的操作如下。
當將字線WL啟動至低位準(亦即，接地電壓位準)且開始經由位元線BL而施加給定電壓時，單元二極體D1變成正向偏壓狀態。因此，當單元二極體D1之陰極與陽極之間的電壓差變得大於臨限電壓時，開啟單元二極體D1。此時，在字線WL與連接至位元線BL之可變相元件GST之間形成電流路徑。因此，當經由位元線BL而向可變相元件GST施加給定電壓或給定電流時，因為可變相元件GST之流動電流量或電壓降位準視可變相元件GST之電阻值而不同，所以此用以判定可變相元件GST中所儲存之資料，亦即，判定可變相元件GST之狀態。
圖2中使用單元二極體D1而非單元電晶體之變相記憶體單元之結構因二極體特性而具有良好程式化電流供應特性且因其小佔據面積而有利於高整合。因此，最近使用單元二極體而非單元電晶體以建構變相記憶體單元。
同時，電阻值可根據可變相材料GST之結晶體積或非晶體積而加以區分(如上文所描述)，且該等特性可用以建構多位準單元(MLC)型變相記憶體單元。包括MLC型變相記憶體單元之變相記憶體裝置因其可以高於包括單位準單元(SLC)型變相記憶體單元之變相記憶體裝置之整合度進行實施而具有極高競爭力。因此，需要一種用於控制MLC型變相記憶體單元之電路。
本發明之實施例係針對提供一種變相記憶體裝置，變相記憶體裝置向MLC型變相記憶體單元供應對應於複數個輸入資料之資料組合的程式電流。
根據本發明之一態樣，提供一種變相記憶體裝置，變相記憶體裝置包括：資料寫入控制單元，其經組態以根據複數個輸入資料之資料組合而產生寫入控制信號且以根據寫入控制信號中之一者之啟動週期所控制之碼更新週期而輸出寫入控制碼；及資料寫入單元，其經組態以回應於寫入控制信號而輸出程式電流且根據寫入控制碼之碼組合而控制程式電流之位準。
在向MLC型變相記憶體單元供應用於產生可逆變相之程式電流時，本發明在根據複數個輸入資料之資料組合所控制之第一寫入控制信號之啟動週期期間供應程式電流。程式電流之位準係根據寫入控制碼之碼組合而加以控制。因此，本發明可藉由使程式電流之供應時間及位準變化而改變MLC型變相記憶體單元之變相特性，亦即，電阻值變化。
本發明之其他目標及優勢可藉由以下描述而加以理解且參考本發明之實施例而變得顯而易見。
一般而言，電路之邏輯信號具有對應於電壓位準之高位準H或低位準L，其亦分別表示為'1'及'0'。又，必要時，其另外被定義為具有高阻抗(Hi-Z)狀態。又，應注意，本文中所使用之術語PMOS(P通道金屬氧化物半導體)及NMOS(N通道金屬氧化物半導體)表示MOSFET(金屬氧化物半導體場效應電晶體)之類型。
圖3為說明根據本發明之一例示性實施例之變相記憶體裝置之結構的圖解。
如圖所示，變相記憶體裝置包括資料寫入控制單元10及資料寫入單元20。資料寫入控制單元10以根據複數個輸入資料DATA_IN1與DATA_IN2之資料組合所控制之啟動週期而產生第一寫入控制信號SET_WDEN且以預定啟動週期而產生第二寫入控制信號RESET_WDEN。資料寫入控制單元10以根據第一寫入控制信號SET_WDEN之啟動週期所控制之碼更新週期而進一步輸出寫入控制碼STEP<0:5>。資料寫入單元20回應於第一寫入控制信號SET_WDEN及第二寫入控制信號RESET_WDEN而向變相記憶體單元30供應程式電流I_PRO，且根據在第一寫入控制信號SET_WDEN之啟動週期期間週期性地更新之寫入控制碼STEP<0:5>之碼組合而控制程式電流I_PRO。此實施例例示一種根據兩個輸入資料(亦即，第一輸入資料DATA_IN1及第二輸入資料DATA_IN2)之資料組合而輸出四種類型之程式電流的方法。
在下文中，將描述以上變相記憶體裝置之詳細結構及主要操作。
在資料寫入控制單元10中，第一寫入控制信號SET_WDEN具有根據第一輸入資料DATA_IN1與第二輸入資料DATA_IN2之資料組合所控制之啟動週期，且第二寫入控制信號RESET_WDEN具有預定啟動週期。亦即，因為兩個輸入資料之資料組合的數目為4，所以控制第一寫入控制信號SET_WDEN之啟動週期以控制三個資料組合且使用具有預定啟動週期之第二寫入控制信號RESET_WDEN以控制一個資料組合。本文中，寫入控制碼STEP<0:5>之更新週期係根據第一寫入控制信號SET_WDEN之啟動週期而加以控制。亦即，當第一寫入控制信號SET_WDEN之啟動週期減小時，寫入控制碼STEP<0:5>之更新週期減小；且當第一寫入控制信號SET_WDEN之啟動週期增加時，寫入控制碼STEP<0:5>之更新週期增加。
資料寫入單元20回應於第一寫入控制信號SET_WDEN及第二寫入控制信號RESET_WDEN而向變相記憶體單元30供應程式電流I_PRO。程式電流I_PRO係在第一寫入控制信號SET_WDEN或第二寫入控制信號RESET_WDEN之啟動週期期間被供應。本文中，第二寫入控制信號RESET_WDEN之啟動週期固定，但根據第一輸入資料DATA_IN1與第二輸入資料DATA_IN2之資料組合，第一寫入控制信號SET_WDEN具有三種不同啟動週期。因此，程式電流I_PRO係根據在第一寫入控制信號SET_WDEN之啟動週期期間週期性地更新之寫入控制碼STEP<0:5>之碼組合而加以控制。亦即，當第一寫入控制信號SET_WDEN之啟動週期短時，程式電流I_PRO藉由快速更新之寫入控制碼STEP<0:5>而快速地減小；且當第一寫入控制信號SET_WDEN之啟動週期長時，程式電流I_PRO藉由逐漸更新之寫入控制碼STEP<0:5>而逐漸地減小。
圖4為說明根據一例示性實施例之資料寫入控制單元10之結構的圖解。
如圖所示，資料寫入控制單元10包括解碼單元410、第一信號產生單元420、第二信號產生單元430及碼產生單元440。解碼單元410藉由將複數個輸入資料DATA_IN1及DATA_IN2解碼而輸出複數個設定資料信號SET0、SET1及SET2以及重設資料信號RESET。第一信號產生單元420回應於設定資料信號SET0、SET1及SET2以及設定程式信號SET_EN而產生第一寫入控制信號SET_WDEN，且根據設定資料信號SET0、SET1及SET2而控制第一寫入控制信號SET_WDEN之啟動週期。第二信號產生單元430回應於重設資料信號RESET及重設程式信號RESET_EN而以預定啟動週期來產生第二寫入控制信號RESET_WDEN。碼產生單元440以根據設定資料信號SET0、SET1及SET2所控制之碼更新週期而產生寫入控制碼STEP<0:5>。
又，為了參考起見，資料寫入控制單元10可進一步包括經組態以回應於鎖存致能信號EN而儲存輸入資料DATA_IN1及DATA_IN2之鎖存單元450。鎖存單元450回應於鎖存致能信號EN而儲存輸入資料DATA_IN1及DATA_IN2且將其輸出至解碼單元410。
解碼單元410藉由將自鎖存單元450所輸出之輸入資料DATA_IN1及DATA_IN2解碼而輸出第一至第三設定資料信號SET0、SET1及SET2以及重設資料信號RESET。
又，第一信號產生單元420回應於第一至第三設定資料信號SET0、SET1及SET2以及設定程式信號SET_EN而產生第一寫入控制信號SET_WDEN。本文中，第一寫入控制信號SET_WDEN之啟動週期係根據第一至第三設定資料信號SET0、SET1及SET2中之哪一者被啟動而加以控制。在此實施例中，當啟動第一設定資料信號SET0時，第一寫入控制信號SET_WDEN具有最短啟動週期。當啟動第三設定資料信號SET2時，第一寫入控制信號SET_WDEN具有最長啟動週期。當啟動第二設定資料信號SET1時，第一寫入控制信號SET_WDEN具有中等啟動週期。當輸入資料DATA_IN1與DATA_IN2之資料組合為'01'時，啟動第一設定資料信號SET0。當輸入資料DATA_IN1與DATA_IN2之資料組合為'10'時，啟動第二設定資料信號SET1。當輸入資料DATA_IN1與DATA_IN2之資料組合為'11'時，啟動第三設定資料信號SET2。
又，第二信號產生單元430回應於重設資料信號RESET及重設程式信號RESET_EN而以預定啟動週期來產生第二寫入控制信號RESET_WDEN。本文中，當輸入資料DATA_IN1與DATA_IN2之資料組合為'00'時，啟動重設資料信號RESET。
又，碼產生單元440以根據第一至第三設定資料信號SET0、SET1及SET2所控制之碼更新週期而產生寫入控制碼STEP<0:5>。本文中，當啟動第一設定資料信號SET0時，產生具有與基本碼STEPPRE<0:5>之更新週期相同之更新週期的寫入控制碼STEP<0:5>。當啟動第二設定資料信號SET1時，產生具有比基本碼STEPPRE<0:5>之更新週期長兩倍之更新週期的寫入控制碼STEP<0:5>。當啟動第三設定資料信號SET2時，產生具有比基本碼STEPPRE<0:5>之更新週期長四倍之更新週期的寫入控制碼STEP<0:5>。為了參考起見，寫入控制碼STEP<0:5>具有為'111 111'之初始值且在每一更新週期對其進行遞減計數及輸出。
圖5為說明根據一例示性實施例之碼產生單元440之結構的圖解。
如圖所示，碼產生單元440包括緩衝單元510、第一週期控制單元520及第二週期控制單元530。緩衝單元510回應於設定資料信號SET0、SET1及SET2當中之第一設定資料信號SET0而緩衝及輸出基本碼STEPPRE<0:5>。第一週期控制單元520回應於設定資料信號SET0、SET1及SET2當中之第二設定資料信號SET1及第三設定資料信號SET2而控制基本碼STEPPRE<0:5>之更新週期。第二週期控制單元530回應於第二設定資料信號SET1及第三設定資料信號SET2而控制自第一週期控制單元520所輸出之碼之更新週期。本文中，當啟動第一設定資料信號SET0時，使緩衝單元510致能以緩衝及輸出基本碼STEPPRE<0:5>。當啟動第二設定資料信號SET1時，第一週期控制單元520使基本碼STEPPRE<0:5>之更新週期在輸出之前增加兩倍。當啟動第三設定資料信號SET2時，第二週期控制單元530使自第一週期控制單元520所輸出之碼之更新週期在輸出之前增加兩倍。基本碼STEPPRE<0:5>係由命令解碼器(未說明)產生且在每一預定更新週期進行遞增計數或遞減計數。
圖6為說明根據一例示性實施例之資料寫入單元20之結構的圖解。
如圖所示，資料寫入單元20包括程式電流控制單元610及程式電流驅動單元620。程式電流控制單元610回應於致能信號WDEN以及第一寫入控制信號SET_WDEN及第二寫入控制信號RESET_WDEN而控制控制節點N4之電壓位準。程式電流控制單元610根據在第一寫入控制信號SET_WDEN之啟動週期期間週期性地更新之寫入控制碼STEP<0:5>之碼組合而控制控制節點N4之電壓位準。程式電流控制單元610在第二寫入控制信號RESET_WDEN之啟動週期期間將控制節點N4控制至預定電壓位準。程式電流驅動單元620輸出對應於控制節點N4之電壓位準的程式電流I_PRO。
又，為了參考起見，資料寫入單元209可進一步包括經組態以回應於預充電信號WDPRE而對控制節點N4及程式電流之輸出端子N0預充電的預充電單元630A及630B。本文中，預充電單元630A及630B分別包括PMOS電晶體MP0以及反相器INV及NMOS電晶體MN0。PMOS電晶體MP0連接於電源VPPYWD與控制節點N4之間且係由預充電信號WDPRE控制。反相器INV使預充電信號WDPRE反相。NMOS電晶體MN0連接於接地VSS與程式電流之輸出端子N0之間且係由反相器INV之輸出信號控制。在第一寫入控制信號SET_WDEN及第二寫入控制信號RESET_WDEN之啟動週期之後，使預充電信號WDPRE脈衝給定週期。因此，預充電信號WDPRE在程式電流I_PRO之供應終點被啟動以使控制節點N4增加至電源VPPYWD之位準且切斷PMOS電晶體MP8，藉此停止向輸出端子N0之電流驅動且將輸出端子N0預充電至接地VSS之位準。
程式電流控制單元610包括NMOS電晶體MN7至MN9、可變電阻器單元611及PMOS電晶體MP9。第一NMOS電晶體MN7連接於控制節點N4與第一節點N1之間且係由第一寫入控制信號SET_WDEN控制。可變電阻器單元611連接於第一節點N1與第二節點N2之間且係由寫入控制碼STEP<0:5>控制。PMOS電晶體MP9連接於控制節點N4與第三節點N3之間且係由接地VSS控制。第二NMOS電晶體MN8連接於第三節點N3與第二節點N2之間且係由第二寫入控制信號RESET_WDEN控制。第三NMOS電晶體MN9連接於第二節點N2與接地VSS之間且係由致能信號WDEN控制。本文中，可變電阻器單元611包括彼此並聯地連接且由寫入控制碼STEP<0:5>及接地VSS控制之複數個負載電晶體群MP1/MN1、MP2/MN2、MP3/MN3、MP4/MN4、MP5/MN5及MP6/MN6。本文中，負載電晶體群中之每一者包括PMOS電晶體及NMOS電晶體。本文中，PMOS電晶體係由接地VSS控制，且NMOS電晶體連接至PMOS電晶體且係由寫入控制碼STEP<0:5>之對應信號控制。
程式電流控制單元10回應於第一寫入控制信號SET_WDEN及第二寫入控制信號RESET_WDEN而控制控制節點N4之電壓位準。本文中，所開啟之複數個NMOS電晶體MN1至MN6的數目係根據在第一寫入控制信號SET_WDEN之啟動週期期間週期性地更新之寫入控制碼STEP<0:5>之碼組合而加以判定以控制控制節點N4之電壓位準。又，第二NMOS電晶體MN8係在第二寫入控制信號RESET_WDEN之啟動週期期間開啟以將控制節點N4之電壓位準控制至預定電壓位準。
又，程式電流驅動單元620包括經組態以形成電流鏡且驅動對應於控制節點N4之電壓位準之電流的複數個PMOS電晶體MP7及MP8。第一PMOS電晶體MP7連接於電源VPPYWD與控制節點N4之間且具有連接至控制節點N4之閘極端子。第二PMOS電晶體MP8連接於電源VPPYWD與程式電流之輸出端子N0之間且具有連接至控制節點N4之閘極端子。
自程式電流驅動單元620所輸出之程式電流I_PRO之位準係根據控制節點N4之電壓位準及PMOS電晶體MP7及MP8之通道尺寸而加以控制。
圖7為說明根據寫入控制碼之碼組合720之程式電流形狀710的圖解。
參看圖7，寫入控制碼STEP<0:5>包括6位元信號且藉由根據設定資料信號SET0、SET1及SET2來控制碼更新週期而對其進行遞減計數。
當啟動第一設定資料信號SET0時，在基期更新寫入控制碼SETP<0:5>且相應地輸出程式電流。
當啟動第二設定資料信號SET1時，在比基期長兩倍之週期更新寫入控制碼SETP<0:5>且相應地輸出程式電流。
當啟動第三設定資料信號SET2時，在比基期長四倍之週期更新寫入控制碼SETP<0:5>且相應地輸出程式電流。
亦即，當啟動第一設定資料信號SET0時，將對應於最短更新週期之寫入控制碼STEP<0:5>的程式電流輸出最短時間。當啟動第三設定資料信號SET2時，將對應於最長更新週期之寫入控制碼STEP<0:5>的程式電流輸出最長時間。
為了參考起見，因為寫入控制碼STEP<0:5>為二進位碼形式，所以對應程式電流係以逐漸減小之形式(亦即，階躍脈衝形式)而輸出。
如上文所描述，本發明可藉由控制程式電流之供應時間及位準而改變MLC型變相記憶體單元之變相特性，亦即，電阻值變化。詳言之，本發明可藉由根據週期性地更新之寫入控制碼之碼組合來控制程式電流之形狀而更適當地控制變相記憶體單元之變相特性。上述控制電路簡單且功率消耗低。
雖然本發明已關於特定實施例而加以描述，但對於熟習此項技術者而言將顯而易見的係，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種變化及修改。
舉例而言，用於表示信號及電路之啟動狀態之高態有效(active high)或低態有效(active low)之組態可視實施例而改變。又，根據情況，電晶體之結構可改變以實施相同功能。亦即，PMOS電晶體與NMOS電晶體之結構可互換，此可根據情況使用各種電晶體而加以實施。
詳言之，為了清楚地描述本發明之技術概念，已將上述實施例中之變相記憶體裝置描述為根據兩個輸入資料(亦即，第一輸入資料DATA_IN1及第二輸入資料DATA_IN2)之資料組合而輸出四種類型之程式電流。然而，可組合之輸入資料的數目可視MLC型變相記憶體單元之特性而改變。可對該電路進行多種修改且該等修改可易於由熟習此項技術者進行；已為了簡單起見而省略該等修改之描述。
10．．．資料寫入控制單元
20．．．資料寫入單元
30．．．變相記憶體單元
410．．．解碼單元
420．．．第一信號產生單元
430．．．第二信號產生單元
440．．．碼產生單元
450．．．鎖存單元
510．．．緩衝單元
520．．．第一週期控制單元
530．．．第二週期控制單元
610．．．程式電流控制單元
611．．．可變電阻器單元
620．．．程式電流驅動單元
630A．．．預充電單元
630B．．．預充電單元
710．．．程式電流形狀
720．．．寫入控制碼之碼組合
BL．．．位元線
D1．．．單元二極體
DATA_IN1．．．第一輸入資料
DATA_IN2．．．第二輸入資料
EN．．．鎖存致能信號
GST．．．可變相材料/可變相元件
INV．．．反相器
I_PRO．．．程式電流
MN0．．．NMOS電晶體
MN1．．．NMOS電晶體
MN2．．．NMOS電晶體
MN3．．．NMOS電晶體
MN4．．．NMOS電晶體
MN5．．．NMOS電晶體
MN6．．．NMOS電晶體
MN7．．．NMOS電晶體
MN8．．．NMOS電晶體
MN9．．．NMOS電晶體
MP0．．．PMOS電晶體
MP1．．．PMOS電晶體
MP2．．．PMOS電晶體
MP3．．．PMOS電晶體
MP4．．．PMOS電晶體
MP5．．．PMOS電晶體
MP6．．．PMOS電晶體
MP7．．．PMOS電晶體
MP8．．．PMOS電晶體
MP9．．．PMOS電晶體
N1．．．第一節點
N2．．．第二節點
N3．．．第三節點
N4．．．控制節點
NO．．．第一節點
SET0(01)．．．第一設定資料信號
SET1(10)．．．第二設定資料信號
SET2(11)．．．第三設定資料信號
RESET(00)．．．重設資料信號
RESET_EN．．．重設程式信號
RESET_WDEN．．．第二寫入控制信號
SET_EN．．．設定程式信號
SET_WDEN．．．第一寫入控制信號
STEP<0:5>．．．寫入控制碼
STEPPRE<0:5>．．．基本碼
VPPYWD．．．電源
VSS．．．接地電壓端子
WDEN．．．致能信號
WDPRE．．．預充電信號
WL．．．字線
圖1為說明變相記憶體單元之結構的圖解。
圖2為說明變相記憶體單元之另一結構的圖解。
圖3為說明根據本發明之一例示性實施例之變相記憶體裝置之結構的圖解。
圖4為說明根據一例示性實施例之資料寫入控制單元之結構的圖解。
圖5為說明根據一例示性實施例之碼產生器單元之結構的圖解。
圖6為說明根據一例示性實施例之資料寫入單元之結構的圖解。
圖7為說明根據寫入控制碼之碼組合之程式電流形狀的圖解。
10．．．資料寫入控制單元
410．．．解碼單元
420．．．第一信號產生單元
430．．．第二信號產生單元
440．．．碼產生單元
450．．．鎖存單元
DATA_IN1．．．第一輸入資料
DATA_IN2．．．第二輸入資料
EN．．．鎖存致能信號
RESET(00)．．．重設資料信號
RESET_EN．．．重設程式信號
RESET_WDEN．．．第二寫入控制信號
SET0(01)．．．第一設定資料信號
SET1(10)．．．第二設定資料信號
SET2(11)．．．第三設定資料信號
SET_EN．．．設定程式信號
SET_WDEN．．．第一寫入控制信號
STEP<0:5>．．．寫入控制碼
STEPPRE<0:5>．．．基本碼

Claims (14)

  1. 一種變相記憶體裝置，其包含：一資料寫入控制單元，其經組態以根據複數個輸入資料之一資料組合而產生寫入控制信號且以根據該等寫入控制信號中之一者之一啟動週期所控制之一碼更新週期而輸出寫入控制碼；及一資料寫入單元，其經組態以回應於該等寫入控制信號而輸出一程式電流且根據該等寫入控制碼之一碼組合而控制該程式電流之一位準。
  2. 如請求項1之變相記憶體裝置，其中該等寫入控制信號包括具有根據該資料組合所控制之一啟動週期的一第一寫入控制信號及具有一預定啟動週期的一第二寫入控制信號，且該等寫入控制碼係在該第一寫入控制信號之該啟動週期期間被週期性地更新。
  3. 如請求項2之變相記憶體裝置，其中該資料寫入控制單元包括：一解碼單元，其經組態以藉由將該輸入資料解碼而輸出複數個設定資料信號及一重設資料信號；一第一信號產生單元，其經組態以回應於該等設定資料信號及一設定程式信號而產生該第一寫入控制信號且根據該等設定資料信號而控制該第一寫入控制信號之該啟動週期；一第二信號產生單元，其經組態以回應於該重設資料信號及一重設程式信號而產生該第二寫入控制信號；及 一碼產生單元，其經組態以根據該等設定資料信號所控制之該碼更新週期而產生該等寫入控制碼。
  4. 如請求項3之變相記憶體裝置，其中該資料寫入控制單元進一步包括：一鎖存單元，其經組態以回應於一鎖存致能信號而儲存該輸入資料。
  5. 如請求項3之變相記憶體裝置，其中該碼產生單元包括：一緩衝單元，其經組態以回應於該等設定資料信號當中之一第一設定資料信號而緩衝及輸出一基本碼；一第一週期控制單元，其經組態以回應於該等設定資料信號當中之第二設定資料信號及第三設定資料信號而控制該基本碼之一更新週期；及一第二週期控制單元，其經組態以回應於該第二設定資料信號及該第三設定資料信號而控制自該第一週期控制單元所輸出之一碼之一更新週期。
  6. 如請求項5之變相記憶體裝置，其中該基本碼係由一命令解碼器產生且在每一預定更新週期進行遞增計數或遞減計數。
  7. 如請求項2之變相記憶體裝置，其中該資料寫入單元包括：一程式電流控制單元，其經組態以回應於一致能信號以及該第一寫入控制信號及該第二寫入控制信號而控制一控制節點之一電壓位準，且在該第二寫入控制信號之 該啟動週期期間將該控制節點之該電壓位準控制至一預定電壓位準；及一程式電流驅動單元，其經組態以輸出對應於該控制節點之該電壓位準的該程式電流。
  8. 如請求項7之變相記憶體裝置，其中該資料寫入單元進一步包括：一預充電單元，其經組態以回應於一預充電信號而對該控制節點及該程式電流之一輸出端子預充電。
  9. 如請求項8之變相記憶體裝置，其中該預充電單元包括：一第一電晶體，其連接於一電源電壓端子與該控制節點之間且係由該預充電信號控制；一反相器，其經組態以使該預充電信號反相；及一第二電晶體，其連接於一接地電壓端子與該程式電流之該輸出端子之間且係由該反相器之輸出信號控制。
  10. 如請求項7之變相記憶體裝置，其中該程式電流控制單元包括：一第一電晶體，其連接於該控制節點與一第一節點之間且係由該第一寫入控制信號控制；一可變電阻器單元，其連接於該第一節點與一第二節點之間且係由該寫入控制碼控制；一第二電晶體，其連接於該控制節點與一第三節點之間且係由一接地電壓控制；一第三電晶體，其連接於該第三節點與該第二節點之 間且係由該第二寫入控制信號控制；及一第四電晶體，其連接於該第二節點與一接地電壓端子之間且係由該致能信號控制。
  11. 如請求項10之變相記憶體裝置，其中該可變電阻器單元包括：複數個負載電晶體群，其彼此並聯地連接且係由該等寫入控制碼及該接地電壓控制。
  12. 如請求項11之變相記憶體裝置，其中該等負載電晶體群中之每一者包括：一PMOS電晶體，其係由該接地電壓控制；及一NMOS電晶體，其連接至該PMOS電晶體且係由該等寫入控制碼之對應信號控制。
  13. 如請求項7之變相記憶體裝置，其中該程式電流驅動單元包括：複數個電晶體，其經組態以形成一電流鏡且驅動對應於該控制節點之該電壓位準的該程式電流。
  14. 如請求項7之變相記憶體裝置，其中該程式電流驅動單元包括：一第一電晶體，其連接於一電源電壓端子與該控制節點之間且具有連接至該控制節點之一閘極端子；及一第二電晶體，其連接於該電源電壓端子與該程式電流之一輸出端子之間且具有連接至該控制節點之一閘極端子。
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