KR100618824B1 - 상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동회로 및 프로그래밍 방법 - Google Patents

상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동회로 및 프로그래밍 방법 Download PDF

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Abstract

상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동 회로 및 프로그래밍 방법이 개시된다. 본 발명의 실시예에 따른 구동 회로는 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 관한 것이다. 구동 회로는 기입 드라이버 및 온도 보상부를 구비한다. 기입 드라이버는 데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생한다. 온도 보상부는 기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도 변화에 따라 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 제어한다. 상기 온도 보상부는 외부 온도가 증가되어도 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지시킨다. 상기 구동 회로는 상기 제어 신호를 발생하는 온도 검출부를 더 구비한다. 본 발명에 따른 상 변화 메모리 장치의 구동 회로 및 프로그래밍 방법은 외부 온도가 증가되어도 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지하거나 또는 짧게 함으로써 안정적인 센싱 동작을 수행할 수 있고 또한 소비 전류를 줄일 수 있는 장점이 있다.

Description

상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동 회로 및 프로그래밍 방법{Driver circuit capable of controlling the width of writing pulse of Phase Change memory device and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 외부 온도의 변화에 따른 리셋 저항 또는 셋 저항의 변화를 설명하는 도면이다.
도 2(a)는 외부 온도 변화에 따른 기입 전류의 변화를 설명하는 도면이다.
도 2(b)는 외부 온도 변화에 따른 상 변화 물질의 에너지 변화를 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 구동 회로를 설명하는 블록도이다.
도 4(a)는 도 3의 온도 검출부의 구조를 설명하는 도면이다.
도 4(b)는 제어 신호의 파형을 설명하는 도면이다.
도 5는 도 3의 온도 보상부의 구조를 설명하는 회로도이다.
도 6은 도 5의 온도 보상부의 동작을 설명하는 파형도이다.
도 7은 본 발명의 다른 실시예에 따른 구동 회로의 온도 보상부의 구조를 설명하는 회로도이다.
도 8은 도 7의 온도 보상부의 동작을 설명하는 파형도이다.
본 발명은 상 변화 메모리 장치에 관한 것으로서, 특히 외부 온도의 변화에 따라 상 변화 메모리 어레이로 인가되는 전류 펄스의 폭을 제어하는 구동 회로 및 프로그래밍 방법에 관한 것이다.
상 변화 메모리(PRAM: Phase Random Access Memory)는 온도 변화에 의한 상 전이에 따라서 저항 값이 변화되는 상 변화 물질(Ge-Sb-Te)과 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리 소자이다.
상 변화 메모리의 셀(Cell)의 상 변화 물질(Ge-Sb-Te)은 온도 및 가열시간에 따라 상 변화 물질을 결정화하거나 비결정화 시킴으로써 정보를 저장한다. 상 변화 물질의 상 변화를 위해서 일반적으로 900℃이상의 고온이 필요하며 이는 상 변화 메모리 셀에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기입 동작을 설명한다. 상 변화 물질에 전류를 흐르게 하여 상 변화 물질을 용융점(Melting Temperature)이상으로 가열한 뒤 급속히 냉각시키면 상 변화 물질이 비결정화(Amorphous) 형태로 정보 "1"를 저장한다. 이러한 상태를 리셋(Reset) 상태라고 한다.
상 변화 물질을 결정화온도(Crystallization Temperature) 이상으로 가열하여 일정 시간동안 유지한 뒤 냉각을 시키면 상 변화 물질이 결정화 형태로 정보 "0"을 저장한다. 이를 셋(Set) 상태라고 한다.
독출 동작은 비트라인과 워드라인을 선택하여 특정 메모리 셀을 선택한 후, 외부에서 전류를 흘려 상 변화 물질의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
상 변화 메모리의 셀(Cell)의 기입 동작은 외부 온도 변화에 큰 영향을 받는데 이는 외부 온도 변화에 따라 기입 전류(Write Current)의 전류 량이 변화되고 상 변화 물질의 다이나믹 저항(Dynamic Resistance) 값이 변하기 때문이다.
일반적으로 외부 온도가 증가할수록 기입 전류(Write current)를 구동하는 트랜지스터의 성능이 저하되어 기입 전류 량이 감소되고 상 변화 물질의 다이나믹 저항(Dynamic Resistance) 값도 감소된다.
따라서 상 변화 메모리 셀의 상 전이의 직접적인 원인인 주울 열(Joule Heating)에 의하여 발생되는 열 에너지(온도)가 크게 감소되고 이로 인하여 상 변화 물질이 불완전하게 결정화 또는 비결정화 된다. 그러면, 리셋(Reset) 저항과 셋(Set) 저항의 저항 값의 차이가 감소되어 독출(Read) 동작 시 결함(Fail)을 유발시키는 문제가 발생된다.
도 1은 외부 온도의 변화에 따른 리셋 저항 또는 셋 저항의 변화를 설명하는 도면이다.
도 1을 참조하면, 리셋 저항(R_RESET)과 셋 저항(R_SET)의 저항비가 외부 온도가 증가될수록 현저하게 감소됨을 알 수 있다. 저항 비의 감소는 기입 동작 시 외부 온도가 증가할수록 상 변화 물질이 결정화 온도나 비결정화 온도에 도달하지 못하였기 때문이다.
따라서, 독출 동작시 외부 온도가 증가할수록 리셋 상태와 셋 상태를 구별하는 센싱 마진(Sensing Margin)이 감소되어 오동작을 유발하게 된다.
도 2(a)는 외부 온도 변화에 따른 기입 전류의 변화를 설명하는 도면이다.
도 2(b)는 외부 온도 변화에 따른 상 변화 물질의 에너지 변화를 설명하는 도면이다.
도 2(a)를 참조하면, 외부 온도가 증가할수록 구동 드라이버의 트랜지스터의 특성 감소로 상 변화 메모리 셀에 인가되는 기입 전류가 감소됨을 알 수 있다. 도 2(b)에서 설명되는 에너지는 열 에너지를 의미하며 열 에너지는 주울 히팅(Joule Heating)에 의해서 발생된다.
주울 히팅에 의한 열 에너지는 상 변화 메모리 셀에 흐르는 전류의 제곱과 상 변화 물질의 저항에 비례한다. 외부 온도가 증가할수록 상 변화 메모리 셀에 흐르는 전류는 감소되고 또한 상 변화 물질의 저항도 감소하게 되므로 상 변화 메모리 셀에서 발생되는 열 에너지는 급격히 감소된다. 그러면, 상 변화 물질의 비결정화 또는 결정화가 불완전하게 수행되어 독출 동작 시 리셋 저항 및 셋 저항의 저항 값의 차이가 감소되어 센신 동작 오류를 발생시키는 문제가 발생된다.
또한, 외부 온도가 증가될수록 기입 드라이버의 트랜지스터들의 성능이 저하되어 셋 펄스 및 리셋 펄스의 펄스 폭이 길어진다. 상 변화 물질의 셋 상태는 저항 값이 낮은 상태인데 외부 온도가 증가될수록 셋 펄스의 펄스 폭이 길어지므로 셋 상태에서의 저항 값이 증가되고 이는 리셋 저항 및 셋 저항의 저항 값의 차이를 줄 이는 문제가 된다. 그리고 평균적인 소비 전류 량도 증가시키는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 외부 온도의 변화에 따라 상 변화 메모리 장치로 인가되는 펄스 폭을 제어하는 구동 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 외부 온도의 변화에 따라 상 변화 메모리 장치로 인가되는 펄스 폭을 제어하는 프로그래밍 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 구동 회로는 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 관한 것이다.
구동 회로는 기입 드라이버 및 온도 보상부를 구비한다. 기입 드라이버는 데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생한다.
온도 보상부는 기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도 변화에 따라 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 제어한다. 상기 온도 보상부는 외부 온도가 증가되어도 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지시킨다.
상기 온도 보상부는 수신부, 펄스 제어부 및 펄스 발생부를 구비한다.
수신부는 상기 데이터 펄스 및 상기 기입 활성 신호에 응답하여 제 1 노드에 서 발생되는 제 1 신호의 논리 레벨을 제어한다. 좀더 설명하면, 상기 수신부는 상기 기입 활성 신호가 제 1 레벨인 상태에서 상기 데이터 펄스가 제 1 레벨로 되면 상기 제 1 노드의 논리 레벨을 제 1 레벨로 만들고, 상기 기입 활성 신호가 제 2 레벨로 되면 상기 제 1 노드의 논리 레벨도 제 2 레벨로 만든다.
펄스 제어부는 상기 제 1 노드의 논리 레벨에 따라 논리 레벨이 변동되는 제 2 신호를 발생하며, 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시점을 조절한다.
펄스 발생부는 상기 제 1 신호 및 상기 제 2 신호에 응답하여 상기 셋 펄스 또는 리셋 펄스를 발생한다.
상기 펄스 제어부는 래치부 및 지연 시간 제어부를 구비한다. 래치부는 상기 제 1 노드의 논리 레벨을 저장한 후 출력한다. 지연 시간 제어부는 상기 래치부의 출력을 반전시켜 상기 제 2 신호로서 발생하며 외부 온도가 증가되어도 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시점을 일정하게 유지시킨다.
상기 지연 시간 제어부는 복수개의 포워드 제어부들 및 복수개의 지연부들을 구비한다. 복수개의 포워드 제어부들은 상기 제 2 신호의 논리 레벨의 변동 시점을 앞당긴다.
복수개의 지연부들은 상기 제 2 신호의 논리 레벨의 변동 시점을 지연시키고 상기 포워드 제어부들 및 지연부들은 상기 래치부에 직렬로 번갈아 연결된다. 상기 지연 시간 제어부는 상기 직렬 연결된 포워드 제어부들 및 지연부들 중 마지막 포 워드 제어부 또는 지연부의 출력을 반전시켜 상기 제 2 신호로서 출력하는 인버터를 구비한다.
상기 포워드 제어부는 입력되는 상기 제 2 신호를 반전시켜 출력하는 제 1 인버터 및 상기 제 1 인버터의 출력단과 접지 전압 사이에 직렬 연결되는 엔모스 트랜지스터들을 구비한다. 상기 엔모스 트랜지스터들의 게이트로 상기 제어 신호가 인가된다.
상기 지연부는 입력되는 상기 제 2 신호를 반전시켜 출력하는 제 2 인버터 및 전원 전압과 상기 제 2 인버터의 출력단 사이에 직렬 연결되는 피모스 트랜지스터들을 구비하고 상기 피모스 트랜지스터들의 게이트로 상기 제어 신호가 인가된다.
상기 펄스 발생부는 상기 제 1 신호 및 상기 제 2 신호를 논리곱하여 상기 셋 펄스 또는 리셋 펄스로서 출력하는 논리곱 수단을 구비한다. 상기 제어 신호는 외부 온도가 증가됨에 따라 전압 레벨이 증가되는 전압 신호이다.
상기 구동 회로는 상기 제어 신호를 발생하는 온도 검출부를 더 구비한다. 상기 온도 검출부는 바이어스부, 제 1 및 제 2 다이오드 형 트랜지스터 및 제 3 트랜지스터를 구비한다.
바이어스부는 기준 전압을 수신하고 제 1 저항과 제 2 저항의 저항비에 따라 제 2 노드의 전압 레벨을 제어한다. 제 1 및 제 2 다이오드 형 트랜지스터는 상기 제 2 노드와 제 3 노드 사이에 직렬 연결된다.
제 3 트랜지스터는 상기 제 3 노드와 접지 전압 사이에 연결되며 게이트로 상기 기준 전압이 인가되고 상기 제 3 노드로부터 상기 제어 신호가 발생된다.
상기 제 1 다이오드 형 트랜지스터는 제 1 단이 상기 제 2 노드에 연결되고 게이트와 제 2 단이 서로 연결되며 상기 제 2 노드에 벌크(bulk)가 연결된다.
상기 제 2 다이오드 형 트랜지스터는 제 1 단이 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 연결되고 게이트와 제 2 단이 상기 제 3 노드에 연결되며 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 벌크(bulk)가 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 구동 회로는 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 관한 것이다.
상기 구동 회로는 기입 드라이버 및 온도 보상부를 구비한다. 기입 드라이버는 데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생한다.
온도 보상부는 기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도가 증가되는 경우 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 줄인다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 프로그래밍(programming) 방법에 있어서, 외부 온도가 증가되어도 상기 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 일정하게 유지시키는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래 밍 방법은 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 프로그래밍(programming) 방법에 있어서,
외부 온도가 증가될수록 상기 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 감소시키는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 구동 회로를 설명하는 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 구동 회로(300)는 기입 드라이버(310) 및 온도 보상부(320)를 구비한다.
기입 드라이버(310)는 데이터(DATA)를 수신하고 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)에 응답하여 상 변화 물질의 상태를 제어하는 셋 전류(I_SET) 또는 리셋 전류(I_RESET)를 발생한다.
온도 보상부(320)는 기입 활성 신호(WE), 데이터 펄스(DTD_PLS) 및 제어 신호(TEMP_CTRL)에 응답하여 외부 온도 변화에 따라 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)의 펄스 폭을 제어한다.
온도 보상부(320)는 외부 온도가 증가되어도 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)의 펄스 폭을 일정하게 유지시킨다.
구동 회로(300)는 제어 신호(TEMP_CTRL)를 발생하는 온도 검출부(330)를 더 구비할 수 있다. 온도 검출부(330)는 외부 온도를 검출하여 외부 온도의 변화에 대응되어 전압 레벨이 변화되는 제어 신호(TEMP_CTRL)를 발생한다.
종래의 상 변화 메모리 장치는 외부 온도가 증가될수록 기입 드라이버의 트랜지스터들의 성능이 저하되어 셋 펄스 및 리셋 펄스의 펄스 폭이 길어지는 문제가 있다. 이는 소비 전류 량을 증가시키는 문제를 발생한다.
본 발명의 상 변화 메모리 장치의 구동 회로(300)는 외부 온도가 증가되어도 상 변화 메모리 셀로 인가되는 셋 전류(I_SET)와 리셋 전류(I_RESET)를 제어하는 셋 펄스(SET_PLS)와 리셋 펄스(RESET_PLS)의 펄스 폭이 외부 온도가 증가되기 이전과 동일하게 유지되도록 한다.
셋 펄스(SET_PLS)와 리셋 펄스(RESET_PLS)의 펄스 폭을 온도 변화에 상관없이 동일하게 유지하도록 하기 위하여 구동 회로(300)의 온도 검출부(330)는 외부 온도를 검출하고 외부 온도에 대응되는 제어 신호(TEMP_CTRL)를 발생한다.
제어 신호(TEMP_CTRL)는 외부 온도가 증가됨에 따라 전압 레벨이 증가되는 전압 신호이다.
온도 보상부(320)는 제어 신호(TEMP_CTRL)에 응답하여 외부 온도가 증가되면 셋 펄스(SET_PLS) 및 리셋 펄스(RESET_PLS)의 펄스 폭을 제어한다. 온도 보상부(320)와 온도 검출부(330)의 상세한 동작은 이하에서 설명된다.
도 4(a)는 도 3의 온도 검출부의 구조를 설명하는 도면이다.
도 4(b)는 제어 신호의 파형을 설명하는 도면이다.
도 4(a)를 참조하면, 온도 검출부(330)는 바이어스부(410), 제 1 및 제 2 다이오드 형 트랜지스터(MP1, MP2) 및 제 3 트랜지스터(MNTR)를 구비한다.
바이어스부(410)는 기준 전압(VREF)을 수신하고 제 1 저항(R1)과 제 2 저항(R2)의 저항 비에 따라 제 2 노드(N2)의 전압 레벨을 제어한다. 좀 더 설명하면, 바이어스부(410)는 제 1 저항(R1)과 제 2 저항(R2)의 저항 비로 전원 전압(VDD)을 나눈 전압과 기준 전압을 비교하여 제 2 노드(N2)를 일정한 전압 레벨로 유지시킨다.
만일 기준 전압(VREF)의 전압 레벨이 저항비에 의하여 나누어진 전압 레벨보다 크면 트랜지스터(T1)가 트랜지스터(T2)보다 더 크게 턴 온 되고 트랜지스터(T4)가 턴 온 되는 정도도 더 크게되어 제 1 저항(R1) 및 제 2 저항(R2)으로 더 많은 전류가 흐른다. 그러면 제 2 노드(N2)의 전압 레벨은 상승한다.
반대로 기준 전압(VREF)의 전압 레벨이 저항비에 의하여 나누어진 전압 레벨보다 작으면 트랜지스터(T2)가 트랜지스터(T1)보다 더 크게 턴 온 되고 트랜지스터(T4)가 턴 온 되는 정도가 더 작게되어 제 1 저항(R1) 및 제 2 저항(R2)으로 더 적은 전류가 흐른다. 그러면 제 2 노드(N2)의 전압 레벨은 하강한다.
이와 같은 동작에 의하여 제 2 노드(N2)는 항상 동일한 전압 레벨을 유지한다.
온도 검출부(330)의 제 1 및 제 2 다이오드 형 트랜지스터(MP1, MP2)는 제 2 노드(N2)와 제 3 노드(N3) 사이에 직렬 연결된다. 제 1 다이오드 형 트랜지스터(MP1)는 제 1 단이 제 2 노드(N2)에 연결되고 게이트와 제 2 단이 서로 연결되며 제 2 노드(N2)에 벌크(bulk)가 연결된다.
제 2 다이오드 형 트랜지스터(MP2)는 제 1 단이 제 1 다이오드 형 트랜지스터(MP1)의 제 2 단에 연결되고 게이트와 제 2 단이 제 3 노드(N3)에 연결되며 제 1 다이오드 형 트랜지스터(MP1)의 제 2 단에 벌크(bulk)가 연결된다.
제 3 트랜지스터(MNTR)는 제 3 노드(N3)와 접지 전압(VSS) 사이에 연결되며 게이트로 기준 전압(VREF)이 인가되고 제 3 노드(N3)로부터 제어 신호(TEMP_CTRL)가 발생된다.
제 1 및 제 2 다이오드 형 트랜지스터(MP1, MP2)는 비교적 작은 저항 값을 가지며 제 3 트랜지스터(MNTR)는 비교적 큰 저항 값을 가진다. 트랜지스터는 외부 온도가 증가될수록 문턱 전압(threshold voltage)의 레벨이 낮아지는 특성을 가진다.
따라서, 제 1 및 제 2 다이오드 형 트랜지스터(MP1, MP2)는 외부 온도가 증가할수록 더 많은 전류를 제 3 노드(N3)로 흐르게 한다. 그러면 제 3 노드(N3)에서 발생되는 제어 신호(TEMP_CTRL)는 온도가 증가될수록 전압 레벨이 증가한다. 제어 신호(TEMP_CTRL)의 파형이 도 4(b)에 도시된다.
도 5는 도 3의 온도 보상부의 구조를 설명하는 회로도이다.
도 6은 도 5의 온도 보상부의 동작을 설명하는 파형도이다.
도 5를 참조하면, 온도 보상부(320)는 수신부(510), 펄스 제어부(520) 및 펄 스 발생부(540)를 구비한다.
수신부(510)는 데이터 펄스(DTD_PLS) 및 기입 활성 신호(WE)에 응답하여 제 1 노드(N1)에서 발생되는 제 1 신호(S1)의 논리 레벨을 제어한다. 수신부(510)는 기입 활성 신호(WE)가 제 1 레벨인 상태에서 데이터 펄스(DTD_PLS)가 제 1 레벨로 되면 제 1 노드(N1)의 논리 레벨을 제 1 레벨로 만든다.
반대로, 수신부(510)는 기입 활성 신호(WE)가 제 2 레벨로 되면 제 1 노드(N1)의 논리 레벨을 제 2 레벨로 만든다. 여기서, 설명의 편의상 제 1 레벨은 하이 레벨로 제 2 레벨은 로우 레벨로 정의한다. 그러나 이러한 정의가 발명의 권리 범위를 제한하는 것이 아님은 당업자에게는 자명하다.
수신부(510)는 데이터 펄스(DTD_PLS)와 기입 활성 신호(WE)를 반전 논리곱 하는 반전 논리곱 수단(511), 반전 논리곱 수단(511)의 출력에 응답하여 턴 온 또는 턴 오프 되는 트랜지스터(TR1), 기입 활성 신호(WE)를 반전시킨 인버터(513)의 출력이 게이트로 인가되는 트랜지스터(TR2)를 구비한다.
펄스 제어부(520)는 제 1 노드(N1)의 논리 레벨에 따라 논리 레벨이 변동되는 제 2 신호(S2)를 발생하며, 제어 신호(TEMP_CTRL)에 응답하여 제 2 신호(S2)의 논리 레벨이 변동되는 시점을 조절한다.
펄스 발생부(540)는 제 1 신호(S1) 및 제 2 신호(S2)에 응답하여 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)를 발생한다. 펄스 발생부(540)는 제 1 신호(S1) 및 제 2 신호(S2)를 논리곱 하여 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)로서 출력하는 논리곱 수단을 구비한다.
도 5에서, 논리곱 수단은 반전 논리곱 수단(545)과 인버터(547)에 의하여 구현된다.
펄스 제어부(520)는 래치부(525) 및 지연 시간 제어부(530)를 구비한다. 래치부(525)는 제 1 노드(N1)의 논리 레벨을 저장한 후 출력한다. 지연 시간 제어부(530)는 래치부(525)의 출력을 반전시켜 제 2 신호(S2)로서 발생하며 외부 온도가 증가되어도 제어 신호(TEMP_CTRL)에 응답하여 제 2 신호(S2)의 논리 레벨이 변동되는 시점을 일정하게 유지시킨다.
지연 시간 제어부(530)는 복수개의 포워드 제어부들(FC) 및 복수개의 지연부들(DC)을 구비한다. 복수개의 포워드 제어부들(FC)은 제 2 신호(S2)의 논리 레벨의 변동 시점을 앞당긴다.
복수개의 지연부들(DC)은 제 2 신호(S2)의 논리 레벨의 변동 시점을 지연시킨다. 포워드 제어부들(FC) 및 지연부들(DC)은 래치부(525)에 직렬로 번갈아 연결된다. 지연 시간 제어부(530)는 직렬 연결된 포워드 제어부들(FC) 및 지연부들(DC) 중 마지막 포워드 제어부(FC) 또는 지연부(DC)의 출력을 반전시켜 제 2 신호(S2)로서 출력하는 인버터(INV)를 구비한다.
포워드 제어부(FC)는 입력되는 제 2 신호(S2)를 반전시켜 출력하는 제 1 인버터(I1) 및 제 1 인버터(I1)의 출력단과 접지 전압(VSS) 사이에 직렬 연결되는 엔모스 트랜지스터들(NTR1 ~ NTRn)을 구비한다. 엔모스 트랜지스터들(NTR1 ~ NTRn)의 게이트로 제어 신호(TEMP_CTRL)가 인가된다.
지연부(DC)는 입력되는 제 2 신호(S2)를 반전시켜 출력하는 제 2 인버터(I2) 및 전원 전압(VDD)과 제 2 인버터(I2)의 출력단 사이에 직렬 연결되는 피모스 트랜지스터들(PTR1 ~ PTRn)을 구비한다. 피모스 트랜지스터들(PTR1 ~ PTRn)의 게이트로 제어 신호(TEMP_CTRL)가 인가된다.
이하, 도 5 및 도 6을 참조하여 온도 보상부(320)의 동작이 설명된다.
본 발명의 실시예는 셋 펄스(SET_PLS)와 리셋 펄스(RESET_PLS)를 모두 제어할 수 있으나 도 5 및 도 6 에서는 설명의 편의를 위하여 셋 펄스(SET_PLS)를 제어하는 동작만을 설명한다. 리셋 펄스(RESET_PLS)를 제어하는 동작도 동일하다.
상 변화 메모리 어레이에 데이터(DATA)를 기입하기 전의 상태는 기입 활성 신호(WE)와 데이터 펄스(DTD_PLS)가 모두 로우 레벨로 비활성화된 상태이다. 그러면 트랜지스터(TR1)는 턴 오프 되고 트랜지스터(TR2)는 턴 온 되어 제 1 노드(N1)는 로우 레벨이 된다.
제 1 노드(N1)가 로우 레벨이면 제 1 신호(S1)도 로우 레벨이고 래치부(525)의 출력도 로우 레벨이 된다. 래치부(525)는 인버터들(526, 527, 528)을 구비하고 제 1 노드(N1)의 레벨을 일정시간동안 래치한 후 출력한다.
데이터(DATA) 기입 전의 상태이므로 지연 시간 제어부(530)의 포워드 제어부(FC)나 지연부(DC)는 동작하지 아니하고 제 2 신호(S2)는 하이 레벨이 된다. 그러면 제 1 신호(S1)와 제 2 신호(S2)에 의해서 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)는 로우 레벨 상태를 유지한다.
상 변화 메모리 어레이에 데이터(DATA)를 기입하기 위하여 기입 활성 신호(WE)가 하이 레벨로 활성화되고 데이터 펄스(DTD_PLS)가 활성화된다. 기입 활 성 신호(WE)와 데이터 펄스(DTD_PLS)가 하이 레벨로 활성화되는 동작은 당업자라면 알 수 있으므로 상세한 설명을 생략한다.
트랜지스터(TR1)는 턴 온 되고 트랜지스터(TR2)는 턴 오프 되어 제 1 노드(N1)는 하이 레벨이 된다. 따라서, 제 1 신호(S1)는 하이 레벨이 된다. 제 2 신호(S2)의 논리 레벨이 변화되기까지는 시간이 필요하다. 제 1 노드(N1)의 논리 레벨이 래치부(525)와 지연 시간 제어부(530)에 의하여 지연되어 제 2 신호(S2)로서 발생되기 때문이다.
따라서 제 2 신호(S2)의 논리 레벨이 변화되기 전까지는 제 1 신호(S1)와 제 2 신호(S2)가 모두 하이 레벨이므로 셋 펄스(SET_PLS)는 하이 레벨로 활성화된다. 그리고 지연 시간 제어부(530)에 의해서 하이 레벨의 셋 펄스(SET_PLS)가 로우 레벨로 비활성화 되는 시점이 제어된다.
본 발명의 실시예의 구동 회로(300)는 셋 펄스(SET_PLS)가 비활성화 되는 시점을 외부 온도가 높은 경우나 낮은 경우에 상관없이 동일하게 유지시킨다.
지연 시간 제어부(530)는 포워드 제어부(FC)와 지연부(DC)를 이용하여 제 2 신호(S2)의 논리 레벨이 로우 레벨로 변화되는 시점을 제어한다. 제 2 신호(S2)의 논리 레벨이 로우 레벨로 변화되는 시점을 앞당기고 싶으면 포워드 제어부(FC)를 이용하고 제 2 신호(S2)의 논리 레벨이 로우 레벨로 변화되는 시점을 늦추고 싶으면 지연부(DC)를 이용한다.
포워드 제어부(FC)는 제어 신호(TEMP_CTRL)에 응답하여 턴 온 되는 엔모스 트랜지스터들(NTR1 ~ NTRn)을 구비한다. 외부 온도가 증가될수록 제어 신호(TEMP_CTRL)의 전압 레벨이 증가되므로 엔모스 트랜지스터들(NTR1 ~ NTRn)이 턴 온 되는 정도도 커진다.
그러면 제 2 신호(S2)의 논리 레벨이 로우 레벨로 변화되는 시점이 앞당겨지고 따라서 셋 펄스(SET_PLS)의 펄스 폭이 작아진다.
지연부(DC)는 제어 신호(TEMP_CTRL)에 응답하여 턴 온 되는 피모스 트랜지스터들(PTR1 ~ PTRn)을 구비한다. 외부 온도가 증가될수록 제어 신호(TEMP_CTRL)의 전압 레벨이 증가되므로 피모스 트랜지스터들(PTR1 ~ PTRn)이 턴 온 되는 정도는 작아진다.
그러면 제 2 신호(S2)의 논리 레벨이 로우 레벨로 변화되는 시점이 늦어지고 따라서 셋 펄스(SET_PLS)의 펄스 폭이 길어진다.
포워드 제어부(FC)와 지연부(DC)의 피모스 트랜지스터들(PTR1 ~ PTRn)과 엔모스 트랜지스터들(NTR1 ~ NTRn)의 개수 및 사이즈를 조절하면 셋 펄스(SET_PLS)의 펄스 폭을 조절할 수 있다.
도 6에서 알 수 있듯이, 피모스 트랜지스터들(PTR1 ~ PTRn)과 엔모스 트랜지스터들(NTR1 ~ NTRn)의 개수 및 사이즈를 조절하여 외부 온도가 높을 때의 셋 펄스(SET_PLS)의 펄스 폭(ⅲ)을 외부 온도가 낮을 때의 셋 펄스(SET_PLS)의 펄스 폭(ⅰ)과 동일하게 유지시킨다.
그러면 셋 펄스(SET_PLS)의 펄스 폭이 외부 온도 증가로 길어져서 셋 저항 값이 증가되고 센싱 마진을 줄이는 문제를 해결할 수 있다. 그리고 평균적인 소비 전류 량도 감소시킬 수 있다.
지연 시간 제어부(530)는 지연 소자들(D)을 더 구비할 수 있다. 지연 소자들(D)은 래치부(525)의 출력을 지연시키고 또한 버퍼링 하는 기능을 한다.
도 7은 본 발명의 다른 실시예에 따른 구동 회로의 온도 보상부의 구조를 설명하는 회로도이다.
도 8은 도 7의 온도 보상부의 동작을 설명하는 파형도이다.
본 발명의 다른 실시예에 따른 구동 회로도 도 3의 구동 회로(300)와 동일한 블록 구조를 가진다. 즉, 기입 드라이버(310), 온도 보상부(320) 및 온도 검출부(330)를 구비한다.
기입 드라이버(310)와 온도 검출부(330)는 앞서 설명된 실시예에서의 기입 드라이버(310) 및 온도 검출부(330)의 구조 및 동작과 동일하다. 따라서, 상세한 설명을 생략한다. 본 발명의 다른 실시예에 따른 구동 회로는 도 3의 구동 회로(300)와 온도 보상부(320)의 회로 구조와 기능이 다르다.
온도 보상부(320)는 기입 활성 신호(WE), 데이터 펄스(DTD_PLS) 및 제어 신호(TEMP_CTRL)에 응답하여 외부 온도가 증가되는 경우 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)의 펄스 폭을 줄인다.
도 5의 온도 보상부(320)는 외부 온도가 증가되어도 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)의 펄스 폭을 일정하게 유지시키지만 도 7의 온도 보상부(320)는 외부 온도가 증가될수록 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)의 펄스을 줄인다.
이하, 도 7 및 도 8을 참조하여 온도 보상부(320)의 동작이 설명된다.
온도 보상부(320)는 수신부(710), 펄스 제어부(720) 및 펄스 발생부(730)를 구비한다.
수신부(710)는 데이터 펄스(DTD_PLS) 및 기입 활성 신호(WE)에 응답하여 제 1 노드(N1)에서 발생되는 제 1 신호(S1)의 논리 레벨을 제어한다. 수신부(710)는 도 5의 수신부(510)와 동일한 구조를 가지므로 설명을 생략한다.
펄스 제어부(720)는 제 1 노드(N1)의 논리 레벨에 따라 논리 레벨이 변동되는 제 2 신호(S2)를 발생하며, 제어 신호(TEMP_CTRL)에 응답하여 제 2 신호(S2)의 논리 레벨이 변동되는 시점을 조절한다.
펄스 발생부(730)는 제 1 신호(S1) 및 제 2 신호(S2)에 응답하여 셋 펄스(SET_PLS) 또는 리셋 펄스(RESET_PLS)를 발생한다.
펄스 제어부(720)는 제 1 노드(N1)의 논리 레벨을 저장한 후 출력하는 래치부(725) 및 래치부(725)의 출력을 반전시켜 제 2 신호(S2)로서 발생하며 외부 온도가 증가되면 제어 신호(TEMP_CTRL)에 응답하여 제 2 신호(S2)의 논리 레벨이 변동되는 시점을 앞당기는 지연 시간 제어부(730)를 구비한다.
지연 시간 제어부(730)는 제 2 신호(S2)의 논리 레벨의 변동 시점을 앞당기는 포워드 제어부들(FC)을 구비한다.
포워드 제어부들(FC)은 래치부(725)에 직렬로 연결되며, 직렬 연결된 포워드 제어부들(FC) 중 마지막 포워드 제어부의 출력을 반전시켜 제 2 신호(S2)로서 출력하는 인버터(INV)를 구비한다.
포워드 제어부(FC)는 입력되는 제 2 신호(S2)를 반전시켜 출력하는 제 1 인 버터(I1) 및 제 1 인버터(I1)의 출력단과 접지 전압(VSS) 사이에 직렬 연결되는 엔모스 트랜지스터들(NTR1 ~ NTRn)을 구비한다. 엔모스 트랜지스터들(NTR1 ~ NTRn)의 게이트로 제어 신호(TEMP_CTRL)가 인가된다.
지연 시간 제어부(730)는 도 5의 지연 시간 제어부(530)와 달리 지연부(DC)를 구비하지 아니고 포워드 제어부(FC)만을 구비한다. 따라서, 외부 온도가 증가될수록 제 2 신호(S2)의 논리 레벨이 변화되는 시점이 앞당겨지며 셋 펄스(SET_PLS)의 펄스 폭이 짧아진다.
즉, 외부 온도가 증가될수록 제어 신호(TEMP_CTRL)에 응답하여 턴 온 되는 엔모스 트랜지스터들(NTR1 ~ NTRn)의 수가 증가되고 셋 펄스(SET_PLS)의 펄스 폭이 짧아진다.
도 8에서 알 수 있듯이, 엔모스 트랜지스터들(NTR1 ~ NTRn)의 개수 및 사이즈를 조절하여 외부 온도가 높을 때의 셋 펄스(SET_PLS)의 펄스 폭(ⅲ)을 외부 온도가 낮을 때의 셋 펄스(SET_PLS)의 펄스 폭(ⅰ)보다 짧아지도록 제어할 수 있다.
외부 온도가 높아질수록 셋 펄스(SET_PLS)의 펄스 폭이 짧아지면, 셋 펄스(SET_PLS)의 펄스 폭이 외부 온도 증가로 길어져서 셋 저항 값이 증가되고 센싱 마진이 줄어드는 문제를 해결할 수 있다. 그리고 평균적인 소비 전류 량도 감소시킬 수 있다.
지연 시간 제어부(730)는 지연 소자들(D)을 더 구비할 수 있다. 지연 소자들(D)은 래치부(725)의 출력을 지연시키고 또한 버퍼링 하는 기능을 한다.
본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로 그래밍 방법은 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 프로그래밍(programming) 방법에 관한 것이다.
본 발명의 실시예에 따른 프로그래밍 방법은 외부 온도가 증가되어도 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 일정하게 유지시키는 단계를 구비한다. 이러한 단계는 도 5의 온도 보상부(320)를 구비하는 구동 회로(300)에 의해서 구현될 수 있다.
다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 프로그래밍 방법은 외부 온도가 증가될수록 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 감소시키는 단계를 구비한다. 이러한 단계는 도 7의 온도 보상부(320)를 구비하는 구동 회로(300)에 의해서 구현될 수 있다.
도 5의 온도 보상부(320)를 구비하는 구동 회로(300)와 도 7의 온도 보상부(320)를 구비하는 구동 회로(300)의 동작은 앞서 설명된 바 있으므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
상술한 바와 같이 본 발명에 따른 상 변화 메모리 장치의 구동 회로 및 프로그래밍 방법은 외부 온도가 증가되어도 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지하거나 또는 짧게 함으로써 안정적인 센싱 동작을 수행할 수 있고 또한 소비 전류를 줄일 수 있는 장점이 있다.

Claims (23)

  1. 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 있어서,
    데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생하는 기입 드라이버 ; 및
    기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도가 증가되어도 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 일정하게 유지시키는 온도 보상부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 온도 보상부는,
    상기 데이터 펄스 및 상기 기입 활성 신호에 응답하여 제 1 노드에서 발생되는 제 1 신호의 논리 레벨을 제어하는 수신부 ;
    상기 제 1 노드의 논리 레벨에 따라 논리 레벨이 변동되는 제 2 신호를 발생하며, 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시점을 조절하는 펄스 제어부 ; 및
    상기 제 1 신호 및 상기 제 2 신호에 응답하여 상기 셋 펄스 또는 리셋 펄스를 발생하는 펄스 발생부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  4. 제 3항에 있어서, 상기 수신부는,
    상기 기입 활성 신호가 제 1 레벨인 상태에서 상기 데이터 펄스가 제 1 레벨로 되면 상기 제 1 노드의 논리 레벨을 제 1 레벨로 만들고, 상기 기입 활성 신호가 제 2 레벨로 되면 상기 제 1 노드의 논리 레벨도 제 2 레벨로 만드는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  5. 제 3항에 있어서, 상기 펄스 제어부는,
    상기 제 1 노드의 논리 레벨을 저장한 후 출력하는 래치부 ; 및
    상기 래치부의 출력을 반전시켜 상기 제 2 신호로서 발생하며 외부 온도가 증가되어도 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시 점을 일정하게 유지시키는 지연 시간 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  6. 제 5항에 있어서, 상기 지연 시간 제어부는,
    상기 제 2 신호의 논리 레벨의 변동 시점을 앞당기는 복수개의 포워드 제어부들 ; 및
    상기 제 2 신호의 논리 레벨의 변동 시점을 지연시키는 복수개의 지연부들을 구비하고,
    상기 포워드 제어부들 및 지연부들은 상기 래치부에 직렬로 번갈아 연결되며,
    상기 직렬 연결된 포워드 제어부들 및 지연부들 중 마지막 포워드 제어부 또는 지연부의 출력을 반전시켜 상기 제 2 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  7. 제 6항에 있어서, 상기 포워드 제어부는,
    입력되는 상기 제 2 신호를 반전시켜 출력하는 제 1 인버터 ; 및
    상기 제 1 인버터의 출력단과 접지 전압 사이에 직렬 연결되는 엔모스 트랜지스터들을 구비하고,
    상기 엔모스 트랜지스터들의 게이트로 상기 제어 신호가 인가되며,
    상기 지연부는,
    입력되는 상기 제 2 신호를 반전시켜 출력하는 제 2 인버터 ; 및
    전원 전압과 상기 제 2 인버터의 출력단 사이에 직렬 연결되는 피모스 트랜지스터들을 구비하고,
    상기 피모스 트랜지스터들의 게이트로 상기 제어 신호가 인가되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  8. 제 3항에 있어서, 상기 펄스 발생부는,
    상기 제 1 신호 및 상기 제 2 신호를 논리곱하여 상기 셋 펄스 또는 리셋 펄스로서 출력하는 논리곱 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  9. 제 1항에 있어서, 상기 제어 신호는,
    외부 온도가 증가됨에 따라 전압 레벨이 증가되는 전압 신호인 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  10. 제 1항에 있어서,
    상기 제어 신호를 발생하는 온도 검출부를 더 구비하고,
    상기 온도 검출부는,
    기준 전압을 수신하고 제 1 저항과 제 2 저항의 저항비에 따라 제 2 노드의 전압 레벨을 제어하는 바이어스부 ;
    상기 제 2 노드와 제 3 노드 사이에 직렬 연결되는 제 1 및 제 2 다이오드 형 트랜지스터;
    상기 제 3 노드와 접지 전압 사이에 연결되며 게이트로 상기 기준 전압이 인가되는 제 3 트랜지스터를 구비하며,
    상기 제 3 노드로부터 상기 제어 신호가 발생되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  11. 제 10항에 있어서,
    상기 제 1 다이오드 형 트랜지스터는,
    제 1 단이 상기 제 2 노드에 연결되고 게이트와 제 2 단이 서로 연결되며 상기 제 2 노드에 벌크(bulk)가 연결되고,
    상기 제 2 다이오드 형 트랜지스터는,
    제 1 단이 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 연결되고 게이트와 제 2 단이 상기 제 3 노드에 연결되며 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 벌크(bulk)가 연결되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  12. 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 구동 회로에 있어서,
    데이터를 수신하고 셋 펄스 또는 리셋 펄스에 응답하여 상기 상 변화 물질의 상태를 제어하는 셋 전류 또는 리셋 전류를 발생하는 기입 드라이버 ;
    기입 활성 신호, 데이터 펄스 및 제어 신호에 응답하여 외부 온도가 증가되는 경우 상기 셋 펄스 또는 리셋 펄스의 펄스 폭을 줄이는 온도 보상부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  13. 제 12항에 있어서, 상기 온도 보상부는,
    상기 데이터 펄스 및 상기 기입 활성 신호에 응답하여 제 1 노드에서 발생되는 제 1 신호의 논리 레벨을 제어하는 수신부 ;
    상기 제 1 노드의 논리 레벨에 따라 논리 레벨이 변동되는 제 2 신호를 발생하며, 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시점을 조절하는 펄스 제어부 ; 및
    상기 제 1 신호 및 상기 제 2 신호에 응답하여 상기 셋 펄스 또는 리셋 펄스를 발생하는 펄스 발생부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  14. 제 13항에 있어서, 상기 수신부는,
    상기 기입 활성 신호가 제 1 레벨인 상태에서 상기 데이터 펄스가 제 1 레벨로 되면 상기 제 1 노드의 논리 레벨을 제 1 레벨로 만들고, 상기 기입 활성 신호가 제 2 레벨로 되면 상기 제 1 노드의 논리 레벨도 제 2 레벨로 만드는 것을 특징 으로 하는 상 변화 메모리 장치의 구동 회로.
  15. 제 13항에 있어서, 상기 펄스 제어부는,
    상기 제 1 노드의 논리 레벨을 저장한 후 출력하는 래치부 ; 및
    상기 래치부의 출력을 반전시켜 상기 제 2 신호로서 발생하며 외부 온도가 증가되면 상기 제어 신호에 응답하여 상기 제 2 신호의 논리 레벨이 변동되는 시점을 앞당기는 지연 시간 제어부를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  16. 제 15항에 있어서, 상기 지연 시간 제어부는,
    상기 제 2 신호의 논리 레벨의 변동 시점을 앞당기는 포워드 제어부들을 구비하고,
    상기 포워드 제어부들은 상기 래치부에 직렬로 연결되며, 상기 직렬 연결된 포워드 제어부들 중 마지막 포워드 제어부의 출력을 반전시켜 상기 제 2 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  17. 제 16항에 있어서, 상기 포워드 제어부는,
    입력되는 상기 제 2 신호를 반전시켜 출력하는 제 1 인버터 ; 및
    상기 제 1 인버터의 출력단과 접지 전압 사이에 직렬 연결되는 엔모스 트랜 지스터들을 구비하고,
    상기 엔모스 트랜지스터들의 게이트로 상기 제어 신호가 인가되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  18. 제 13항에 있어서, 상기 펄스 발생부는,
    상기 제 1 신호 및 상기 제 2 신호를 논리곱하여 상기 셋 펄스 또는 리셋 펄스로서 출력하는 논리곱 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  19. 제 12항에 있어서, 상기 제어 신호는,
    외부 온도가 증가됨에 따라 전압 레벨이 증가되는 전압 신호인 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  20. 제 12항에 있어서,
    상기 제어 신호를 발생하는 온도 검출부를 더 구비하고,
    상기 온도 검출부는,
    기준 전압을 수신하고 제 1 저항과 제 2 저항의 저항비에 따라 제 2 노드의 전압 레벨을 제어하는 바이어스부 ;
    상기 제 2 노드와 제 3 노드 사이에 직렬 연결되는 제 1 및 제 2 다이오드 형 트랜지스터 ; 및
    상기 제 3 노드와 접지 전압 사이에 연결되며 게이트로 상기 기준 전압이 인가되는 제 3 트랜지스터를 구비하며,
    상기 제 3 노드로부터 상기 제어 신호가 발생되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  21. 제 20항에 있어서, 상기 제 1 다이오드 형 트랜지스터는,
    제 1 단이 상기 제 2 노드에 연결되고 게이트와 제 2 단이 서로 연결되며 상기 제 2 노드에 벌크(bulk)가 연결되고,
    상기 제 2 다이오드 형 트랜지스터는,
    제 1 단이 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 연결되고 게이트와 제 2 단이 상기 제 3 노드에 연결되며 상기 제 1 다이오드 형 트랜지스터의 제 2 단에 벌크(bulk)가 연결되는 것을 특징으로 하는 상 변화 메모리 장치의 구동 회로.
  22. 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 프로그래밍(programming) 방법에 있어서,
    외부 온도가 증가되어도 상기 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 일정하게 유지시키는 단계를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 프로그래밍 방법.
  23. 인가되는 전류 펄스에 응답하여 리셋 상태 또는 셋 상태로 상태가 변화되는 상 변화 물질을 구비하는 상 변화 메모리 장치의 프로그래밍(programming) 방법에 있어서,
    외부 온도가 증가될수록 상기 상 변화 물질의 상태를 제어하는 리셋 펄스 및 셋 펄스의 펄스 폭을 감소시키는 단계를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 프로그래밍 방법.
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