JPS6374211A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は遅延回路であって、ＭＩＳトランジスタで構成
されたインバータとキャパシタとの間に前記インバータ
を構成するトランジスタと同じ傾向の温度特性および電
源電圧特性を有する負荷手段を設けることにより、前記
インバータの温度および電源電圧による特性変化を相殺
して、遅延時間の変動を減少させることを可能とする。

〔産業上の利用分野〕

本発明は遅延回路に関し、特に、ＭＩＳ）ランジスタで
構成されたインバータおよびキャパシタを有する遅延回
路に関する。

〔従来の技術〕

第３図は従来の遅延回路の一例を示す回路図である。

従来の遅延回路は、例えば、ＰチャンネルＭＩＳトラン
ジスタ１１１およびＮチャンネルＭＩＳトランジスタ１
１２を有するＣＭＩＳインバータ１０１と、キャパシタ
１０３と、により構成されている。この遅延回路の遅延
時間Ｔ□は、キャパシタ１０３の静電容量をＣｌＯ３と
し、トランジスタ１１１および１１２の抵抗値をＲ５゜
１として、Ｔ□＝ＫｘＣＩｏ３　・ＲＩｏｌ （ここで、Ｋは定数） と表すことができる。

ところで、インバータを構成しているＭＩＳ）ランジス
タ１１１および１１２は、温度および電源電圧の変化に
よってその抵抗値Ｒ０゜、を大きく変化させる。その結
果、遅延回路の遅延時間Ｔ□は温度および電源電圧の変
化による抵抗値Ｒ１゜１の変化に伴って大きく変動する
ことになる。具体的に、温度が高くなると抵抗値Ｒ６゜
１は増大し、遅延時間Ｔ□は長くなる。また、電源電圧
Ｖｃｃが高くなると遅延時間Ｔ□は短くなる。

〔発明が解決しようとする問題点〕

上述したように、従来の遅延回路、特に、ＭＩＳトラン
ジスタで構成されたインバータを有する遅延回路は、温
度および電源電圧の変化によって、その遅延時間Ｔｐ４
が大きく変化することになっていた。

しかし、そのような遅延回路は、保証する範囲の温度変
化（例えば、−３０℃〜７０℃）および電源電圧変化（
例えば、５■±１０％）に対して、その遅延時間Ｔ□を
一定に維持する必要がある。

すなわち、ユーザーが保証された範囲内の温度および電
源電圧で遅延回路を使用したならば、その遅延回路は必
ず一定の遅延時間を生じるようにされていなければなら
ない。

本発明は、上述した従来形の遅延回路に鑑み、ＭＩＳＩ
−ランジスタで構成されたインバータとキャパシタとの
間に前記インバータを構成するトランジスタと同じ傾向
の温度特性および電源電圧特性を有する負荷手段を設け
ることにより、前記イ〔問題点を解決するための手段〕 第１図は本発明に係る遅延回路の原理を示す回路図であ
る。

本発明によれば、ＭＩＳＩ−ランジスタで構成されたイ
ンバータ１と、該インバータＩの出力に一端が接続され
、前記インバータを構成するトランジスタと同じ傾向の
温度特性および電源電圧特性を有する負荷手段２と、該
負荷手段２の他端に接続されたキャパシタ３と、を具備
する遅延回路が提供される。

〔作　用〕

上述した構成を有する本発明の遅延回路によれば、ＭＩ
Ｓトランジスタで構成されたインバータ１とキャパシタ
３との間には前記インバータを構成するトランジスタと
同じ傾向の温度特性および電源電圧特性を有する負荷手
段２が設けられ、これにより、前記インバータＩの温度
および電源電圧による特性変化を相殺して、遅延時間の
変動を減少させることができる。

〔実施例〕

以下、図面を参照して本発明に係る遅延回路の一実施例
を説明する。

第２図は本発明の遅延回路の一実施例を示す回路図であ
る。

遅延回路は、インバータ１と、負荷手段２と、キャパシ
タ３と、を具備している。インバータ１は、Ｐチャンネ
ルＭＩＳトランジスタ１１およびＮチャンネルＭＩＳト
ランジスタ１２が相補的に接続されたＣＭＩＳインバー
タを構成している。

トランジスタ１１のドレインには電源電圧ＶＣＣが印加
され、また、トランジスタ１２のソースは接地されてい
る。トランジスタ１１および１２の共通ゲートはインバ
ータ１の入力とされ、トランジスタ１１および１２の共
通ドレインはインバータｌの出力とされている。また、
インバータ１の出力には負荷手段２の一端に接続されて
いる。

負荷手段２は、ＰチャンネルＭＩＳＩ−ランジスタ２１
およびＮチャンネルＭＩＳトランジスタ２２で構成され
ている。これら２つのトランジスタ１１および１２は、
インバータ１の出力とキャパシタ３との間に並列に接続
され、そして、トランジスタ２１のゲートは接地され、
また、トランジスタ２２のゲートには電ａ！電圧Ｖｃｃ
が印加されている。負荷手段２の他端には、その一端が
接地されたキャパシタ３が接続されている。

このような遅延回路によって、インバータ１の入力に供
給された信号は、インバータ１および負荷手段２を介し
たキャパシタ３によって遅延され、そして、出力される
ことになる。

前記２つのトランジスタ２１および２２の温度特性およ
び電源電圧特性は、インバータ１のトランジスタ１１お
よび１２と同じ傾向を有している。

例えば、成る温度の上昇によりトランジスタ１１の抵抗
値Ｒ１が大きく　（例えば、Ｒ１＋ｒ）　なり、そして
、この増加した抵抗値（ｒ）が遅延時間Ｔ□を時間ｔだ
け長くするように作用する。このとき、トランジスタ２
１の抵抗値Ｒ２も大きく（例えば、Ｒｚ　＋ｒｌ　）な
り、キャパシタ３の静電容量Ｃ３による影響を小さくし
、そして、この増加した抵抗値（ｒｏ）が遅延時間Ｔ−
を時間ｔだけ短くするように作用する。すなわち、トラ
ンジスタ２１は、トランジスタ１１の温度特性による遅
延時間Ｔｐｄの変化時間ｔを打ち消すような温度特性を
有するものが使用されることになる。また、負荷手段２
のトランジスタ２２についても同じである。

また、同様に電源電圧に対しても、負荷手段２のトラン
ジスタ２１および２２は、電源電圧の変化でインバータ
１のトランジスタ１１または１２を通過する電流値が変
化して遅延時間が変動するような場合、トランジスタ２
１または２２を通過する電流値をトランジスタ１１また
は１２と同様に変化させて、遅延時間の変動を減少させ
るように作用する。すなわち、トランジスタ２１および
２２は、トランジスタ１１および１２の電源電圧特性と
同じ傾向の電源電圧特性を有している。

以上の実施例において、負荷手段２は２つのＭＩｓ）ラ
ンジスタ２１および２２により構成されているが、負荷
手段２はこれに限定されるものではなく、インバータ１
を構成するトランジスタ１１および１２と同じ傾向の温
度特性および電源電圧特性を有するものならばよいのは
いうまでもない。

〔発明の効果〕

以上、詳述したように、本発明に係る遅延回路は、ＭＩ
Ｓ）ランジスタで構成されたインバータとキャパシタと
の間に前記インバータを構成するトランジスタと同じ傾
向の温度特性および電源電圧特性を有する負荷手段を設
けることにより、前できる。

【図面の簡単な説明】

第１図は本発明に係る遅延回路の原理を示す回路図、 第２図は本発明の遅延回路の一実施例を示す回路図、 第３図は従来の遅延回路の一例を示す回路図である。 １・・・インバータ、 ２・・・負荷手段、 ３・・・キャパシタ。 本発明に係る遅延回路の 原理を示す回路図 、第１図 １−ｍ−インバータ ２−ｍ−負荷手段 ３−一一キャパシタ 第２図 従来の遅延回路の一例を示す回路図 第３図 １０１−ｍ−インバータ １０３　−ｍ−キャパシタ

Claims (1)

1. 【特許請求の範囲】 ＭＩＳトランジスタで構成されたインバータ（１）と、 該インバータ（１）の出力に一端が接続され、前記イン
   バータを構成するＭＩＳトランジスタと同じ傾向の温度
   特性および電源電圧特性を有する負荷手段（２）と、 該負荷手段（２）の他端に接続されたキャパシタ（３）
   と、 を具備する遅延回路。