JPS61114319A - Ｍｏｓアナログ集積回路 - Google Patents
Ｍｏｓアナログ集積回路Info
- Publication number
- JPS61114319A JPS61114319A JP59234453A JP23445384A JPS61114319A JP S61114319 A JPS61114319 A JP S61114319A JP 59234453 A JP59234453 A JP 59234453A JP 23445384 A JP23445384 A JP 23445384A JP S61114319 A JPS61114319 A JP S61114319A
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- JP
- Japan
- Prior art keywords
- circuit
- bias
- circuit blocks
- current
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ回路ブロックを有するＭＯＳアナログ
集積回路に関するものであ＃）、特にアナログ回路ブロ
ックをバイアスするバイアス回路の構成を改善したＭＯ
Ｓアナログ集積回路に関する。
集積回路に関するものであ＃）、特にアナログ回路ブロ
ックをバイアスするバイアス回路の構成を改善したＭＯ
Ｓアナログ集積回路に関する。
近年、集積回路の発展は著しく、多くのアナログ回路ブ
ロックを含むＡ／Ｄ、Ｄ／Ａ変換変換器１用信用Ｌ８Ｉ
ＬＳＩ化が進んでいる。これらＬＳＩにおいては規模の
増大と共に性能向上に対する市場ニーズも高くなってい
る。
ロックを含むＡ／Ｄ、Ｄ／Ａ変換変換器１用信用Ｌ８Ｉ
ＬＳＩ化が進んでいる。これらＬＳＩにおいては規模の
増大と共に性能向上に対する市場ニーズも高くなってい
る。
例えば、入出力アンプ、積分器、スイッチトキャバシタ
フィルタ等に使用される演算増幅器（以下、アンプとい
う。）では動作電流（バイアス電流）とアンプのスルー
レイト（高速振幅特性）とはほぼ１：１の対応関係があ
る。従来ＭＯ８集積回路のバイアス回路は、複数のアナ
ログ回路ブロックに対して共通のバイアス回路が設けら
れ、イオノ注入抵抗あるいはディプリーシ薗ンｆｉＭ０
８ＦＥＴ等を用いて構成されている。これらの素子の製
造バラツキは通常±５０チあるいはそれ以上に及んでい
る。従って、アンプのスルーレイトの製造ばらつき４±
５（ｌ程度に及ぶことになシ。
フィルタ等に使用される演算増幅器（以下、アンプとい
う。）では動作電流（バイアス電流）とアンプのスルー
レイト（高速振幅特性）とはほぼ１：１の対応関係があ
る。従来ＭＯ８集積回路のバイアス回路は、複数のアナ
ログ回路ブロックに対して共通のバイアス回路が設けら
れ、イオノ注入抵抗あるいはディプリーシ薗ンｆｉＭ０
８ＦＥＴ等を用いて構成されている。これらの素子の製
造バラツキは通常±５０チあるいはそれ以上に及んでい
る。従って、アンプのスルーレイトの製造ばらつき４±
５（ｌ程度に及ぶことになシ。
目標性能に比して大きなマージンを有する設計を強いら
れることとなる。
れることとなる。
又近年、集積回路の大規模化が進み多くのアナログ回路
が集積化されるに至り、アナログ回路ブロック間、特に
共通のバイアス回路を通しての相互干渉に対する抑制が
必要となっている。
が集積化されるに至り、アナログ回路ブロック間、特に
共通のバイアス回路を通しての相互干渉に対する抑制が
必要となっている。
例えば電話の音声信号をＰＣＭ符号へ変換または逆変換
する機能を有する通信用コーデック（コーダー及びエン
コーダ）、又は通信用コンボ（コーデック＋フィルタ）
等においては送信チャネルと受信チャネルのアナログ回
路ブロック間のアイソレージ璽ンを良くしクロストーク
を抑圧する必要が生じている。
する機能を有する通信用コーデック（コーダー及びエン
コーダ）、又は通信用コンボ（コーデック＋フィルタ）
等においては送信チャネルと受信チャネルのアナログ回
路ブロック間のアイソレージ璽ンを良くしクロストーク
を抑圧する必要が生じている。
すなわち、従来の技術においては上記のような技術の進
歩に伴う新しい要望に対して、これらを十分く満足させ
ることが出来ないという問題点を有している。すなわち
、バイアス状態のばらつきによシ目標性能に比して大き
なマージンを有する設計が必要なこと、アナログ回路ブ
ロック間の相互干渉等の問題点である。
歩に伴う新しい要望に対して、これらを十分く満足させ
ることが出来ないという問題点を有している。すなわち
、バイアス状態のばらつきによシ目標性能に比して大き
なマージンを有する設計が必要なこと、アナログ回路ブ
ロック間の相互干渉等の問題点である。
従って５本発明の目的は、上記問題点上解消するととく
よシ、設計値に近いバイアス状態で、複数のアナログ回
路ブロックを動作させることができ、かつアナログ回路
ブロック間のアインレーシ田ンを高めることのできるバ
イアス回路ブロックを有するＭＯｆ９アナログ集積回路
を提供することＫある。
よシ、設計値に近いバイアス状態で、複数のアナログ回
路ブロックを動作させることができ、かつアナログ回路
ブロック間のアインレーシ田ンを高めることのできるバ
イアス回路ブロックを有するＭＯｆ９アナログ集積回路
を提供することＫある。
本発明のＭＯｉ９アナログ集積回路は、複数Ｎ個のアナ
ログ回路ブロックと、共通の制御信号を受けて前記複数
Ｎ個のアナログ回路ブロックに対応してバイアスを供給
する複数Ｎ個のバイアス回路ブロックと、該複数Ｎ個の
バイアス回路ブロックへの前記共通の制御信号を出力す
る制御回路とを有している。
ログ回路ブロックと、共通の制御信号を受けて前記複数
Ｎ個のアナログ回路ブロックに対応してバイアスを供給
する複数Ｎ個のバイアス回路ブロックと、該複数Ｎ個の
バイアス回路ブロックへの前記共通の制御信号を出力す
る制御回路とを有している。
以下１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
人１〜ＡＮはＮ個のアナログ回路ブロックであ、！７．
Ｂ１−Ｂｓは各アナログ回路ブロックをバイアスするＮ
個のバイアス回路ブロックでｓｂ、ｃは共通の制御信号
であＪ、Ｄは制御信号Ｃを出力する制御回路である。バ
イアス回路ブロックＢ１〜Ｂ、の各々からアナログ回路
ブロックＡ Ｉ ％ Ａ ＨＫ対してバイアス電圧又は
電流を供給している。
Ｂ１−Ｂｓは各アナログ回路ブロックをバイアスするＮ
個のバイアス回路ブロックでｓｂ、ｃは共通の制御信号
であＪ、Ｄは制御信号Ｃを出力する制御回路である。バ
イアス回路ブロックＢ１〜Ｂ、の各々からアナログ回路
ブロックＡ Ｉ ％ Ａ ＨＫ対してバイアス電圧又は
電流を供給している。
又、制御信号Ｃは論理１０ｍ又は１１ｍの信号であり、
一般に低インピーダンス信号源からの出力（制御回路り
の出力）信号であり、この配線は集積回路上で良好なシ
ールド効果を与えている。
一般に低インピーダンス信号源からの出力（制御回路り
の出力）信号であり、この配線は集積回路上で良好なシ
ールド効果を与えている。
第２図は第１図のバイアス回路ＢＩｌｌ（ｎ＝ｌ。
２、・・・Ｎ）の−例を示す回路図である。１１゜１２
は各々正負の電源端子、１３はバイアス電流供給端子で
おる。１４−１〜１４−にはに個の定電流源である。１
５−１〜１５−にはに個のＭＯＳトランジスタからなる
スイッチ素子でちゃ。
は各々正負の電源端子、１３はバイアス電流供給端子で
おる。１４−１〜１４−にはに個の定電流源である。１
５−１〜１５−にはに個のＭＯＳトランジスタからなる
スイッチ素子でちゃ。
０１〜Ｃｋｉでの制御信号に応じて定電流源１４−１〜
１４−にの電流を選択的に加算点１８へ導く。この加算
電流はＭＯＳ）う／ジスタからなる電流ンラートランジ
スタ１６．１７を介シてバイアス電流供給端子１３へ導
かれる。
１４−にの電流を選択的に加算点１８へ導く。この加算
電流はＭＯＳ）う／ジスタからなる電流ンラートランジ
スタ１６．１７を介シてバイアス電流供給端子１３へ導
かれる。
各電流源１４−１〜１４−には、ディプリーシ凹ントラ
ンジスタによって構成できるが、その他種々の実現手段
が公知となっている。又バイアス電流の供給に代って、
トランジスタ１６のゲートドレイン短絡点である加算点
１８をバイアス電圧端子として各アナログ回路ブロック
へ供給することもできる。
ンジスタによって構成できるが、その他種々の実現手段
が公知となっている。又バイアス電流の供給に代って、
トランジスタ１６のゲートドレイン短絡点である加算点
１８をバイアス電圧端子として各アナログ回路ブロック
へ供給することもできる。
第３図は第１図の制御回路りの一例を示す回路図である
。この回路ではフューズ素子Ｆ１とＦ２のパッドＰ、と
Ｐｌ又は２２間へ印加する電圧による溶断又は非溶断に
応じた制御信号ＣＩ ＊ ０２を出力する。溶断した
場合にはデイプリーシ璽ント２ンジスタＤ１又はり、に
より出力０１又は０２は高レベルとなる。一方非溶断の
場合にはフューズ素子Ｆ１又はＦ、により出力Ｏ１又は
０２は低レベルとなる。
。この回路ではフューズ素子Ｆ１とＦ２のパッドＰ、と
Ｐｌ又は２２間へ印加する電圧による溶断又は非溶断に
応じた制御信号ＣＩ ＊ ０２を出力する。溶断した
場合にはデイプリーシ璽ント２ンジスタＤ１又はり、に
より出力０１又は０２は高レベルとなる。一方非溶断の
場合にはフューズ素子Ｆ１又はＦ、により出力Ｏ１又は
０２は低レベルとなる。
集積回路のウエノ・−製造段階が完了し九時点の各チッ
プの特性チェック時点において、電流源電流値の製造ば
らつきを補正すべく７エーズ溶断によるトリミングを実
行することにより、ノ（イアスレベルを所望の値に近く
設定することができる。
プの特性チェック時点において、電流源電流値の製造ば
らつきを補正すべく７エーズ溶断によるトリミングを実
行することにより、ノ（イアスレベルを所望の値に近く
設定することができる。
又、制御信号ＣＩ、Ｃ２を伝送する制御信号線は低イン
ピーダンス線であバ トリミング後は高レベル又は低レ
ベルに固定された配線となるから、他の信号線間のシー
ルド、各アナログ回路ブロック間のシールド線としての
役割を果す。制御信号線のインピーダンスをさらに低下
させておくためＫは、論理回路用インバータを付加すれ
ば良い。
ピーダンス線であバ トリミング後は高レベル又は低レ
ベルに固定された配線となるから、他の信号線間のシー
ルド、各アナログ回路ブロック間のシールド線としての
役割を果す。制御信号線のインピーダンスをさらに低下
させておくためＫは、論理回路用インバータを付加すれ
ば良い。
０Ｍ０８回路では余剰の電力消費もなくインビーダンス
低下が達成できる。
低下が達成できる。
本発明のＭＯ８アナログ集積回路くおいては。
アナログ回路ブロックとして基準電圧源を構成している
場合には、さらに付加的な効果が得られる。
場合には、さらに付加的な効果が得られる。
すなわちＭＯＳモノリシック集積回路で実現されるｊＶ
Ｔ型基準電圧＃、（エンハンスメントＭＯＳトランジス
タとディグリーク雷ｙＭＯ８）ランジスタのしきい値電
圧７丁差から基準電圧を得る。）においては、基準電圧
回路の消費電力の制御及びこの周波数補償によるＡＣ特
性の安定化に加えて。
Ｔ型基準電圧＃、（エンハンスメントＭＯＳトランジス
タとディグリーク雷ｙＭＯ８）ランジスタのしきい値電
圧７丁差から基準電圧を得る。）においては、基準電圧
回路の消費電力の制御及びこの周波数補償によるＡＣ特
性の安定化に加えて。
温度変化に対する基準電圧の安定化を達成することがで
きる。ΔＶ！基準電圧源の基準電圧は＠度に対してほぼ
放物線に近い変化をする。その頂点は各トランジスタの
バイアス電流レベルに依存して変化する。従って、トリ
ミングによりバイアスレベルを調整することによシ、常
温付近九頂点を設定することができ、所望の安定な基準
電圧源を得ることができる。
きる。ΔＶ！基準電圧源の基準電圧は＠度に対してほぼ
放物線に近い変化をする。その頂点は各トランジスタの
バイアス電流レベルに依存して変化する。従って、トリ
ミングによりバイアスレベルを調整することによシ、常
温付近九頂点を設定することができ、所望の安定な基準
電圧源を得ることができる。
以上、詳細説明したとおり１本発明のＭｏ、５アナログ
集積回路は、ＩＩ数Ｎ個のアナログ回路ブロックに対し
てバイアスを供給するバイアス回路ブロックを各アナロ
グ回路ブロックに対応して１個づつの複数Ｎ個のバイア
ス回路ブロックと、各バイアス回路ブロックの動作を制
御する共通の制御信号を出力する制御回路とを有してい
るので、集積回路のウェハー製造段階が終了し九時点の
各チップの特性チェック時点において、バイアス条件の
ばらつきを制御回路により調整し所望のバイアス条件に
設定することができ、かつ制御信号線は低インピーダン
ス線であ夛高、低のいずれかのレベルに固定され集積回
路上で良好なシールド線として動きアナログ回路ブロッ
ク間のアイソレーア璽ンを高めるという効果を有する。
集積回路は、ＩＩ数Ｎ個のアナログ回路ブロックに対し
てバイアスを供給するバイアス回路ブロックを各アナロ
グ回路ブロックに対応して１個づつの複数Ｎ個のバイア
ス回路ブロックと、各バイアス回路ブロックの動作を制
御する共通の制御信号を出力する制御回路とを有してい
るので、集積回路のウェハー製造段階が終了し九時点の
各チップの特性チェック時点において、バイアス条件の
ばらつきを制御回路により調整し所望のバイアス条件に
設定することができ、かつ制御信号線は低インピーダン
ス線であ夛高、低のいずれかのレベルに固定され集積回
路上で良好なシールド線として動きアナログ回路ブロッ
ク間のアイソレーア璽ンを高めるという効果を有する。
さらに、アナログ回路として基準電圧源を構成している
場合には、その消費電力の制御２周波数特性の制御及び
温度安定性の向上環の効果が付加される。
場合には、その消費電力の制御２周波数特性の制御及び
温度安定性の向上環の効果が付加される。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のバイアス回路の一例を示す回路図、第３
図は第１図の制御回路の一例を示す回路図である。 １１・・・・・・正電源端子、１２・・・・・・負電源
端子、１３・・・・・・バイアス電流供給端子、１４−
１〜１４−ｋ・・・・・・定電流源、１５−１〜１５−
ｋ・・°°°°スイッチ素子、１６．１７・・・・・・
電流ミラートランジスタ、１８・・・・・・加算点、Ａ
ｌ〜ＡＭ・・・・・・アナログ回り、・・・・・・ディ
グリーク雷ｙＭＯ８）ランジスタ、Ｆｌ、Ｆｚ・・・・
・・フューズ素子、ＰＯ，Ｐｌ、Ｐ、−・・・・・パッ
ド、０１．Ｃｈ ・・・・・・出力。
２図は第１図のバイアス回路の一例を示す回路図、第３
図は第１図の制御回路の一例を示す回路図である。 １１・・・・・・正電源端子、１２・・・・・・負電源
端子、１３・・・・・・バイアス電流供給端子、１４−
１〜１４−ｋ・・・・・・定電流源、１５−１〜１５−
ｋ・・°°°°スイッチ素子、１６．１７・・・・・・
電流ミラートランジスタ、１８・・・・・・加算点、Ａ
ｌ〜ＡＭ・・・・・・アナログ回り、・・・・・・ディ
グリーク雷ｙＭＯ８）ランジスタ、Ｆｌ、Ｆｚ・・・・
・・フューズ素子、ＰＯ，Ｐｌ、Ｐ、−・・・・・パッ
ド、０１．Ｃｈ ・・・・・・出力。
Claims (3)
- （１）複数Ｎ個のアナログ回路ブロックと、共通の制御
信号を受けて前記複数Ｎ個のアナログ回路ブロックに対
応してバイアスを供給する複数Ｎ個のバイアス回路ブロ
ックと、該複数Ｎ個のバイアス回路ブロックへの前記共
通の制御信号を出力する制御回路とを含むことを特徴と
するＭＯＳアナログ集積回路。 - （２）バイアス回路ブロックが複数の電流源回路と、該
複数の電流源回路の出力電流を選択的に加算するスイッ
チ回路からなる特許請求の範囲第（１）項記載のＭＯＳ
アナログ集積回路。 - （３）制御回路が少くともフューズ回路を有し、該フュ
ーズの溶断か非溶断に依存した制御信号を出力する回路
を有することからなる特許請求の範囲第（１）項あるい
は第（２）項記載のＭＯＳアナログ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234453A JP2520390B2 (ja) | 1984-11-07 | 1984-11-07 | Ｍｏｓアナログ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234453A JP2520390B2 (ja) | 1984-11-07 | 1984-11-07 | Ｍｏｓアナログ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114319A true JPS61114319A (ja) | 1986-06-02 |
| JP2520390B2 JP2520390B2 (ja) | 1996-07-31 |
Family
ID=16971233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234453A Expired - Lifetime JP2520390B2 (ja) | 1984-11-07 | 1984-11-07 | Ｍｏｓアナログ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520390B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031366A (en) * | 1997-08-21 | 2000-02-29 | Nec Corporation | Variable current source with deviation compensation |
| US6580292B2 (en) | 2001-08-02 | 2003-06-17 | Koninklijke Philips Electronics N.V. | Universal PECL/LVDS output structure |
| KR100556480B1 (ko) * | 1999-05-13 | 2006-03-03 | 엘지전자 주식회사 | 평면 디스플레이소자의 전류제어 장치 |
| US7696810B2 (en) | 2007-01-16 | 2010-04-13 | Sharp Kabushiki Kaisha | Reference current source circuit and infrared signal processing circuit |
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| WO2014125846A1 (ja) * | 2013-02-13 | 2014-08-21 | セイコーインスツル株式会社 | 磁気センサ |
-
1984
- 1984-11-07 JP JP59234453A patent/JP2520390B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031366A (en) * | 1997-08-21 | 2000-02-29 | Nec Corporation | Variable current source with deviation compensation |
| KR100556480B1 (ko) * | 1999-05-13 | 2006-03-03 | 엘지전자 주식회사 | 평면 디스플레이소자의 전류제어 장치 |
| US6580292B2 (en) | 2001-08-02 | 2003-06-17 | Koninklijke Philips Electronics N.V. | Universal PECL/LVDS output structure |
| US7800432B2 (en) | 2005-12-07 | 2010-09-21 | Fujitsu Limited | Semiconductor circuit and controlling method thereof |
| US7696810B2 (en) | 2007-01-16 | 2010-04-13 | Sharp Kabushiki Kaisha | Reference current source circuit and infrared signal processing circuit |
| WO2014125846A1 (ja) * | 2013-02-13 | 2014-08-21 | セイコーインスツル株式会社 | 磁気センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520390B2 (ja) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |