JPH0478220A - 信号遅延回路 - Google Patents

信号遅延回路

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JPH0478220A
JPH0478220A JP2295170A JP29517090A JPH0478220A JP H0478220 A JPH0478220 A JP H0478220A JP 2295170 A JP2295170 A JP 2295170A JP 29517090 A JP29517090 A JP 29517090A JP H0478220 A JPH0478220 A JP H0478220A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号遅延回路に関し、より詳細には、ＣＭＯ５
半導体集積回路チップの信号遅延回路に関するものであ
る。
〔従来の技術〕
一般的に、半導体チップは外部から供給電圧Ｖｃｃを受
けてチップに集積された回路システムを動作させる。通
常的にＣＭＯＳ半導体チップは供給電圧νｃｃで５ｖ単
一電圧を使用する。しかし、ＣＭＯＳ半導体チップはＶ
ｃｃ±５％の供給電圧範囲が動作電圧に与えられるが、
実際には４ｖ〜６ｖの動作電圧範囲を有する。
一方、ＣＭＯＳ半導体チップの回路システムは特別の回
路目的を達成するため信号遅延回路を含んでいる。通常
的にＣＭＯ５回路システムではゲートの信号伝達遅延時
間を利用して所定遅延時間を有する信号遅延回路を構成
している。例えば、ＣＭＯＳインバータを利用したＣＭ
Ｏ３信号遅延回路が第１Ａ図に図示されている。第１Ａ
図の回路では入力信号ＶｒＮに応じて容量性負荷ＣＬを
駆動するための第１　ＣＭＯＳインバータＤＲＶと、容
量性負荷ＣＬの端子電圧信号ｖＯをバッファリング（ｂ
ｕｆｆｅｒｉｎｇ）　Ｌ／で出力するためのバッファ（
ｂｕｆｆｅｒ）増幅器として第２ＣＭＯＳインバータＢ
ＴＴとを備えている。容量性負荷ＣＬの端子電圧信号ｖ
Ｏは入力信号ＶＩＮに応して第１Ｂ図に図示したような
遅延特性を有する。即ち、容量性負荷ＣＬは、第１　Ｃ
ＭＯＳインバータＤＲＶのプルダウンＮＭＯ３ｌ−ラン
ジスタＮＭを通して接地電圧ｖＳＳまたはＧＮＤに放電
され、プルチップＰＭＯＳトランジスタＰＭを通じて供
給電圧Ｖｃｃで充電される。従って、遅延時間Ｔｄは、
次式に基づいて、電圧下降時間Ｔｆ及び電圧上昇時間Ｔ
ｒにより決定される。
Ｔｄ−（Ｔｆ　十Ｔｒ）　　−−−−−−１］）ここで
、弐（１）はＭＯＳ　トランジスタＮＭ、　ＰＭのスレ
シー３　／Ｌ／ド電圧ＶＴＮ　、　ＶＴＰがおよそ０．
２Ｖｃｃ　Ｔ：あり、ＭＯＳ　トランジスタＮＭ、　Ｐ
Ｍの電流駆動能力βＮ、βＰが同一であると仮定すると
、次式で表すことができる。
βνｃｃ 上記（２）弐によると遅延時間Ｔｄは容量性負荷ＣＬの
コンデンサーの大きさに比例し、供給電圧νｃｃに反比
例することがわかる。
従って、容量性負荷ＣＬのキャパシタンスを一定の大き
さに設定しておけば、第１Ｃ図に図示したように、遅延
時間Ｔｄは供給電圧Ｖｃｃの変動により異なってくる。
即ち、低いνｃｃでは遅延時間Ｔｄが長くなり、高いＶ
ｃｃでは遅延時間Ｔｄが短くなる。
〔発明が解決しようとする課題〕
しかしながら、従来の信号遅延回路によれば、供給電圧
νｃｃの動作電圧範囲、例えば、４ｖ〜６ｖ内では一定
の負荷キャパシタンスを維持するため、全体の回路シス
テムの動作速度は低いＶｃｃで決定される。このため、
信号遅延回路が高速動作の妨害要因となるという問題点
があった。
また、高いＶｃｃでは、ある回路部分の遅延特性と他回
路部分の遅延特性の差異から信号動作特性の競争間Ｂ（
Ｒａｃｅ　Ｐｒｏｂｌｅｍ）の発生を防止するために、
より長い遅延時間が要求されるため、これを満たそうと
する場合、低いＶｃｃでは遅延時間がもっとも長くなり
チップ全体の高速動作を妨害するという問題点があった
。
ところで、供給電圧の変動にかかわらず所定遅延時間を
有するよう回路を構成するのが情実に要求されている。
この要求が満たされれば低いＶｃｃでの回路遅延が高い
Ｖｃｃでの回路遅延と同等となり、特に、低いＶｃｃに
より決定されるチップ全体の動作速度を速く保つことが
できるので、半導体チップの回路システムの性能を大き
く改善することができる。
本発明は上記に鑑みてなされたものであって、供給電圧
の変動にかかわらず所定遅延時間特性を有する信号遅延
回路を提供することを目的とする。
また、本発明は上記に鑑みてなされたものであって、半
導体チップの動作速度の向上を図れる信号遅延回路を提
供することを他の目的とする。
〔課題を解決するための手段〕
本発明は上記の目的を達成するため、供給電圧と接地電
圧との間に連なり、所定スレショルド電圧をそれぞれ有
するプルアップＰＭＯＳ　トランジスタとプルダウンＮ
ＭＯＳトランジスタを含み、少なくとも一つ以上の入力
信号に応答してこれらのトランジスタの共通ドレインノ
ードに前記供給電圧と接地電圧との間のスイング幅を有
する出力信号を駆動するための駆動回路手段と、前記供
給電圧の変動範囲内で電圧により増加されるキャパシタ
ンスを有し、前記共通ドレインノードに結合するための
バラクタ負荷手段とを備えた信号遅延回路を提供するも
のである。
〔実施例〕
以下、添付の図面を参照して、この発明の望ましい実施
例を説明する。
先ず、この発明の詳細な説明する前に他の従来の信号遅
延回路を説明する。
第２Ａ図は駆動回路手段ＤＲＶとコンデンサー負荷手段
ＣＬとから構成した信号遅延回路である。駆動回路手段
ＤＲＶは、スレショルド電圧ＶＴＰを有するプルアンプ
ＰＭＯＳトランジスタ門と、スレショルド電圧ＶＴＮを
有するプルダウンＮＭＯＳトランジスタＮＭとを、供給
電圧Ｖｃｃと接地電圧ＶＳＳまたはＧＮＤとの間に連結
し、これらのゲート電極に印加される入力信号ＶＩＮに
応じてこれらの共通ドレインノードに出力信号ｖＯを駆
動するＣＭＯＳインバータとから構成されている。コン
デンサー負荷手段ＣＬは、上記共通ドレインノードにゲ
ート電極が連なり、Ｎ”ソース電極（或いは、Ｎ”ドレ
ーン電極）が接地電圧ｖＳＳに連なるＮＭＯＳコンデン
サーより構成されている。このＮＭＯＳコンデンサーの
スレショルド電圧ＶＴＨＬは、駆動回路手段ＤＲＶのプ
ルダウンＮＭＯＳ　トランジスタＮＭのスレショルド電
圧ＶＴＲと通常的に同一の値を有する。従って、この信
号遅延回路のＣ−Ｖ特性曲線は第２Ｂ図のように表れる
。
即ち、出力電圧ｖＯがスレショルド電圧ＶＴＨＬ＝ＶＴ
Ｎより大きい領域ではＮＭＯＳコンデンサーは強逆転（
Ｓｔｒｏｎｇ　Ｉｎｖｅｒｓｉｏｎ）キャパシタンス値
を有し、スレショルド電圧ＶＴＮＬ・ＶＴＮより小さい
領域ではデプレッション（ｄｅｐｌｅｔｉｏｎ）キャパ
シタンス値を有する。このため、供給電圧Ｖｃｃの変動
範囲、例えば、５ｖ供給電圧で若干の誤差のある場合、
即ち、４ｖ〜６ｖ範囲内ではＭＯＳコンデンサーが強逆
転キャパシタンス値を維持する。ところで、供給電圧Ｖ
ｃｃが変動しても大部分の電圧領域では一定のキャパシ
タンス値を有するので、低いＶｃｃでは信号遅延時間が
長くなり、高いＶｃｃでは短くなる。
このように供給電圧の変動により遅延時間が異なるよう
になるので回路システムの高速動作を行いにくくなる。
第３Ａ図は第２Ａ図の回路でコンデンサー負荷手段ＣＬ
をＰＭＯＳコンデンサーで構成したものである。
このＰＭＯＳコンデンサーのゲート電極は駆動回路手段
ＤＲＶの共通ドレインノードに連なり、Ｐ゛ソース電極
或いは、Ｐ゛ドレイン電極は供給電圧Ｖｃｃに連結され
る。第３Ａ図に示す信号遅延回路のＣ−■特性曲線は第
３Ｂ図に示したように供給電圧Ｖｃｃの変動範囲内では
、大部分の電圧領域で第２Ａ図の回路と同しく、強逆転
キャパシタンス値が一定の値に維持されるのがわかる。
第４Ａ図は第２Ａ図と第３Ａ図のＰＭＯ５及びＮＭＯＳ
コンデンサーを結合した構成の信号遅延回路を示してい
る。第４Ａ図の回路のＣ−Ｖ特性曲線は第４Ｂ図に図示
するように二つのＭＯＳトランジスタのＣ−Ｖ特性曲線
を組み合わせた特性を有し、ＮＭＯＳ及びＰＭＯＳコン
デンサーの強逆転キャパシタンス値の合を負荷キャパシ
タンスとして有することがわかる。第４Ａ図の回路は第
２Ａ図及び第３Ａ図の回路に比べて負荷キャパシタンス
値を大きくすることができる。しかし、第４Ａ図の回路
も供給電圧νｃｃの変動範囲内では供給電圧の変動に関
係なく大部分の動作電圧で一定の負荷キャパシタンスを
維持することがわかる。
従って、従来の信号遅延回路では駆動回路手段ＤＲＶと
ＭＯＳコンデンサー負荷手段ＣＬのスレショルド電圧を
同一に持たせるよう構成しており、供給電圧の変動範囲
内では供給電圧の変動に関係なく大部分の動作電圧で一
定の負荷キャパシタンスを維持する。このため、低いＶ
ｃｃでは信号遅延時間が長くなり、高いＶｃｃでは信号
遅延時間が短くなる。従って、供給電圧の変動により信
号遅延時間が異なるようになるので高いＶｃｃでは競合
問題（ｒａｃｅ　ｐｒｏｂｌｅｍ）が発生し、これを防
ぐために高いＶｃｃ動作条件に合わせて所定遅延時間を
維持するように設定するので、低いＶｃｃではもっとも
遅延時間が長くなり、全体的な回路システムの高速動作
が行いにくくなる。
続いて、この発明による実施例を説明する。
第５Ａ図はこの発明による信号遅延回路の構成図である
。信号遅延回路は駆動回路手段ＤＲＶとバラクタ（Ｖｏ
ｌｔａｇｅ　ｖａｒｉａｂｌｅ　ｃａｐａｃｉｔｏｒ）
負荷手段ＶＣＬを含む。駆動回路手段ＤＲＶば、例えば
、供給電圧Ｖｃｃのような第１電源電圧と、接地電圧ｖ
ＳＳまたはＯｖのような第２を源電圧との間にプルアッ
プＰＭＯ５トランジスタＰＭとプルダウンＮＭＯＳｌ−
ランジスタＮＭを含む。そして少なくとも一つ以上の入
力信号ＶＩＮＩ〜ＶＩＮｎにより上記プルアップ及びプ
ルダウントランジスタＰＭ、ＮＭを駆動して、これらト
ランジスタＰＭ、ＮＭの共通ドレイン電極に連なる出力
ノードＮに供給電圧から接地電圧までの電圧スイング幅
で出力電圧ｖＯを駆動する。
バラクタ負荷手段ＶＣＬは、片方の電極が上記出力ノー
ドＮに連なり、他方の電極が基準電圧ＶＲに連なるバラ
クタより構成されている。
上記バラクタは第５Ｂ図に図示したように出力電圧Ｖｏ
に対する有効キャパシタンスＣＯ・ｅｆｆ・　の特性を
有する。即ち、バラクタは特性スレショルド電圧ＶＴを
有し、基準電圧ＶＲとスレショルド電圧ＶＴの合より小
さい出力電圧領域では最小キャパシタンス値を維持し、
上記の台より大きい出力電圧領域では出力電圧Ｖｏによ
りキャパシタンス値が増加する特性を有する。
従って、出力電圧Ｖｏが供給電圧Ｖｃｃレベルで駆動さ
れる時は供給電圧Ｖｃｃの変動によりパラクタの有効キ
ャパシタンス値が増加される。このため、低いＶｃｃ、
例えば、４ｖでは有効キャパシタンスＣ１値を有し、高
いＶｃｃ　、例えば、６シでは有効キャパシタンスＣ３
値を有する。
このようなＣ−ｖ特性を有するバラクタはＰＭＯ５また
はＮＭＯＳコンデンサー１或いは、これらの組み合わせ
より構成できる。
第６Ａ図及び第６Ｂ図はＰＭＯＳバラクタのシンボル図
及び幾何学的構造図である。ＰＭＯＳバラクタはｎ形シ
リコン基板１上にＳｉＯ□のゲート絶縁膜２を介して一
定幅一と一定長さしを有するゲート電極層３を形成し、
このゲート電極層３をマスクとしてＰ形シリコン基板１
のゲート電極層３の片側にＰ゛イオンドーピングしてＰ
゛ソース電極層（または、Ｐ゛ドレイン電極層）４を形
成してなるものである。上記Ｐ゛ソース電極層４を形成
するためイオンドーピングの時、シリコン基板１にドー
ピングされたイオンの側面拡散によりゲート電極層３と
Ｐ゛ソース電極層４は所定長さ１程度オーバーラツプさ
れる部分が形成される。
このＰＭＯＳバラクタはチャンネル領域の不純物濃度と
、ゲート絶縁膜２の厚さ及び誘導定数等により所定スレ
ショルド電圧値ＶＴＰＬを有する。
従って、ＰＭＯＳバラクタは第６Ｂ図に図示したように
Ｃ−ｖ特性曲線を有する。即ち、ゲート電極層３に出力
電圧Ｖｏが供給され、Ｐ゛ソース電極層４に基準電圧Ｖ
Ｒが供給される時、ゲートとソースとの間のキャパシタ
ンスＣは、 Ｃ＝ＣｏＷＩ、（Ｖｏ　＞　ＶＲ＋　ＶＴＰＬ　（７）
場合）Ｃ＝ＣｏＷ１、（Ｖｏ　＜ＶＲ＋　ＶＴＰＬの場
合）の値を有する。ところで、基準電圧ＶＲがＯｖであ
る時、スレショルド電圧ＶＴＰＬ以下ではゲート電極層
とソース電極層のオーバーシップされる面積のキャパシ
タンス値を有し、スレショルド電圧ＶＴＰＬ以上では全
ゲート電極層の面積のキャパシタンス値を有する。前記
キャパシタンス値の遷移（Ｔｒａｎｓｉｔｉｏｎ）は１
ｖ以内で住する。
従って、基準電圧ＶＲの値によりキャパシタンス値の遷
移が生ずる電圧値を調整することができる。
しかし、上述したＰＭＯＳバラクタは、遷移が発生する
電圧値以上ではキャパシタンス値が小さくなり、それよ
り電圧が低くなるとキャパシタンス値が大きくなるので
、この発明の、バラクタ負荷手段ＶＣＬとしては不敵台
である。
第７Ａ図は第６Ａ図のＰＭＯＳバラクタとは反対にＰ゛
ソース電極Ｎ４に出力電圧ｖＯが供給され、ゲート電極
層３に基準電圧ＶＲが供給されるように連結したもので
、第７Ｂ図のＣ−Ｖ特性曲線を有する。
従って、第７Ａ図の連結構造はこの発明で要求するＣ−
Ｖ特性を有する。
第８Ａ図はＮＭＯＳバラクタのシンボル図である。
ＮＭＯＳバラクタはゲート電極が出力電圧ｖＯと結合さ
れ、ｎ゛ソース電極基準電圧ＶＲと結合されるように連
なる。従って、ＮＭＯＳバラクタは出力電圧ｖＯが基準
電圧ＶＲとスレショルド電圧ＶＴＨＬの合より高くなる
時、強逆転キャパシタンス値Ｃｏａｌを有し、合より低
くなる時、オーバーラツプキャパシタンス値ＣｏＷＩを
有する。そして、第８Ａ図の連結構造はこの発明で要求
するＣ−Ｖ特性を有する。
第９Ａ図はゲート電極に基準電圧ＶＲが結合されｎ゛ソ
ース電極出力電圧ν０が結合されるように連なるＮＭＯ
Ｓバラクタのシンボル図である。第９Ａ図で第８Ａ図と
連結構成が反対たるＮＭＯＳバラクタのＣ−■特性はこ
の発明で要求する特性ではない。
従って、この発明では所望のＣ−Ｖ特性を有する第７Ａ
図のＰＭＯＳバラクタもしくは第８Ａ図のＮＭＯＳバラ
クタをバラクタ負荷手段ＶＣＬとして採用する。
第７Ｂ図もしくは第８Ｂ図のＣ−ν特性曲線を参照して
バラクタ負荷手段ＶＣＬの有効キャパシタンスＣｏ−ｅ
ｆｆ・を計算すれば、次の通りである。
即ち、出力電圧ＶｏｘＶｃｃ間を完全にスイングする場
合、駆動トランジスタで出力電圧変化に使用される総電
荷量ΩＴは、 の積分式により表現され、これは第７Ｂ図もしくは第８
Ｂ図の斜線を引いた部分の面積に比例する。
このため、有効負荷キャパシタンスＣｏ−ｅｆｆ・　は
次式により決定される。
即ち、有効負荷キャパシタンスＣｏ−ｅｆｆ・　は出力
電圧ν０の積分である総電荷量ＱＴに比例する。従って
、基準電圧ＶＲを適切に設定することによって第５Ｂ図
で実線で図示したように供給電圧Ｖｃｃの変動範囲で出
力電圧ｖＯにより増加する有効負荷キャパシタンス特性
を得られる。
しかし、上述した第７Ａ図もしくは第８Ａ図のバラクタ
負荷手段νＣＬは低いＶｃｃの場合、キャパシタンスが
Ｃｍａｘ以下に小さくなるので信号遅延回路の遅延時間
が短くなる。このため、より長い所定遅延時間を得られ
ない。
第９Ａ図、第１．　ＯＡ図、第１１Ａ図、第１２Ａ図、
及び、第１３Ａ図は低いＶｃｃでも十分な有効負荷キャ
パシタンスを得るため、上述したＰＭＯＳＭＯＳバラク
タＭＯＳバラクタの組合でバラクタ負荷手段を構成した
その他の実施例を示している。
第９Ｂ図、第１０Ｂ図、第１１Ｂ図、第１２Ｂ図、及び
、第１３Ｂ図で示したように組合バラクタ負荷手段は低
いＶｃｃでも一定有効負荷キャバシタンス値を維持する
ので所望の遅延時間を得られる。ここで出力端子Ｎと接
地の間に連なるＰＭＯＳＭＯＳバラクタスレショルド電
圧ＶＴＰＬが駆動回路手段ＤＲＶのＰＭＯＳ　ｌ−ラン
ジスタＰＮのスレショルド電圧ＶＴＰと等しいか異なる
場合もある。即ち、ＶＴＰＬ　　＝　　ＶＴＰ　　ｏｒ
　　ＶＴＰＬ　　≠ＶＴＰのいかなる条件下でもこの発
明で期待するＣ−Ｖ特性を有する。
しかし、出力端子■と接地との間に連なるＮＭＯＳバラ
クタは駆動回路手段ＤＲＶのＮＭＯＳ　トランジスタＮ
Ｍのスレショルド電圧νＴ）Ｉより大きいスレショルド
電圧ＶＴＮＬで設計される時、スレショルド電圧ＶＴＮ
［、未満の領域ではアキュムレーション（ａｃｃｕｍｕ
ｌａｔｉｏｎ）状態となり、Ｃｍ１ｎ値より大きいアキ
ュムレーションキャパシタンス値を有することになるた
め、この発明で期待するＣ−ｖ特性を有しないので注意
すべきである。
第１４Ａ図を参照すれば、出力電圧ＶｏにＰ゛ソース電
極結合され、接地電圧νＳＳにゲート電極が結合され、
駆動回路手段ＤＲＶのＰＭＯＳ　トランジスタＰＭのス
レショルド電圧ＶＴＰより大きいスレショルド電圧ＶＴ
ＰＬ値を有するＰＭＯＳバラクタでバラクタ負荷手段Ｖ
ＣＬを構成することができる。即ち、第１４Ａ図のＰＭ
ＯＳバラクタは、第１４Ｂ図に図示したようにこの発明
で期待するＣ−Ｖ特性曲線を有し、スレショルド電圧Ｖ
ＴＰＬ値の設定によって変わる供給電圧Ｖｃｃの変動範
囲内で出力電圧ｖＯに応じて増加する有効負荷キャパシ
タンスを有する。従って、第１４Ａ図のＰＭＯＳバラク
タを採用した場合、上述した実施例で要求している別途
の基準電圧ＶＲの供給が要らない。
第１５Ａ図及び第１６Ａ図は低いＶｃｃでも一定の有効
負荷キャパシタンス値を維持するため、第１４Ａ図の構
成に別途ＰＭＯＳバラクタあるいはＮＭＯＳバラクタを
追加させたバラクタ負荷手段の構成を示している。
第１５Ｂ図及び第１６Ｂ図には組合バラクタ負荷手段の
各Ｃ−Ｖ特性曲線を示す。ここでも低いＶｃｃでキャパ
シタンス増加のためのＰＭＯＳバラクタのスレショルド
電圧は制限がないが、ＮＭＯＳバラクタのスレショルド
電圧ＶＴＨＬは駆動回路手段ＤＲＶのＮＭＯＳ　トラン
ジスタＮＭのスレショルド電圧ＶＴＨＬより高く設定さ
れないようにするのが望ましい。
〔発明の効果〕
以上説明したように、本発明の信号遅延回路は、ＭＯＳ
バラクタあるいはこれらの組合回路構成により信号遅延
回路の遅延特性を供給電圧の電圧変動と関係なしに維持
できるようにしたため、ＣＭＯ３半導体集積回路の高速
動作と信頼性を向上させることができる。換言すれば、
ＣＭＯ３半導体集積回路に採用される信号遅延回路の遅
延特性が供給電圧の電圧変動に従属されることによって
全体的な半導体集積回路の動作速度が制限されることが
ない。
【図面の簡単な説明】
第１Ａ図は従来のＣＭＯＳ信号遅延回路の構成図、第１
Ｂ図は第１Ａ図の入出力波形図、第１Ｃ図は第１Ａ図の
供給電圧による遅延時間特性グラフ線図、第２Ａ図は従
来のＮ阿ＯＳコンデンサーを有するＣＭＯＳ信号遅延回
路の回路図、第２Ｂ図は第２Ａ図のＮＭＯＳコンデンサ
ー〇〇−ｖ特性グラフ線図、第３Ａ図は従来のＰＭＯＳ
コンデンサーを有するＣＭＯ３信号遅延回路の回路図、
第３Ｂ図は第３Ａ図のＰＭＯＳコンデンサーのＣ−ｖ特
性グラフ線図、第４Ａ図は従来のＮＨＯ２及びＰＦＩＯ
Ｓコンデンサーを有するＣＭＯＳ信号遅延回路の回路ｌ
、第４Ｂ図は第４Ａ図の回路のＣ−シ特性グラフ線図、
第５Ａ図はこの発明による望ましいＣＭＯＳ信号遅延回
路の回路図、第５Ｂ図は第５Ａ図のバラクタ負荷手段の
Ｃ−ｖ特性グラフ線図、第６Ａ図はＭＯＳバラクタのシ
ンボル図、第６Ｂ図は第６Ａ図に図示されたＭＯＳバラ
クタの幾何学的構造図、第６Ｃ図は第６Ａ図のＭＯＳバ
ラクタのＣ−ｖ特性グラフ線図、第７Ａ図はこの発明に
よるＰＭＯＳバラクタのシンボル図、第７Ｂ図は第７Ａ
図のＣ−Ｖ特性グラフ線図、第８Ａ図はこの発明による
ＮＭＯＳバラクタのシンボル図、第８Ｂ図は第８Ａ図の
Ｃ−Ｖ特性グラフ線図、第９Ａ図は第８Ａ図のＭＯＳコ
ンデンサーの各端子電圧の連結構成を反対にした場合の
ＮＭＯＳバラクタのシンボル図、第９Ｂ図は第９Ａ図の
ＮＭＯＳバラクタのＣ−シ特性グラフ線図、第１０Ａ図
、第１１Ａ図、第１２Ａ図、及び、第１３Ａ図はこの発
明による組合バラクタ負荷手段の実施例を示したシンボ
ル図え第１０Ｂ図第１１Ｂ図、第１２Ｂ図、及び、第１
３Ｂ図はそれぞれ第１０Ａ図、第１１Ａ図、第１２Ａ図
、及び、第１３Ａ図の組合バラクタ負荷手段のＣ−Ｖ特
性グラフ線図、第１４Ａ図はこの発明による望ましいバ
ラクタ負荷手段の変形された実施例のシンボル図、第１
４Ｂ図は第１４Ａ図のＣ−シ特性グラフ線図、第１５Ａ
図及び第１６Ａ図はこの発明による組合バラクタ負荷手
段の変形された実施例のシンボル図、第１５Ｂ図及び第
１６Ｂ図は第１５Ａ図及び第１６Ａ図のＣ−Ｖ特性グラ
フ線図である。 符号の説明 ＤＩ？ν一−−−一一一駆動回路手段 ＣＬ　　−一・−・コンデンサー負荷手段財−・−プル
ダウンＮＭＯＳトランジスタＰＭ−−−−−−・プルア
ンプＰＭＯ５トランジスタＢＴＴ−−・−バッファ増幅
器 ＶＣＬ・−−−−−−バラクタ負荷手段ＶＲ−−−一基
準電圧 １−−−ｍ−・−ｎ形基板 ・−ゲート絶縁層 ゲート電極層 Ｐ°ソース電極層 チャンネル長さ チャンネル幅 ・オーバーラツプ長さ 第１Ａ図

Claims (1)

  1. 【特許請求の範囲】 （１）供給電圧と接地電圧との間に連なり、所定スレシ
    ョルド（ｔｈｒｅｓｈｏｌｄ）電圧をそれぞれ有するプ
    ルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳト
    ランジスタとを有し、少なくとも一つ以上の入力信号に
    応答してこれらのトランジスタの共通ドレインノード（
    ＣｏｍｍｏｎＤｒａｉｎＮｏｄｅ）に前記供給電圧と接
    地電圧との間のスイング幅を有する出力信号を駆動する
    ための駆動回路手段と、 前記共通ドレインノードに結合され、前記供給電圧の変
    動範囲内で電圧に応じて増加するキャパシタンス（ｃａ
    ｐａｃｉｔａｎｃｅ）特性を有するバラクタ（ｖａｒａ
    ｃｔｏｒ）負荷手段とを備えたことを特徴とする信号遅
    延回路。 （２）前記請求項１において、 前記バラクタ負荷手段は、前記共通ドレインノードの出
    力信号と基準電圧との間に結合されるＭＯＳバラクタを
    備えたことを特徴とする信号遅延回路。 （３）前記請求項２において、 前記ＭＯＳバラクタは、Ｐ＾＋ソース電極が前記出力信
    号に結合され、ゲート電極が前記基準電圧に結合される
    第１のＰＭＯＳバラクタを備えたことを特徴とする信号
    遅延回路。（４）前記請求項２において、 前記ＭＯＳバラクタは、ｎ＾＋ソース電極が前記基準電
    圧に結合され、ゲート電極が前記出力信号に結合される
    第１のＮＭＯＳバラクタを備えたことを特徴とする信号
    遅延回路。（５）前記請求項３において、 前記ＭＯＳバラクタは、更に、Ｐ＾＋ソース電極が前記
    出力信号に結合され、ゲート電極が前記接地電圧に結合
    される第２のＰＭＯＳバラクタを備えたことを特徴とす
    る信号遅延回路。 （６）前記請求項３において、 前記ＭＯＳバラクタは、更に、ゲート電極が前記出力信
    号に結合され、ｎ＾＋ソース電極が前記接地電圧に結合
    され、そのスレショルド電圧が前記プルダウンＮＭＯＳ
    トランジスタのスレショルド電圧より高くない第２のＮ
    ＭＯＳバラクタを備えたことを特徴とする信号遅延回路
    。 （７）前記請求項４において、 前記ＭＯＳバラクタは、更に、Ｐ＾＋ソース電極が前記
    出力信号に結合され、ゲート電極が前記接地電圧に結合
    される第２のＰＭＯＳバラクタを備えたことを特徴とす
    る信号遅延回路。 （８）前記請求項４において、 前記ＭＯＳバラクタは、更に、ゲート電極が前記出力信
    号に結合され、ｎ＾＋ソース電極が前記接地電圧に結合
    され、スレショルド電圧が前記プルダウンＮＭＯＳトラ
    ンジスタのスレショルド電圧より高くない第２のＮＭＯ
    Ｓバラクタを備えたことを特徴とする信号遅延回路。 （９）前記請求項１乃至８において、 前記基準電圧は、前記供給電圧と接地電圧との間の電圧
    値を有することを特徴とする信号遅延回路。 （１０）供給電圧と接地電圧との間に連結され、所定ス
    レショルド電圧をそれぞれ有するプルアップＰＭＯＳト
    ランジスタとプルダウンＮＭＯＳトランジスタとを有し
    、少なくとも一つ以上の入力信号に応じてこれらのトラ
    ンジスタの共通ドレインノードに前記供給電圧と接地電
    圧との間のスイング幅を有する出力信号を駆動するため
    の駆動回路手段と、前記共通ドレインノードに加わる前
    記出力信号にＰ＾＋ソース電極が結合されゲート電極が
    前記接地電圧に結合される第１のＰＭＯＳバラクタを含
    むバラクタ負荷手段とを備えたことを特徴とする信号遅
    延回路。 （１１）前記請求項１０において、 前記バラクタ負荷手段は、更に、Ｐ＾＋ソース電極が前
    記出力信号に結合され、ゲート電極が前記接地電圧に結
    合され、前記駆動回路手段のプルアップＰＭＯＳトラン
    ジスタのスレショルド電圧と同一のスレショルド電圧を
    有する第２のＰＭＯＳバラクタを備えたことを特徴とす
    る信号遅延回路。 （１２）前記請求項１０において、 前記バラクタ負荷手段は、更に、ゲート電極が前記出力
    信号に結合され、前記ｎ＾＋ソース電極が前記接地電圧
    に結合され、前記駆動回路手段の前記プルダウンＮＭＯ
    Ｓトランジスタのスレショルド電圧と同一のスレショル
    ド電圧を有するＮＭＯＳバラクタを備えたことを特徴と
    する信号遅延回路。
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