KR101150592B1

KR101150592B1 - 상 변화 메모리 장치

Info

Publication number: KR101150592B1
Application number: KR1020100049658A
Authority: KR
Inventors: 신윤재
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-05-27
Filing date: 2010-05-27
Publication date: 2012-06-01
Also published as: US8395934B2; JP2011248987A; KR20110130159A; US20110292719A1

Abstract

본 발명은 하나 이상의 단위 셀을 포함하는 셀 어레이, 단위 셀에 저장된 데이터를 센싱하는 전류 센싱부, 및 전류 센싱부에 전원 전압을 공급하는 전원 생성 회로를 포함하고, 전원 생성 회로는 전류 센싱부가 센싱 동작을 수행하는 동안 활성화되는 것을 특징으로 하는 상 변화 메모리 장치를 제공한다.

Description

상 변화 메모리 장치 {PHASE CHANGE MEMORY DEVICE}

본 발명은 상 변화 메모리 장치와 관련된다.

상 변화 메모리 소자는 전원이 공급되지 않는 경우에도 데이터를 보존하는 특성을 가지는 비휘발성이다.

또한 상 변화 메모리 장치는 비휘발성 메모리 소자이면서도, 휘발성 메모리 소자인 랜덤 액세스 메모리(Random Access Memory) 소자 정도의 데이터 처리 속도를 가진다.

도 1a 및 도 1b는 종래 기술에 따른 상 변화 저항 소자(4)를 나타낸다.

도 1a 및 도 1b를 참고하면, 상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 상 변화 물질(Phase Change Material;2)을 삽입하여 형성된다. 상부 전극(1)과 하부 전국(3)에 전압을 인가하면, 상 변화 물질(2)에 전류가 흘러 온도가 변하면서 전기 전도 상태가 변하게 된다.

도 2a 및 도 2b는 종래 기술에 따른 상 변화 저항 소자(4)의 데이터 저장 원리를 설명하기 위한 도면이다.

도 2a를 참고하면, 상 변화 저항 소자(4)에 임계값 이하의 전류가 흐르면 상 변화 물질(2)이 결정화된다. 상 변화 물질(2)이 결정 상태가 되면 저 저항인 물질이 된다. 그 결과 상부 전극(1)과 하부 전극(3) 사이에 전류가 흐를 수 있다.

한편 도 2b를 참고하면, 상 변화 저항 소자(4)에 임계값 이상의 전류가 흐르면 상 변화 물질(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 상 변화 물질(2)이 녹아 비결정 상태(Amorphous Phase)가 되면 고 저항인 물질이 된다. 그 결과 상부 전극(1)과 하부 전극(3) 사이에 전류가 흐르기 어렵게 된다.

따라서 상 변화 저항 소자(4)는 위와 같은 두 가지 상태에 서로 다른 데이터를 대응시킬 수 있게 된다. 예를 들어, 상 변화 저항 소자(4)는 저 저항 상태를 데이타 "1"에 대응시키고, 고 저항 상태를 데이터 “0”에 대응시킬 수 있다.

또한 상 변화 저항 물질(2)의 상태는 상 변화 메모리 장치에 전원이 오프되더라도 변화하지 않기 때문에, 위 데이터는 불휘발성으로 저장 가능하다.

도 3은 종래 기술에 따른 상 변화 저항 셀의 라이트 동작을 설명하기 위한 그래프이다.

도 3을 참고하면, 상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리면 열이 발생하게 된다.

일정 시간 동안 임계치 이하의 전류를 흘리게 되면 저온 가열 상태에 의해 상 변화 물질(2)이 결정화 상태가 된다. 그 결과 상 변화 저항 소자(4)가 세트(Set) 상태가 된다.

반대로, 일정 시간 동안 임계치 이상의 전류를 흘리게 되면 고온 가열 상태에 의해 상 변화 물질(2)이 비결정화 상태가 된다. 그 결과 상 변화 저항 소자(4)가 리셋(Reset) 상태가 된다.

이러한 성질을 이용하여, 라이트 동작에서 세트 상태를 라이트하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다.

반대로 라이트 동작에서 리셋 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.

상 변화 저항 메모리는 센싱 동작시에 상 변화 저항 소자(4)에 센싱 전류를 인가하여, 상 변화 저항 소자(4)에 라이트된 데이터를 센싱한다.

종래 기술에 따른 상 변화 메모리 장치의 센싱 회로에서 센싱 전류를 생성하기 위해서는 전원 전압이 필요하다. 일반적으로 비휘발성 상 변화 메모리 장치 내부에 전원 전압을 공급하는 전원 전압 공급 회로는 센싱 동작의 유무에 관계없이 전원 전압을 공급하기 때문에 전력이 낭비되는 문제점이 있다.

또한 종래 기술에 따른 상 변화 메모리 장치에서, 내부 회로의 주변 온도가 변화하면 그에 따라 전원 전압이 공급되는 타이밍이 변화한다. 하지만 종래 기술에 따른 비휘발성 상 변화 메모리 장치는 온도 변화에 관계없이 내부 제어 신호들을 제어한다. 그 결과 온도가 변화하면 내부 제어 신호들의 동작 타이밍에 딜레이가 발생하는 문제점이 있다.

본 발명은 상 변화 메모리 장치에서 센싱 동작이 진행되지 않는 동안 센싱 회로에 전원 전압을 공급하지 않도록 하는 기술과 관련된다.

또한 본 발명은 온도 변화를 반영하는 제어 신호에 따라 상 변화 메모리 장치의 내부 회로들을 제어함으로써, 온도 변화에 의해 발생하는 딜레이를 감소시키는 기술과 관련된다.

본 발명은 하나 이상의 단위 셀을 포함하는 셀 어레이, 단위 셀에 저장된 데이터를 센싱하는 전류 센싱부, 및 전류 센싱부에 전원 전압을 공급하는 전원 생성 회로를 포함하고, 전원 생성 회로는 전류 센싱부가 센싱 동작을 수행하는 동안 활성화되고, 온도 변화에 따라 전원 전압이 활성화 및 비활성화되는 타이밍을 제어하는 것을 특징으로 하는 상 변화 메모리 장치를 제공한다.

본 발명은 상 변화 메모리 장치에서 센싱 동작이 진행되지 않는 동안 센싱 회로에 전원 전압을 공급하지 않음으로써, 전력 소비를 감소시키는 장점이 있다.

또한 본 발명은 온도 변화를 반영하는 제어 신호에 따라 상 변화 메모리 장치의 내부 회로들을 제어함으로써, 온도 변화에 의해 발생하는 딜레이를 감소시킬 수 있다는 장점이 있다.

도 1a 및 도 1b는 종래 기술에 따른 상 변화 저항 소자를 나타낸다.
도 2a 및 도 2b는 종래 기술에 따른 상 변화 저항 소자의 데이터 저장 원리를 설명하기 위한 도면이다.
도 3은 종래 기술에 따른 상 변화 저항 셀의 라이트 동작을 설명하기 위한 그래프이다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 나타내는 블록 다이어그램이다.
도 5는 본 발명의 실시예에 따른 상 변화 메모리 장치에서 센싱 회로를 나타낸다.
도 6은 본 발명의 실시예에 따른 상 변화 메모리 장치에서 센싱 회로의 동작 타이밍을 나타낸다.
도 7은 본 발명의 실시예에 따른 상 변화 메모리 장치에서 전원 생성 회로에 포함된 활성화 제어부를 나타낸다.
도 8은 본 발명의 실시예에 따른 상 변화 메모리 장치의 전원 생성 회로에 포함된 전원 센싱부의 회로도이다.
도 9는 본 발명의 실시예에 따른 상 변화 메모리 장치의 온도 보상 제어 전압을 나타낸다.
도 10는 본 발명의 실시예에 따른 상 변화 메모리 장치에서 온도 보상 제어 전압에 따른 전원 제어 신호의 변화를 나타내는 동작 타이밍도이다.

아래에서는 도면을 참고하여 본 발명의 실시예를 구체적으로 살펴본다.

도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 나타내는 블록 다이어그램이다.

도 4를 참고하면, 본 발명의 실시예에 따른 상 변화 메모리 장치는 전원 생성 회로(100) 및 내부 회로(200)를 포함한다.

전원 생성 회로(100)는 전원 전압 VPPSA을 생성하여 내부 회로(200)로 공급한다.

전원 생성 회로(100)는 출력되는 전원 전압 VPPSA을 피드백받아 전원 전압 VPPSA의 전압 레벨이 일정하게 유지되도록 한다.

내부 회로(200)는 상 변화 메모리 장치에 사용되는 다양한 회로가 될 수 있고, 본 발명의 실시예에 따른 상 변화 메모리 장치에서는 셀 어레이(230)에 포함된 단위 셀 UC에 저장된 데이터를 센싱하기 위한 센싱 회로를 예시한다.

전원 생성 회로(100)는 온도 변화 보상 전압 생성부(110), 제 1 기준 전압 발생부(120), 활성화 제어부(130), 전원 센싱부(140), 전원 발생부(150) 및 전하 저장 소자 C1를 포함한다.

온도 변화 보상 전압 생성부(110)는 온도 변화에 따라 전압이 변화하는 온도 보상 제어 전압 VCTAT을 생성한다.

예를 들어, 온도 보상 제어 전압 VCTAT은 온도가 높아짐에 따라 전압이 감소하도록 설정될 수 있고, 반대로 온도가 높아짐에 따라 전압이 증가하도록 설정될 수도 있다.

온도 변화 보상 전압 생성부(110)는 온도 보상 제어 전압 VCTAT을 전원 센싱부(140)로 출력한다.

제 1 기준 전압 발생부(120)는 제 1 기준 전압 VREF을 생성한다.

온도가 일정하다고 가정할 때, 전원 생성 회로(100)는 전원 전압 VPPSA의 전압 레벨을 일정하게 유지해야 한다. 전원 전압 VPPSA의 레벨이 불안정하면, 내부 회로(200)의 동작이 안정적으로 이루어질 수 없기 때문이다.

제 1 기준 전압 VREF은 전원 생성 회로(100)가 전원 전압 VPPSA을 일정하게 유지할 수 있도록 하는 기준이 되는 전압을 나타낸다.

활성화 제어부(130)는 활성화 신호 ACTSA를 출력하여 전원 센싱부(140)의 동작 여부를 제어한다.

활성화 제어부(130)는 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL에 따라 활성화 신호 ACTSA를 생성한다.

활성화 신호 ACTSA가 활성화되면, 전원 센싱부(140)가 동작을 시작하고, 활성화 신호 ACTSA가 비활성화되면 전원 센싱부(140)가 동작을 종료한다.

제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL는 아래에서 살펴볼 센싱 회로(200)에서 센싱 동작의 시작 및 종료를 제어하는 신호이다.

본 발명의 실시예에 따른 상 변화 메모리 장치는 센싱 동작의 시작 및 종료를 제어하는 신호를 사용하여, 전원 생성 회로(100)의 동작 여부를 제어한다.

이 경우 센싱 회로(200)가 센싱 동작을 수행하는 동안에는 전원 생성 회로(100)가 동작하여 센싱 회로(200)에 전원 전압 VPPSA을 공급한다. 반대로 센싱 회로(200)가 센싱 동작을 수행하지 않는 동안에는 전원 생성 회로(100)가 동작하지 않도록 하여 센싱 회로(200)에 전원 전압 VPPSA을 공급하지 않는다.

전원 센싱부(140)는 전원 전압 VPPSA 및 제 1 기준 전압 VREF을 차동 증폭하여 전원 제어 신호 SADET를 생성한다.

예를 들어, 전원 전압 VPPSA의 전압 레벨이 일정하게 유지될 경우, 제 1 기준 전압 VREF과의 차이가 없어 차동 증폭되는 양이 적다. 차동 증폭되는 양이 적으므로, 전원 제어 신호 SADET의 전압 레벨이 낮다.

반면 전원 전압 VPPSA의 전압 레벨이 갑자기 높아지거나 또는 낮아질 경우, 제 1 기준 전압 VREF과의 차이가 커지게 된다. 차동 증폭되는 양이 커지므로, 전원 제어 신호 SADET의 전압 레벨이 높아진다.

전원 제어 신호 SADET의 전압 레벨에 따라 전원 발생부(150)가 전원 전압 VPPSA을 구동하는 양을 제어함으로써, 전원 전압 VPPSA을 제어할 수 있다.

전원 센싱부(140)는 온도 보상 제어 전압 VCTAT을 입력받아, 온도 변화에 따라 전원 전압 VPPSA이 활성화 및 비활성화되는 타이밍이 변화하는 것을 방지한다.

온도 보상 제어 전압 VCTAT은 온도 변화에 따라 전압이 변화한다.

예를 들어, 온도 보상 제어 전압 VCTAT은 온도가 높아짐에 따라 전압이 감소할 수 있다.

전원 센싱부(140)가 생성하는 전원 제어 신호 SADET가 활성화 및 비활성화되는 타이밍은 온도에 따라 영향을 받는다.

도 1에 도시된 블록 다이어그램만 살펴보면, 전원 제어 신호 SADET가 활성화 및 비활성화되는 타이밍은 전원 전압 VPPSA 및 제 1 기준 전압 VREF의 전압 레벨에 의해 정해진다.

하지만 실제 회로에서는 온도 변화에 따라 회로 소자들의 동작 특성이 달라지기 때문에, 온도가 낮아지거나 높아지면 정상적인 온도일 때보다 활성화 및 비활성화되는 타이밍에 딜레이가 발생하게 된다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 전원 센싱부(140)는 온도 보상 제어 전압 VCTAT에 따라 차동 증폭 동작을 제어하기 때문에, 위와 같은 딜레이를 최소화할 수 있게 된다.

전원 센싱부(140)는 활성화 신호 ACTSA에 따라 동작 여부가 결정된다.

예를 들어, 활성화 신호 ACTSA가 활성화되면, 전원 센싱부(140)가 동작을 시작하고, 활성화 신호 ACTSA가 비활성화되면 전원 센싱부(140)가 동작을 종료한다.

전원 발생부(150)는 전원 제어 신호 SADET를 구동하여 전원 전압 VPPSA을 생성한다.

전원 발생부(150)는 복수의 구동 소자를 포함할 수 있다.

전원 발생부(150)의 출력 단자와 접지 단자 사이에는 전하 저장 소자가 연결될 수 있다.

예를 들어, 전하 저장 소자 C1는 커패시터를 포함할 수 있다.

전하 저장 소자 C1는 전원 전압 VPPSA에 대응하는 전하를 저장하였다가 센싱 회로(200)에 공급하는 역할을 한다.

센싱 회로(200)는 전류 센싱부(210), 전달부(220), 셀 어레이(230), 센스 앰프(240) 및 제 2 기준 전압 발생부(250)를 포함한다.

전류 센싱부(210)는 전원 생성 회로(100)로부터 전원 전압 VPPSA을 공급받는다. 전류 센싱부(210)는 전원 전압 VPPSA을 구동하여 센싱 전류를 생성한다. 전류 센싱부(210)는 센싱 전류를 셀 어레이(230)에 인가하고, 셀 어레이(230)의 단위 셀 UC에 포함된 상 변화 저항 소자 PCR의 소자의 상태에 대응하는 센싱 전압 SAI을 생성하여 센스 앰프(240)에 출력한다.

예를 들어, 전류 센싱부(210)가 셀 어레이(230)의 단위 셀 UC에 포함된 상 변화 저항 소자 PCR에 센싱 전류를 인가한다고 가정한다.

상 변화 저항 소자 PCR가 고저항 상태라면, 센싱 전류와 고저항 상태에 대응하는 저항 값에 따라 센싱 전압 SAI이 결정된다. 이 경우 센싱 전압 SAI은 고전압이 된다.

상 변화 저항 소자 PCR가 저저항 상태라면, 센싱 전류와 저저항 상태에 대응하는 저항 값에 따라 센싱 전압 SAI이 결정된다. 이 경우 센싱 전압 SAI은 저전압이 된다.

제 2 기준 전압 발생부(250)는 제 2 기준 전압 VSAREF을 생성한다.

제 2 기준 전압 VSAREF은 센스 앰프(240)로 입력되는 센싱 전압 SAI이 어떤 데이터인지 판별하는 기준이 되는 전압을 나타낸다.

예를 들어, 제 2 기준 전압 VSAREF은 고저항 상태에 대응하는 센싱 전압 SAI과 저저항 상태에 대응하는 센싱 전압 SAI의 중간 값일 수 있다.

센스 앰프(240)는 전류 센싱부(210)로부터 센싱 전압 SAI을 입력받고, 제 2 기준 전압 발생부(250)로부터 제 2 기준 전압 VSAREF을 입력받는다.

센스 앰프(240)는 센싱 전압 SAI과 제 2 기준 전압 VSAREF을 비교하여 데이터를 판별한다. 센스 앰프(240)는 판별한 센싱 데이터 SOB를 상 변화 메모리 장치 내의 다른 회로로 출력한다.

예를 들어, 센스 앰프(240)는 센싱 전압 SAI이 제 2 기준 전압 VSAREF보다 크면, 센싱 데이터 SOB를 데이터“0”으로 판별할 수 있다. 반대로 센스 앰프(240)는 센싱 전압 SAI이 제 2 기준 전압 VSAREF보다 작으면, 센싱 데이터 SOB를 데이터 “1”로 판별할 수 있다.

전류 센싱부(210)는 제 1 클램핑 제어 신호 CLMPRE, 제 2 클램핑 제어 신호 CLMBL, 전류 구동 신호 SAILD 및 전류 프리차지 신호 SAIPRE를 입력받는다. 전류 센싱부(210)는 이 신호들에 의해 동작 타이밍이 제어된다.

셀 어레이(230)는 하나 이상의 단위 셀 UC을 포함한다. 하나 이상의 단위 셀 UC에 대하여 센싱 동작을 수행할 때는 특정 단위 셀 UC에 대하여 선택적으로 센싱 동작이 수행될 수 있다. 전달부(220)는 전류 센싱부(210)와 셀 어레이(230) 사이를 연결한다. 전달부(220)는 셀 어레이(230)의 특정 단위 셀 UC에만 센싱 전류를 인가하도록 할 수 있다.

셀 어레이(230)는 하나 이상의 단위 셀 UC을 포함한다. 각각의 단위 셀 UC은 상 변화 저항 소자 PCR 및 스위칭 소자를 포함할 수 있다. 예를 들어, 스위칭 소자는 다이오드 D일 수 있다.

도 5는 본 발명의 실시예에 따른 상 변화 메모리 장치에서 센싱 회로(200)를 나타낸다.

도 5를 참고하면, 본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 전류 센싱부(210), 전달부(220), 셀 어레이(230), 센스 앰프(240) 및 제 2 기준 전압 발생부(250)를 포함한다.

센싱 회로(200)는 전원 생성 회로(100)로부터 전원 전압 VPPSA을 공급받는다.

센싱 회로(200)의 전류 센싱부(210)는 전원 전압 VPPSA을 사용하여 셀 어레이(230)의 단위 셀 UC에 저장된 데이터를 센싱한다.

전류 센싱부(210)는 전류 구동 신호 SAILD, 전류 프리차지 신호 SAIPRE, 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL를 입력받는다.

전류 센싱부(210)는 이 신호들에 따라 센싱 동작이 제어된다.

전류 센싱부(210)는 PMOS 트랜지스터 P1, PMOS 트랜지스터 P2, PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N1, NMOS 트랜지스터 N2를 포함한다.

PMOS 트랜지스터 P1의 드레인 단자는 전원 생성 회로(100)의 출력 단자와 연결되어 전원 전압 VPPSA이 공급되고, 게이트 단자로는 전류 구동 신호 SAILD가 입력되며, 소스 단자는 전류 센싱부(210)의 출력 단자 및 NMOS 트랜지스터 N1의 드레인 단자와 연결된다.

PMOS 트랜지스터 P2의 드레인 단자는 전원 생성 회로(100)의 출력 단자와 연결되어 전원 전압 VPPSA이 공급되고, 게이트 단자로는 전류 프리차지 신호 SAIPRE가 입력되며, 소스 단자는 전류 센싱부(210)의 출력 단자 및 NMOS 트랜지스터 N1의 드레인 단자와 연결된다.

PMOS 트랜지스터 P1 및 PMOS 트랜지스터 P2는 드레인 단자로 전원 전압 VPPSA이 공급되고, 게이트 단자로 입력되는 각각의 신호에 의하여 전원 전압 VPPSA을 구동하여 NMOS 트랜지스터 N1로 전달하는 역할을 한다.

NMOS 트랜지스터 N1의 드레인 단자는 전류 센싱부(210)의 출력 단자 및 PMOS 트랜지스터 P1 및 PMOS 트랜지스터 P2의 소스 단자와 연결되고, 게이트 단자로는 제 2 클램핑 제어 신호 CLMBL가 입력되며, 소스 단자는 전달부(220)와 연결된다.

NMOS 트랜지스터 N1는 PMOS 트랜지스터 P1 및 PMOS 트랜지스터 P2에 의해 구동된 전원 전압 VPPSA을 제 2 클램핑 제어 신호 CLMBL에 따라 전달부(220)로 전달한다.

PMOS 트랜지스터 P3는 드레인 단자로 전원 전압 VDD이 공급되고, 게이트 단자로 제 2 클램핑 제어 신호 CLMBL가 입력되며, 소스 단자가 NMOS 트랜지스터 N2와 연결된다.

NMOS 트랜지스터 N2는 드레인 단자가 PMOS 트랜지스터 P3의 소스 단자와 연결되고, 게이트 단자로 제 1 클램핑 제어 신호 CLMPRE가 입력되며, 소스 단자가 전달부(220)와 연결된다.

PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N2는 각각 제 2 클램핑 제어 신호 CLMBL 및 제 1 클램핑 제어 신호 CLMPRE에 따라 전원 전압 VDD을 전달부(220)로 전달하는 역할을 한다.

전달부(220)는 전류 센싱부(210)를 통해 입력되는 전원 전압 VPPSA 또는 전원 전압 VDD을 셀 어레이(230)로 전달하는 역할을 한다.

전달부(220)는 하나 이상의 스위칭 소자를 포함할 수 있다(미도시).

예를 들어, 전달부(220)는 전류 센싱부(210)로부터 셀 어레이(230)를 순방향으로 하는 다이오드 소자를 포함할 수 있다.

또한 전달부(220)는 트랜지스터 소자를 포함할 수 있다. 트랜지스터 소자는 드레인 단자가 전류 센싱부(210)와 연결되고, 소스 단자가 셀 어레이(230)에 연결되며, 게이트 단자로 스위칭을 제어하는 신호가 입력될 수 있다.

셀 어레이(230)는 하나 이상의 단위 셀 UC을 포함할 수 있다. 도 5에는 하나의 단위 셀 UC을 대표적으로 도시하였다.

단위 셀 UC은 상 변화 저항 소자 PCR 및 스위칭 소자를 포함할 수 있다. 예를 들어, 스위칭 소자는 다이오드 D 소자일 수 있다.

다이오드 D 소자는 비트라인 BL으로부터 워드라인 WL 방향을 순방향으로 하여 연결될 수 있다.

제 2 기준 전압 발생부(250)는 제 2 기준 전압 VSAREF을 생성하여 센스 앰프(240)에 공급한다.

센스 앰프(240)는 제 2 기준 전압 VSAREF과 전류 센싱부(210)로부터 출력되는 센싱 전압 SAI을 비교하여 센싱 데이터 SOB를 판별한다.

예를 들어, 센싱 전압 SAI이 제 2 기준 전압 VSAREF보다 크면 센싱 데이터 SOB를 데이터 “0”으로 판별하고, 센싱 전압 SAI이 제 2 기준 전압 VSAREF보다 작으면 센싱 데이터 SOB를 데이터 “1”로 판별한다.

도 6은 본 발명의 실시예에 따른 상 변화 메모리 장치에서 센싱 회로(200)의 동작 타이밍을 나타낸다.

도 6을 참고하면, 본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 t1 구간에서 제 1 클램핑 제어 신호 CLMPRE, 제 2 클램핑 제어 신호 CLMBL, 전류 프리차지 신호 SAIPRE은 로우 레벨로 입력되고, 전류 구동 신호 SAILD는 하이 레벨로 입력된다.

이 경우 PMOS 트랜지스터 P1은 턴 오프되고, PMOS 트랜지스터 P2는 턴 온되고, PMOS 트랜지스터 P3은 턴 온되고, NMOS 트랜지스터 N1은 턴 오프되고, NMOS 트랜지스터 N2는 턴 오프된다.

전원 생성 회로(100)에서 공급되는 전원 전압 VPPSA은 PMOS 트랜지스터 P2에 의해 구동되어 센싱 전압 SAI은 전원 전압 VPPSA으로 프리차지 된다. 하지만 NMOS 트랜지스터 N1가 턴 오프되어 전원 전압 VPPSA이 셀 어레이(230)로 공급되지는 못한다.

PMOS 트랜지스터 P3는 턴 온되지만, NMOS 트랜지스터 N2는 턴 오프되므로 전원 전압 VDD이 셀 어레이(230)에 공급되지도 못한다.

이 경우 셀 어레이(230)에 포함된 단위 셀 UC에 흐르는 상 변화 저항 전류 IRGST는 0(A)가 된다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 t2 구간에서 제 1 클램핑 제어 신호 CLMPRE가 로우 레벨에서 하이 레벨로 천이한다. NMOS 트랜지스터 N2가 턴 온된다.

PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N2가 턴 온되면, 전원 전압 VDD이 셀 어레이(230)로 공급된다.

이 경우 전원 전압 VDD에 의해 셀 어레이(230)에 포함된 단위 셀 UC에 상 변화 저항 전류 IRGST가 흐르게 된다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 t3 구간에서 제 2 클램핑 제어 신호 CLMBL가 로우 레벨에서 하이 레벨로 천이한다. PMOS 트랜지스터 P3가 턴 오프되고, NMOS 트랜지스터 N1이 턴 온된다.

PMOS 트랜지스터 P3가 턴 오프되므로, 전원 전압 VDD은 더 이상 셀 어레이(230)에 공급되지 않는다.

NMOS 트랜지스터 N1이 턴 온되므로, PMOS 트랜지스터 P2에 의해 구동된 전원 전압 VPPSA이 셀 어레이(230)에 공급된다.

이 경우 전원 전압 VPPSA에 의해 셀 어레이(230)에 포함된 단위 셀 UC에 상 변화 저항 전류 IRGST가 흐르게 된다.

예를 들어, 전원 전압 VPPSA의 전압 레벨이 전원 전압 VDD의 전압 레벨보다 높다고 가정하면, 상 변화 저항 전류 IRGST의 값은 t2 구간보다 t3 구간에서 더 커지게 된다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 t4 구간에서 제 1 클램핑 제어 신호 CLMPRE가 하이 레벨에서 로우 레벨로 천이하고, 전류 프리차지 신호 SAIPRE가 로우 레벨에서 하이 레벨로 천이하며, 전류 구동 신호 SAILD가 하이 레벨에서 로우 레벨로 천이한다. NMOS 트랜지스터 N2가 턴 오프되고, PMOS 트랜지스터 P2가 턴 오프되며, PMOS 트랜지스터 P1가 턴 온된다.

PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N2가 턴 오프되므로, 전원 전압 VDD은 셀 어레이(230)에 공급되지 않는다. 반면 PMOS 트랜지스터 P2는 턴 오프되지만, PMOS 트랜지스터 P1가 턴 온되므로, PMOS 트랜지스터 P1에 의하여 전원 전압 VPPSA이 구동되어 셀 어레이(230)에 공급된다.

이 경우 전원 전압 VPPSA에 의해 셀 어레이(230)에 포함된 단위 셀 UC에는 상 변화 저항 전류 IRGST가 흐르게 된다.

예를 들어, PMOS 트랜지스터 P1과 PMOS 트랜지스터 P2의 구동 능력이 동일하다고 가정하면, t3 구간과 t4 구간 동안에는 동일한 상 변화 저항 전류 IRGST가 흐르게 된다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 센싱 회로(200)는 t5 구간에서 제 2 클램핑 제어 신호 CLMBL가 하이 레벨에서 로우 레벨로 천이하고, 전류 프리차지 신호 SAIPRE가 하이 레벨에서 로우 레벨로 천이하며, 전류 구동 신호 SAILD가 로우 레벨에서 하이 레벨로 천이한다. 그 결과 PMOS 트랜지스터 P3이 턴 오프되고, NMOS 트랜지스터 N1가 턴 오프되고, PMOS 트랜지스터 P2가 턴 온되고, PMOS 트랜지스터 P1에 턴 오프된다.

NMOS 트랜지스터 N1이 턴 오프되므로, 전류 센싱부(210)로부터 셀 어레이(230)로 더 이상 전원 전압 VPPSA이 공급되지 않는다. PMOS 트랜지스터 P3은 턴 온되지만 NMOS 트랜지스터 N2가 턴 오프된 상태이므로, 전류 센싱부(210)로부터 셀 어레이(230)로 전원 전압 VDD도 공급되지 않는다.

즉 t5 구간에서 셀 어레이(230)에는 전원 전압 VPPSA 또는 전원 전압 VDD이 공급되지 않기 때문에, 상 변화 저항 소자 PCR에 흐르는 상 변화 저항 전류 IRGST가 흐르지 않게 된다.

위 내용으로부터, 셀 어레이(230)에 전원 전압 VPPSA 또는 전원 전압 VDD이 공급되는 구간은 t2 구간부터 t4 구간까지라는 것을 알 수 있다.

다시 말해서 셀 어레이(230)에 전원 전압 VPPSA 또는 전원 전압 VDD이 공급되어 상 변화 저항 전류 IRGST가 흐르는 구간은 t2 구간부터 t4 구간까지이다. 이 구간 동안 상 변화 저항 소자 PCR에 상 변화 저항 전류 IRGST가 흘러 센싱 동작이 이루어지므로, 이 구간을 “센싱 구간”으로 정의할 수 있다.

센싱 구간 동안 상 변화 저항 소자 PCR에 상 변화 저항 전류 IRGST가 흐르면, 상 변화 저항 소자 PCR의 저항 값에 대응하는 센싱 전압 SAI이 전류 센싱부(210)의 출력 단자로 출력된다.

센스 앰프(240)는 센싱 전압 SAI과 제 2 기준 전압 발생부(250)로부터 입력되는 제 2 기준 전압 VSAREF을 비교하여 센싱 데이터 SOB를 판별한다.

또한 센싱 회로(200)에 전원 전압 VPPSA을 공급하는 전원 생성 회로(100)는 센싱 구간 동안에만 전원 전압 VPPSA을 공급하면 된다. 즉 전원 생성 회로(100)는 센싱 구간을 제외한 나머지 구간 동안에는 전원 전압 VPPSA을 공급하더라도 센싱 회로(200)가 전원 전압 VPPSA을 사용하지 않는다. 따라서 센싱 구간을 제외한 나머지 구간 동안에는 전원 전압 VPPSA을 공급하지 않는 것이 소비 전력을 감소시킬 수 있다.

본 발명의 실시예에 따른 상 변화 메모리 장치에서는 센싱 구간 동안 활성화되는 신호를 활성화 신호 ACTSA로 정의한다.

예를 들어, 본 발명의 실시예에 따른 상 변화 메모리 장치의 활성화 신호 ACTSA는 제 1 클램핑 제어 신호 CLMPRE가 로우 레벨에서 하이 레벨로 천이하는 타이밍에 활성화되고, 제 2 클램핑 제어 신호 CLMBL가 하이 레벨에서 로우 레벨로 천이하는 타이밍에 비활성화되도록 생성될 수 있다.

도 7은 본 발명의 실시예에 따른 상 변화 메모리 장치에서 전원 생성 회로(100)에 포함된 활성화 제어부(130)를 나타낸다.

도 7을 참고하면, 활성화 제어부(130)는 전원 센싱부(140)로 활성화 신호 ACTSA를 출력한다.

전원 생성 회로(100)는 활성화 신호 ACTSA에 따라 전원 전압 VPPSA의 생성 여부가 제어된다.

예를 들어, 전원 센싱부(140)는 활성화 신호 ACTSA가 비활성화되어 입력되면, 전원 제어 신호 SADET를 생성지 않는다. 전원 제어 신호 SADET가 생성되지 않으면 전원 발생부(150)는 전원 전압 VPPSA을 생성하지 않는다. 그 결과 전원 생성 회로(100)가 센싱 회로(200)에 전원 전압 VPPSA을 공급하지 않도록 할 수 있다.

활성화 제어부(130)는 본 발명의 실시예에 따른 상 변화 메모리 장치 내부의 다양한 신호들을 조합하여 활성화 신호 ACTSA를 생성할 수 있다.

예를 들어, 활성화 제어부(130)는 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL를 사용하여 활성화 신호 ACTSA를 생성할 수 있다.

활성화 제어부(130)는 논리 소자 NOR 및 인버터 INV1를 포함할 수 있다.

논리 소자 NOR는 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL를 입력받아 노아(NOR) 논리 연산을 수행한다.

인버터 INV1는 논리 소자 NOR로부터 출력된 신호를 반전하여 구동한다.

도 5를 다시 참고하면, t1 구간에서 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL가 모두 로우 레벨로 입력될 때, 논리 소자 NOR는 이들 신호를 노아 연산하여 하이 레벨의 신호를 출력한다. 인버터 INV1는 하이 레벨의 신호를 반전하여 로우 레벨로 구동한다. 그 결과 활성화 신호 ACTSA는 로우 레벨이 된다.

t2 구간에서 제 1 클램핑 제어 신호 CLMPRE가 하이 레벨로 입력되고 제 2 클램핑 제어 신호 CLMBL가 로우 레벨로 입력될 때, 논리 소자 NOR는 이들 신호를 논리 연산하여 로우 레벨의 신호를 출력한다. 인버터 INV1는 로우 레벨의 신호를 반전하여 하이 레벨로 구동한다. 그 결과 활성화 신호 ACTSA는 하이 레벨이 된다.

t3 구간에서 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL가 하이 레벨로 입력될 때, 논리 소자 NOR는 이들 신호를 논리 연산하여 로우 레벨의 신호를 출력한다. 인버터 INV1는 로우 레벨의 신호를 반전하여 하이 레벨로 구동한다. 그 결과 활성화 신호 ACTSA는 하이 레벨이 된다.

t4 구간에서 제 1 클램핑 제어 신호 CLMPRE가 로우 레벨로 입력되고 제 2 클램핑 제어 신호 CLMBL가 하이 레벨로 입력될 때, 논리 소자 NOR는 이들 신호를 논리 연산하여 로우 레벨의 신호를 출력한다. 인버터 INV1는 로우 레벨의 신호를 반전하여 하이 레벨로 구동한다. 그 결과 활성화 신호 ACTSA는 하이 레벨이 된다.

t5 구간에서 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL가 로우 레벨로 입력될 때, 논리 소자 NOR는 이들 신호를 논리 연산하여 하이 레벨의 신호를 출력한다. 인버터 INV1는 하이 레벨의 신호를 반전하여 로우 레벨로 구동한다. 그 결과 활성화 신호 ACTSA는 로우 레벨이 된다.

이처럼 활성화 제어부(130)는 제 1 클램핑 제어 신호 CLMPRE 및 제 2 클램핑 제어 신호 CLMBL로부터 센싱 구간(t2 구간부터 t4 구간까지) 동안만 활성화되는 활성화 신호 ACTSA를 생성할 수 있다.

도 8은 본 발명의 실시예에 따른 상 변화 메모리 장치의 전원 생성 회로(100)에 포함된 전원 센싱부(140)의 회로도이다.

도 8을 참고하면, 전원 센싱부(140)는 비교 전압 제공부(141), 차동 증폭부(142) 및 센싱 신호 출력부(143)를 포함한다.

전원 센싱부(140)는 전원 발생부(150)로부터 출력되는 전원 전압 VPPSA이 피드백되어 입력되고, 입력 제어 신호 INL1~INT3가 입력되며, 활성화 신호 ACTSA, 온도 보상 제어 전압 VCTAT 및 제 1 기준 전압 VREF이 입력된다.

비교 전압 제공부(141)는 하나 이상의 MOS 트랜지스터를 포함할 수 있다.

예를 들어, 도 8에는 NMOS 트랜지스터 N8~N10이 도시되었지만, PMOS 트랜지스터가 사용될 수도 있고, NMOS 트랜지스터의 개수도 변경 가능하다.

도 8을 참고하면, 비교 전압 제공부(141)는 NMOS 트랜지스터 N8~N10를 포함한다.

NMOS 트랜지스터 N8~N10는 직렬로 연결되고, 각각의 게이트 단자로 입력 제어 신호 INL1~INT3가 입력된다.

비교 전압 제공부(141)는 NMOS 트랜지스터 N8~N10의 게이트 단자로 입력되는 입력 제어 신호 INL1~INT3의 전압 레벨에 따라 출력되는 비교 전압 DET의 전압 레벨이 결정된다.

예를 들어, 입력 제어 신호 INL1~INT2의 전압 레벨이 높으면 전원 전압 VPPSA이 충분히 공급되므로 비교 전압 DET의 전압 레벨이 높아질 수 있다. 입력 제어 신호 INL3의 전압 레벨이 높으면 접지 전압 단자로 전류가 흐르게 되므로 비교 전압 DET의 전압 레벨이 낮아질 수 있다.

차동 증폭부(142)는 비교 전압 제공부(141)로부터 제공된 비교 전압 DET과 제 1 기준 전압 발생부(120)로부터 제공된 제 1 기준 전압 VREF을 입력받고, 이들을 차동 증폭한다.

또한 차동 증폭부(142)는 활성화 신호 ACTSA 및 온도 보상 제어 전압 VCTAT을 입력받고, 이 신호들에 따라 동작 타이밍이 제어된다.

차동 증폭부(142)는 NMOS 트랜지스터 N3,N4의 게이트 단자로 각각 비교 전압 DET 및 제 1 기준 전압 VREF이 입력된다. 차동 증폭부(142)는 NMOS 트랜지스터 N6의 게이트 단자로 온도 보상 제어 전압 VCTAT이 입력된다. 차동 증폭부(142)는 NMOS 트랜지스터 N7의 게이트 단자로 활성화 신호 ACTSA가 입력된다.

차동 증폭부(142)는 NMOS 트랜지스터 N3,N4의 소스 단자와 NMOS 트랜지스터 N6의 드레인 단자가 연결된다. 그리고 NMOS 트랜지스터 N6의 소스 단자는 NMOS 트랜지스터 N7의 드레인 단자와 연결된다. NMOS 트랜지스터 N7의 소스 단자는 접지 전압 단자와 연결된다.

온도 보상 제어 전압 VCTAT의 전압 레벨에 의해 차동 증폭부(142)의 출력 단자로 출력되는 센싱 신호 DETCM의 전압 레벨이 제어된다.

예를 들어, 온도 보상 제어 전압 VCTAT의 전압 레벨이 낮아지면 센싱 신호 DETCM의 전압 레벨이 높아질 수 있다.

활성화 신호 ACTSA의 전압 레벨에 의해 차동 증폭부(142)의 출력 단자로 출력되는 센싱 신호 DETCM의 전압 레벨이 제어된다.

예를 들어, 활성화 신호 ACTSA가 활성화되어 NMOS 트랜지스터 N7가 턴 온되면, 차동 증폭부(142)는 증폭 동작을 수행하여 센싱 신호 DETCM를 출력한다.

반면 활성화 신호 ACTSA가 비활성화되어 NMOS 트랜지스터 N7가 턴 오프되면, 차동 증폭부(142)는 증폭 동작을 중단한다. 증폭 동작이 수행되지 않으면 센싱 신호 DETCM의 전압 레벨이 0(V)로 출력되므로, 전원 제어 신호 SADET 및 전원 전압 VPPSA이 모두 생성되지 않게 된다.

센싱 신호 출력부(143)는 센싱 신호 DETCM를 구동하여 전원 제어 신호 SADET를 출력한다.

센싱 신호 출력부(143)는 하나 이상의 MOS 트랜지스터를 포함할 수 있다.

예를 들어, 도 8을 참고하면 센싱 신호 출력부(143)는 PMOS 트랜지스터 P6,P7 및 NMOS 트랜지스터 N11,N12를 포함할 수 있다.

추가적으로, 센싱 신호 출력부(143)는 인버터 INV2를 포함할 수 있다.

센싱 신호 출력부(143)의 PMOS 트랜지스터 P6는 드레인 단자가 전원 전압 VDD이 공급되는 단자에 연결되고, 게이트 단자는 접지 전압 단자에 연결되며, 소스 단자는 PMOS 트랜지스터 P7의 드레인 단자에 연결된다.

PMOS 트랜지스터 P7의 게이트 단자가 접지 전압 단자에 연결되므로, PMOS 트랜지스터 P6은 전원 전압 VDD을 구동하여 PMOS 트랜지스터 P7의 드레인 단자에 제공한다.

PMOS 트랜지스터 P7은 드레인 단자로 PMOS 트랜지스터 P6에 의해 구동된 전원 전압 VDD이 공급되고, 게이트 단자로 센싱 신호 DETCM이 입력되며, 소스 단자는 NMOS 트랜지스터 N11의 드레인 단자에 연결된다.

NMOS 트랜지스터 N12는 드레인 단자가 NMOS 트랜지스터 N11의 소스 단자와 연결되고, 게이트 단자로 전원 전압 VDD이 공급되며, 소스 단자는 접지 전압 단자에 연결된다.

NMOS 트랜지스터 N12는 게이트 단자로 공급되는 전원 전압 VDD에 의해 구동되어, NMOS 트랜지스터 N12의 드레인 단자로부터 소스 단자로 전류를 통과시킨다.

센싱 신호 출력부(143)는 센싱 신호 DETCM가 하이 레벨로 입력되면 PMOS 트랜지스터 P7이 턴 오프되고, NMOS 트랜지스터 N11이 턴 온된다. 이 경우 NMOS 트랜지스터 N12에 의해 전류가 접지 전압 단자로 흘러버리기 때문에, NMOS 트랜지스터 N11의 드레인 단자는 접지 전압 레벨, 즉 로우 레벨이 된다. 인버터 INV2는 로우 레벨의 신호를 반전 구동하여 전원 제어 신호 SADET를 하이 레벨로 출력한다.

반면 센싱 신호 출력부(143)는 센싱 신호 DETCM가 로우 레벨로 입력되면 PMOS 트랜지스터 P7이 턴 온되고, NMOS 트랜지스터 N11이 턴 오프된다. 이 경우 PMOS 트랜지스터 P6에 의해 전원 전압 VDD이 공급되기 때문에, PMOS 트랜지스터 P7의 소스 단자는 하이 레벨이 된다. 인버터 INV2는 하이 레벨의 신호를 반전 구동하여 전원 제어 신호 SADET를 로우 레벨로 출력한다.

전원 발생부(150)는 전원 제어 신호 SADET에 따라 전원 전압 VPPSA을 생성한다.

도 9는 본 발명의 실시예에 따른 상 변화 메모리 장치의 온도 보상 제어 전압 VCTAT을 나타낸다.

도 9를 참고하면, 본 발명의 실시예에 따른 상 변화 메모리 장치의 온도 변화 보상 전압 생성부(110)는 온도 보상 제어 전압 VCTAT이 온도가 증가하면서 전압이 감소하도록 생성한다.

본 발명의 실시예에 따른 상 변화 메모리 장치의 온도 변화 보상 전압 생성부(110)에는 온도가 증가하면서 전압이 감소하도록 하는 회로는 다양한 회로가 사용될 수 있다.

도 10는 본 발명의 실시예에 따른 상 변화 메모리 장치에서 온도 보상 제어 전압 VCTAT에 따른 전원 제어 신호 SADET의 변화를 나타내는 동작 타이밍도이다.

도 10에는, 종래 기술에 따라 온도 보상 제어 전압 VCTAT을 사용하지 않고 전원 제어 신호 SADET를 생성하는 경우와 본 발명의 실시예에 따른 상 변화 메모리 장치의 온도 보상 제어 전압 VCTAT을 사용하여 전원 제어 신호 SADET를 생성하는 경우를 비교하여 도시하였다.

도 10을 참고하면, T0 타이밍에 활성화 신호 ACTSA가 활성화되면, 전원 센싱부(140)가 증폭 동 작을 시작한다.

종래 기술에 따라 온도 보상 제어 전압 VCTAT을 사용하지 않는 경우, 상 변화 메모리 장치의 전원 센싱부(140)는 다음과 같이 전원 제어 신호 SADET의 활성화 타이밍을 제어한다.

(1) 섭씨 25도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 T3 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다.

(2) 섭씨 영하 40도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 섭씨 25도의 경우보다 G1만큼 빠른 T1 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다.

(3) 섭씨 125도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 섭씨 25도의 경우보다 G2만큼 늦은 T5 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다.

이상적으로는, 온도 보상 제어 전압 VCTAT은 온도 변화에 관계없이 일정한 타이밍에 활성화되는 것이 바람직하다.

예를 들어, 온도 보상 제어 전압 VCTAT은 섭씨 영하 40도, 섭씨 25도 및 섭씨 125도에서 모두 T3 타이밍에 활성화되는 것이 바람직하다.

본 발명의 실시예에 따라 온도 보상 제어 전압 VCTAT을 사용하는 경우, 도 8을 다시 참고하면, 전원 센싱부(140)의 차동 증폭부(142)는 온도가 증가할수록 NMOS 트랜지스터 N6의 게이트 단자로 입력되는 온도 보상 제어 전압 VCTAT의 전압 레벨이 낮아진다. 이 경우 NMOS 트랜지스터 N3,N4의 공통 소스 단자의 전압 레벨은 온도가 증가함에 따라 천천히 떨어지게 된다.

즉 본 발명의 실시예에 따른 상 변화 메모리 장치는 온도가 증가함에 따라 전원 제어 신호 SADET가 둔감하게 반응하도록 제어함으로써, 온도 변화에 따른 전원 제어 신호 SADET의 변화 폭을 최소화하는 장점이 있다.

구체적으로, 본 발명의 실시예에 따른 상 변화 메모리 장치의 전원 센싱부(140)는 다음과 같이 전원 제어 신호 SADET의 활성화 타이밍을 제어한다.

(1) 섭씨 25도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 T3 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다. 상온에서는 종래 기술에 따른 상 변화 메모리 장치와 본 발명의 실시예에 따른 상 변화 메모리 장치의 전원 제어 신호 SADET가 활성화되는 타이밍에 차이가 없다.

(2) 섭씨 영하 40도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 섭씨 25도의 경우보다 G3만큼 빠른 T2 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다.

(3) 섭씨 125도에서, 상 변화 메모리 장치의 전원 센싱부(140)는 섭씨 25도의 경우보다 G4만큼 늦은 T4 타이밍에 전원 제어 신호 SADET가 활성화되도록 제어한다.

그 결과 본 발명의 실시예에 따른 상 변화 메모리 장치는 종래 기술에 비하여 섭씨 영하 40도에서는 D1 만큼의 지연을 줄일 수 있고, 섭씨 125도에서는 D2 만큼의 지연을 줄일 수 있게 된다.

100 : 전원 생성 회로
110 : 온도 변화 보상 전압 생성부
120 : 제 1 기준 전압 발생부
130 : 활성화 제어부
140 : 전원 센싱부
141 : 비교 전압 제공부
142 : 차동 증폭부
143 : 센싱 신호 출력부
150 : 전원 발생부
200 : 내부 회로
210 : 전류 센싱부
220 : 전달부
230 : 셀 어레이
240 : 센스 앰프
250 : 제 2 기준 전압 발생부
CLMBL : 클램핑 제어 신호
CLMPRE : 클램핑 프리차지 제어 신호
SAILD : 전류 구동 신호
SAIPRE : 전류 프리차지 신호
INL : 입력 제어 신호
VCTAT : 온도 보상 제어 신호
VREF : 제 1 기준 전압
VSAREF : 제 2 기준 전압
ACTSA : 활성화 신호
DETCM : 감지 신호
SADET : 전원 제어 신호
VPPSA : 고전원 전압
VDD : 전원 전압
SAI : 센싱 전압
SOB : 센싱 데이터
BL : 비트라인
WL : 워드라인
PCR : 상 변화 저항 소자
D : 다이오드
UC : 단위 셀

Claims

하나 이상의 단위 셀을 포함하는 셀 어레이;
상기 단위 셀에 저장된 데이터를 센싱하는 전류 센싱부; 및
상기 전류 센싱부에 전원 전압을 공급하는 전원 생성 회로를 포함하고,
상기 전원 생성 회로는 상기 전류 센싱부가 센싱 동작을 수행하는 동안 활성화되고, 온도 변화에 따라 상기 전원 전압이 활성화 및 비활성화되는 타이밍을 제어하는 것을 특징으로 하는 상 변화 메모리 장치.
삭제
청구항 1에 있어서,
상기 전원 생성 회로는
상기 전원 전압을 감지하여 전원 제어 신호를 생성하는 전원 센싱부; 및
상기 전원 제어 신호에 따라 상기 전원 전압을 제어하는 전원 발생부를 포함하는 상 변화 메모리 장치.
청구항 3에 있어서,
상기 전원 생성 회로는
온도 변화에 따라 전압 레벨이 변화하는 온도 변화 보상 전압을 생성하는 온도 변화 전압 생성부를 더 포함하는 상 변화 메모리 장치.
청구항 4에 있어서,
상기 전원 센싱부는
상기 온도 변화 보상 전압에 따라 상기 전원 제어 신호를 제어하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 5에 있어서,
상기 온도 변화 전압 생성부는
온도가 상승함에 따라 상기 온도 변화 보상 전압의 전압 레벨이 감소하도록 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 4에 있어서,
상기 전원 생성 회로는
상기 온도 변화 보상 전압의 레벨을 판별하기 위한 제 1 기준 전압을 생성하여 상기 전원 센싱부에 출력하는 제 1 기준 전압 발생부를 더 포함하는 상 변화 메모리 장치.
청구항 7에 있어서,
상기 전원 센싱부는
상기 제 1 기준 전압과 상기 전원 전압을 차동 증폭하여 상기 전원 제어 신호를 생성하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 8에 있어서,
상기 전원 센싱부는
상기 전원 전압을 입력받아 전압 분배하는 전압 분배부;
상기 분배된 전원 전압과 상기 제 1 기준 전압을 차동 증폭하여 센싱 신호를 생성하는 센싱부; 및
상기 센싱 신호를 구동하여 상기 전원 제어 신호를 생성하는 출력 구동부를 포함하는 상 변화 메모리 장치.
청구항 9에 있어서,
상기 전압 분배부는
상기 전원 전압이 입력되는 단자와 접지 전압 단자 사이에 직렬 연결된 복수의 저항성 소자를 포함하는 상 변화 메모리 장치.
청구항 10에 있어서,
상기 복수의 저항성 소자는
MOS 트랜지스터이고,
상기 MOS 트랜지스터의 게이트 단자로 입력되는 입력 제어 신호에 의해 상기 전원 전압의 분배를 제어하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 1에 있어서,
상기 전원 생성 회로는
상기 전류 센싱부가 센싱 동작을 수행하는 동안 활성화되는 활성화 신호를 생성하는 활성화 제어부를 더 포함하는 상 변화 메모리 장치.
청구항 12에 있어서,
상기 단위 셀은
상 변화 저항 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 13에 있어서,
상기 전류 센싱부는
상기 상 변화 저항 소자에 센싱 전류를 인가하여 센싱 전압을 센싱하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 14에 있어서,
상기 전류 센싱부는
제 1 클램핑 제어 신호에 의해 상기 상 변화 저항 소자에 상기 센싱 전류의 공급을 시작하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 15에 있어서,
상기 전류 센싱부는
제 2 클램핑 제어 신호에 의해 상기 상 변화 저항 소자에 상기 센싱 전류의 공급을 종료하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 16에 있어서,
상기 활성화 제어부는
상기 제 1 클램핑 제어 신호 및 상기 제 2 클램핑 제어 신호에 따라 상기 활성화 신호를 생성하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 17에 있어서,
상기 활성화 신호는
상기 제 1 클램핑 제어 신호에 의해 상기 센싱 전류의 공급이 시작되는 시점부터 상기 제 2 클램핑 제어 신호에 의해 상기 센싱 전류의 공급이 종료되는 시점까지 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 3에 있어서,
상기 전원 생성 회로는
상기 전원 발생부의 출력 단자에 상기 전원 전압을 저장하기 위한 전하 저장 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 13에 있어서,
상기 단위 셀은
스위칭 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
청구항 17에 있어서,
상기 활성화 제어부는
상기 제 1 클램핑 제어 신호 및 상기 제 2 클램핑 제어 신호를 입력받아 연산하는 논리 소자; 및
상기 논리 소자의 출력을 구동하는 구동 소자를 더 포함하는 상 변화 메모리 장치.
청구항 21에 있어서,
상기 논리 소자는 노아(NOR) 소자인 것을 특징으로 하는 상 변화 메모리 장치.
청구항 21에 있어서,
상기 구동 소자는 인버터인 것을 특징으로 하는 상 변화 메모리 장치.
청구항 14에 있어서,
상기 센싱 전압의 레벨을 판별하기 위한 제 2 기준 전압을 생성하는 제 2 기준 전압 발생부; 및
상기 제 2 기준 전압과 상기 센싱 전압을 비교하여 센싱 데이터를 판별하는 센스앰프를 더 포함하는 상 변화 메모리 장치.
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