JP2017147009A - 磁気抵抗変化型記憶装置及びそのアクセス方法 - Google Patents

Abstract

【課題】ワードライン立ち下がり遅れによる誤書き込みを防止する。【解決手段】磁気抵抗変化型記憶装置１０００は、磁気トンネル接合素子１１，１２を備えるメモリセルＭＣのマトリクスを有する。制御部４０は、書き込みクロック信号ＷＣＬＫの立ち上がりに応答し、行デコーダ２０を制御して、選択中のワードラインＷＬの電圧を非アクティブレベルに設定する。制御部４０は、所定の期間ＴＷＬＦが経過して、そのワードラインＷＬの電圧が非アクティブレベルに達した後、列デコーダ３０と協働して、次に選択するメモリセルＭＣに接続されたビットラインＢＬ，／ＢＬに書き込みデータＥＤに対応する電圧を印加する。さらに、行デコーダ２０を制御して、次に選択するメモリセルＭＣに接続されているワードラインＷＬをアクティブレベルとする。【選択図】図１

Description

この発明は、磁気抵抗変化型記憶装置及びそのアクセス方法に関する。

高速性と高書き換え耐性を有する次世代不揮発メモリとして、抵抗変化型の記憶素子である磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ素子：ＭＴＪ素子）を使用したメモリが注目されている。

ＭＴＪ素子を使用したメモリセルの構成として、２個のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)と２個のＭＴＪ素子とを組み合わせた２Ｔ２ＭＴＪ構成が知られている。２Ｔ２ＭＴＪのセル構成は、２個のＭＴＪ素子が高抵抗状態と低抵抗状態とを相補的に保持するようにし、１ビットの情報を記憶させる。記憶データを書き換えるため、２個のＭＴＪ素子に電流を流し、それぞれの抵抗状態を反転させる。

２Ｔ２ＭＴＪ構成のメモリセルを使用したＭＲＡＭ（Magnetoresistive Random Access Memory）は、マトリクス状に配置された複数のメモリセルと、同一行のメモリセルに接続されたワードラインと、同一列のメモリセルに接続された一対のビットラインと、同一列又は同一行のメモリセルに接続された一対のソースラインとを含む。メモリセルを構成する一方のＭＴＪ素子はビットラインとソースラインのそれぞれの一方に接続され、メモリセルを構成する他方のＭＴＪ素子はビットラインとソースラインのそれぞれの他方に接続される。メモリセルへのデータの書き込みは、メモリセルを構成するＭＴＪ素子に接続されたビットラインとソースラインとに電位差を与えてＭＴＪ素子に電流を流し、ＭＴＪ素子の抵抗状態（高抵抗または低抵抗）を変えて、２個のＭＴＪ素子の抵抗状態を相補的に制御することで行う。

高集積化の観点からメモリセルの専有面積は小さいことが望ましい。メモリセルの専有面積を縮小するため、複数のＭＴＪ素子がソースラインを共有する構成が知られている。例えば、特許文献１には、２Ｔ２ＭＴＪのセル構成において、２個のＭＴＪ素子がソースラインを共有する構成が開示されている。

特開２０１１−１９２３４５号公報

特許文献１に開示されたＭＲＡＭの書き込み動作を説明する。

図２４（ａ）に示すように、左側のＭＴＪ素子Ｍｒｔが高抵抗状態で、右側のＭＴＪ素子Ｍｒｎが低抵抗状態である場合を‘１’、図２４（ｄ）に示すように、左側のＭＴＪ素子Ｍｒｔが低抵抗状態で、右側のＭＴＪ素子Ｍｒｎが高抵抗状態である場合を‘０’、に対応付けることとする。なお、選択トランジスタＴｒ１とＴｒ２は、ＮチャンネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。

メモリセルに‘１’を書き込む場合は、図２４（ｂ）に示すように、ワードラインＷＬをハイレベルにして、選択用トランジスタＴｒ１、Ｔｒ２をオンする。さらに、書き込みデータ‘１’に対応して、ビットラインＢＬをハイレベル、ビットライン／ＢＬをローレベルにし、１書き込みサイクルの前半の期間Ｔ１ではソースラインＳＬをハイレベルにし、後半の期間Ｔ２ではソースラインＳＬをローレベルにする。

これにより、図２４（ｂ）、（ｃ）に示すように、期間Ｔ１に、ハイレベルのソースラインＳＬから、ＭＴＪ素子Ｍｒｎと選択トランジスタＴｒ２とを介して、ローレベルのビットラインライン／ＢＬに電流Ｉ１が流れ、ＭＴＪ素子Ｍｒｎが低抵抗状態に変化する。続いて、期間Ｔ２に、ハイレベルのビットラインＢＬから、選択トランジスタＴｒ１とＭＴＪ素子Ｍｒｔとを介して、ローレベルのソースラインＳＬに電流Ｉ２が流れ、ＭＴＪ素子Ｍｒｔを高抵抗状態に変化する。このようにして、ビットデータ‘１’がメモリセルに書き込まれる。

また、メモリセルに‘０’を書き込む場合は、図２４（ｅ）に示すように、ワードラインＷＬをハイレベルにして、選択用トランジスタＴｒ１、Ｔｒ２をオンする。さらに、書き込みデータ‘０’に対応して、ビットラインＢＬをローレベル、ビットライン／ＢＬをハイレベルにし、期間Ｔ１ではソースラインＳＬをハイレベルにし、期間Ｔ２ではソースラインＳＬをローレベルにする。

これにより、図２４（ｆ）に示すように、期間Ｔ１に、ハイレベルのソースラインＳＬから、ＭＴＪ素子Ｍｒｔと選択トランジスタＴｒ１とを介してローレベルのビットラインＢＬに電流Ｉ１が流れ、ＭＴＪ素子Ｍｒｔが低抵抗状態に変化する。続いて、期間Ｔ２に、ハイレベルのビットライン／ＢＬから、選択トランジスタＴｒ２とＭＴＪ素子Ｍｒｎとを介して、ローレベルのソースラインＳＬに電流Ｉ２が流れ、ＭＴＪ素子Ｍｒｎが高抵抗状態に変化する。このようにして、ビットデータ‘０’がメモリセルに書き込まれる。

ワードラインＷＬの電圧レベルの切り替わりタイミングと、ビットラインＢＬ、／ＢＬの電圧レベルの切り替わりタイミングと、は、一般的には、同期していることが望ましい。しかし、実際には、寄生容量等の影響により、ワードラインＷＬの電圧レベルの切り替わりタイミングが、ビットラインＢＬ、／ＢＬの電圧レベルの切り替わりタイミングよりも遅れることがある。この遅れが大きくなると、誤書き込みが発生するおそれがある。
この点を、図２５と図２６を参照してより詳細に説明する。
まず、図２５に示すように、同一のビットラインの対ＢＬ，／ＢＬ、ソースラインＳＬに接続されたメモリセルＭＣ０とＭＣ１に、’１’と’０’を、順番に書き込むことを想定する。

図２６に示すように、まず、メモリセルＭＣ０にデータ’１’を書き込むため、ワードラインＷＬ０をハイレベルにし、ビットラインＢＬをハイレベルに、ビットライン／ＢＬをローレベルにし、期間Ｔ１で、ソースラインＳＬをハイレベルし、期間Ｔ２で、ソースラインＳＬをローレベルにする。これにより、期間Ｔ１でＭＴＪ素子Ｍｒｎが低抵抗状態（図では’Ｐ’）、期間Ｔ２でＭＴＪ素子Ｍｒｔが高抵抗状態（図では’Ａ’）になり、図２４（ｃ）を参照して説明したように、メモリセルＭＣ０にデータ’１’が書き込まれる。

続いて、メモリセルＭＣ１にデータ’０’を書き込むため、ビットラインＢＬをローレベルに、ビットライン／ＢＬをハイレベルにする。
ただし、ワードラインＷＬの電圧の低下が遅れるため、ワードラインＷＬ０はハイレベルのままである。

続いて、ソースラインＳＬがハイレベルになると、ビットラインＢＬがローレベル、ソースラインＳＬがハイレベルであるため、図２４（ｆ）を参照して説明したように、メモリセルＭＣ０のＭＴＪ素子Ｍｒｔに、前サイクルで供給された書き込み電流とは逆方向の書き込み電流が流れてしまう。この逆方向書き込み電流が閾値を超えると、メモリセルＭＣ０のＭＴＪ素子Ｍｒｔは低抵抗状態に変化してしまう。

その後、ワードラインＷＬ０がローレベルに変化して、ワードラインＷＬ１がハイレベルになり、メモリセルＭＣ０の記憶状態は確定し、メモリセルＭＣ１への書き込み処理が開始する。
この場合、メモリセルＭＣ０では、ＭＴＪ素子ＭｒｔとＭｒｎが共に低抵抗（Ｐ）状態なっており、記憶データが未定義（不定）状態になってしまう。

このように、従来のソースライン共用型の２Ｔ２ＭＴＪ構成のメモリ装置は、ワードラインの駆動遅れにより、各メモリセルの記憶データが、直後に選択されたメモリセルの書き込みデータの影響で、誤ったものとなるおそれがあった。このため、正しいデータを安定して書き込むことが困難であった。この問題は、ＳＴＴ−ＭＲＡＭの記憶容量の増大と高速化に伴って、より大きな課題となる。

同様の問題は、２Ｔ２ＭＴＪ構成以外の磁気抵抗変化型の記憶装置、あるいは、ソースライン共用型以外の磁気抵抗変化型の記憶装置にも共通に存在する。

本発明は、上記実情に鑑みてなされたものであり、誤記憶の起こりにくい磁気抵抗変化型記憶装置とそのアクセス方法を提供することを目的とする。

上記目的を達成するために、本発明の磁気抵抗変化型記憶装置は、
磁気トンネル接合素子を備えるメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルに共通に接続されたワードラインと、
同一列の前記メモリセルに共通に接続されたビットラインと、
ワードラインの電圧をアクティブレベルに設定することにより、書き込み対象のメモリセルを選択する行選択手段と、
前記ビットラインに電圧を印加して、アクティブレベルに設定されたワードラインに接続されたメモリセルに電流を流すことにより、前記磁気トンネル接合素子の抵抗状態を設定して、該メモリセルにデータを書き込む書込手段と、
を備え、
前記行選択手段は、書き込みトリガ信号に応答し、現在選択している前記ワードラインの電圧を非アクティブレベルに設定し、
前記書込手段は、選択状態にあったワードラインの電圧が非アクティブレベルに達した以降のタイミングで、次の書き込み対象のメモリセルに接続された前記ビットラインに、書き込みデータに対応する電圧を印加する。

また、本発明の磁気抵抗変化型記憶装置のアクセス方法は、
磁気トンネル接合素子を備えるメモリセルがマトリクス状に配置されたメモリセルと、
同一行の前記メモリセルに共通に接続されたワードラインと、
同一列の前記メモリセルに共通に接続されたビットラインと、
を備える磁気抵抗変化型記憶装置のアクセス方法であって、
選択中の前記ワードラインの電圧を非アクティブレベルに切り替え、ワードラインの電圧が非アクティブレベルに達した後で、次に選択するメモリセルに接続された前記ビットラインに書き込みデータに対応する電圧を印加する。

本発明によれば、直前に選択されていたメモリセルに接続されているワードラインが非アクティブレベルとなってから、次の書き込みデータに対応する電圧をビットラインに印加する。このため、直前に選択されていたメモリセルと次に選択されるメモリセルとが同一のビットラインに接続されているとしても、次の書き込みデータが、直前に選択されていたメモリセルに誤って書き込まれることはない。従って、誤書き込みを防止することができる。

本発明の実施の形態１に係るＳＴＴ−ＭＲＡＭの回路構成を示す図である。 図１に示す行デコーダのドライブ段の回路の回路図である。 （ａ）〜（ｍ）は、メモリセルへの書き込みのタイミングチャートである。 図１に示す制御部の回路構成を示す図である。 実施の形態１の変形例に係る制御部の回路構成を示す図である。 実施の形態２に係るＳＴＴ−ＭＲＡＭの回路構成を示す図である。 （ａ）、（ｂ）は、それぞれ、ダミーセルの構成の例を示す図である。 実施の形態２に係る制御部の回路構成を示す図である。 （ａ）〜（ｉ）は、実施の形態３に係るＳＳＴ−ＭＲＡＭの書き込み動作のタイミングチャートの例を示す図である。 （ａ）〜（ｆ）は、実施の形態３の変形例のタイミングチャートである。 図１０に示すタイミングチャートを実現するための制御部の構成図である。 （ａ）〜（ｃ）は、実施の形態４に係るＳＴＴ−ＭＲＡＭの書き込み動作のタイミングチャートであり、ハイレベル期間とローレベル期間とが異なるタイプのソース信号を使用する際のタイミングチャートである。（ｄ）は、（ｂ）と（ｃ）に示すソース信号を生成する回路の例を示す。 （ａ）〜（ｃ）は、１書き込みサイクル期間の前半にソース信号をローレベルとし、後半にハイレベルとする実施の形態のタイミングチャートである。 （ａ）〜（ｆ）は、２相クロックを使用する実施の形態５に係るＳＴＴ−ＭＲＡＭの書き込み動作のタイミングチャートである。 図１４（ａ）、（ｂ）に示す２相クロックを生成する回路の回路図である。 （ａ）〜（ｈ）は、３相クロックを使用するＳＴＴ−ＭＲＡＭの書き込み動作のタイミングチャートである。 図１６（ａ）〜（ｃ）に示す３相クロックを生成する回路の回路図である。 グローバルソースラインに印加する信号を生成する回路の回路図である。 実施の形態７に係る読み出し用の構成を備えたＳＴＴ−ＭＲＡＭの回路構成を示す図である。 （ａ）〜（ｈ）は、図１９に示すＳＴＴ−ＭＲＡＭの書き込みモードから読み出しモードに遷移する際のタイミングチャートである。 実施の形態８に係るＳＴＴ−ＭＲＡＭの回路構成を示す図である。 （ａ）〜（ｋ）は、図２１に示すＳＴＴ−ＭＲＡＭの書き込み動作のタイミングチャートである。 図２１に示す制御部の回路構成を示す図である。 （ａ）〜（ｆ）は、ソースラインを共有する構成におけるメモリセルへの書き込み動作を説明するための図である。 ソースラインを共有するメモリセルを備えるＳＴＴ−ＭＲＡＭの構成例を示す図である。 ワードラインとビットラインの立ち上がりのタイミングのずれによる書き込み誤動作を説明するための図である。

以下、磁気抵抗変化型の半導体記憶装置としてＳＴＴ−ＭＲＡＭ（Spin Transfer Torque- Magnetoresistive Random Access Memory）を例にあげ、本発明の実施の形態を説明する。

（実施の形態１）
図１から図３を参照しながら実施の形態１に係るＳＴＴ−ＭＲＡＭを説明する。
実施の形態１に係るＳＴＴ−ＭＲＡＭ１０００は、２Ｔ２ＭＴＪ構成を採用し、メモリセルに含まれる２個の磁気トンネル接合素子（以下、ＭＴＪ素子）が１本のソースラインを共有する構成を有する。ＳＴＴ−ＭＲＡＭ１０００は、メモリセルに誤ったデータが書き込まれる事態の発生を防止するため、データ書き込み中のメモリセルに接続されたアクティブ状態にあるワードラインを非アクティブ状態にしてから、次の書き込み対象のメモリセルに接続されたビットラインに書き込みデータに対応する電圧を印加し、また、次の書き込み対象のメモリセルに接続されたワードラインをアクティブ状態に切り替える。

以下の説明では、理解を容易にするため、信号のハイレベルをアクティブレベルとする。

実施の形態１に係るＳＴＴ−ＭＲＡＭ１０００は、図１に示すように、ｍ行ｎ列（ｍは２以上の自然数、ｎは自然数）に配置された複数のメモリセルＭＣと、行デコーダ（X Decoder :XDEC）２０と、列デコーダ（Y Decoder :YDEC）３０と、制御部４０とを含む。なお、ここでは書き込み動作に係る構成を中心に図示しており、読み出し動作に係る構成の図示を省略している。

メモリセルＭＣは、２Ｔ２ＭＴＪ構成を採用し、記憶素子として機能する２個のＭＴＪ素子１１、１２と選択トランジスタ１３，１４を含む。選択トランジスタ１３，１４は、スイッチング素子として機能するものであり、この図では、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。メモリセルＭＣの添え字は、当該メモリセルＭＣが配置されている位置（行と列）を示す。

ＭＴＪ素子１１と選択トランジスタ１３の電流路とは直列に接続されている。ＭＴＪ素子１２と選択トランジスタ１４の電流路とは直列に接続されている。ＭＴＪ素子１１と選択トランジスタ１３の電流路の直列回路の一端は、同一列のビットラインＢＬに接続され、他端は同一列のソースラインＳＬに接続されている。ＭＴＪ素子１２と選択トランジスタ１４の電流路の直列回路の一端は、ビットライン／ＢＬに接続され、他端はソースラインＳＬに接続されている。この例では、選択トランジスタ１３と１４の電流路の一端は、ビットラインＢＬ，／ＢＬにそれぞれ接続され、ＭＴＪ素子１１と１２の他端は、同一列のソースラインに共通に接続されている。

行デコーダ２０は、行アドレスＸＡＤＤをデコードし、行アドレスＸＡＤＤにより指定された行のワードラインＷＬをハイレベルにし、他のワードラインＷＬをローレベルとする。より具体的には、行デコーダ２０は、出力段に、図２に示すプッシュプル回路ＰＰＣから構成されるドライバ回路を備え、指定された行のプッシュプル回路ＰＰＣのトランジスタＴＨをオン、トランジスタＴＬをオフして、ワードラインＷＬをプルアップしてハイレベルとし、他の行のプッシュプル回路ＰＰＣのトランジスタＴＨをオフ、トランジスタＴＬをオンして、ワードラインＷＬをローレベルにプルダウンする。ワードラインＷＬがハイレベルのとき、このワードラインＷＬに接続されているメモリセルＭＣに含まれる選択トランジスタ１３、１４はオンする。行デコーダ２０は、制御部４０から供給されるイネーブル信号ＸＥＮがハイレベルの間、イネーブル状態となる。一方、行デコーダ２０は、イネーブル信号ＸＥＮがローレベルになると、ディスエイブル状態となり、トランジスタＴＬをオンして、全てのワードラインＷＬをローレベルにする。

列デコーダ３０は、制御部４０から供給された遅延列アドレスＤＹＡＤＤをデコードし、遅延列アドレスＤＹＡＤＤにより指示された列のビットラインＢＬ_、／ＢＬとグローバルビットラインＧＢＬ、／ＧＢＬ、ソースラインＳＬとグローバルソースラインＧＳＬ、を電気的に接続し、その他の列のビットラインＢＬ_、／ＢＬとグローバルビットラインＧＢＬ、／ＧＢＬ、ソースラインＳＬとグローバルソースラインＧＳＬ、を電気的に切断する。

より具体的には、列デコーダ３０は、遅延列アドレスＤＹＡＤＤをデコードし、遅延列アドレスＤＹＡＤＤにより指定された列に配置されている列選択ラインＹＳＷをハイレベルし、他の列選択ラインＹＳＷをローレベルとする。ハイレベルとなった列選択ラインＹＳＷにゲートが接続されている列選択トランジスタ３１、３２、３３はオンする。オンした列選択トランジスタ３１，３２を介して、グローバルビットラインＧＢＬ、／ＧＢＬとビットラインＢＬ、／ＢＬが電気的に接続され、グローバルビットラインＧＢＬ、／ＧＢＬの電圧が、ビットラインＢＬ、／ＢＬに印加される。また、オンした列選択トランジスタ３３を介して、グローバルソースＧＳＬとソースラインＳＬとが接続され、グローバルソースラインＧＳＬの電圧が、ソースラインＳＬに印加される。なお、列選択トランジスタ３１、３２、３３は、ＮチャンネルＭＯＳＦＥＴから構成されている。

制御部４０は、行デコーダ２０と協働してアクセス対象のメモリセルＭＣに接続されているワードラインＷＬの電圧をアクティブレベル（選択状態）とする行選択手段を構成する。また、制御部４０は、列デコーダ３０及び列選択トランジスタ３１〜３３と協働して、アクセス対象のメモリセルＭＣに接続されているビットラインＢＬ、／ＢＬに所定の書き込み電圧を印加することにより、ＭＴＪ素子１１，１２の抵抗値を制御してデータを書き込む書込手段として機能する。

制御部４０は、書き込みクロック信号ＷＣＬＫ、書き込みイネーブル信号ＷＥ、書き込みデータWＤ、列アドレス信号YADDを受信する。

制御部４０は、書き込みイネーブル信号ＷＥがハイレベルのときに、書き込みクロック信号ＷＣＬＫのローレベルからハイレベルへの立ち上がり（書き込みトリガ信号）から所定の期間TWLFの間、Ｘイネーブル信号ＸＥＮをローレベルとし、その後、一定の期間ＴWLＨの間、ハイレベルとする。なお、ＴＷＬＦ＋ＴＷＬＨ＝ＴＷＣである。ＴＷＣは、書き込みクロック信号ＷＣＬＫの一周期、即ち、１書き込みサイクル期間である。

ここで、所定の期間ＴWLFは、ワードラインＷＬの電圧がハイレベル状態で、プッシュプル回路ＰＰＣのトランジスタＴＨをオフ、ＴＬをオンして、その電圧がローレベルに低下し、選択トランジスタ１３，１４がオフするのに必要な時間（立ち下がり時間；放電時間）以上の時間で、かつ、１書き込みサイクル期間ＴＷＣより短い時間である。

制御部４０は、書き込みイネーブル信号ＷＥがハイレベルのときに、列アドレス信号ＹＡＤＤを時間ＴＷＬＦだけ遅延して、遅延列アドレスＤＹＡＤＤを列デコーダ３０に供給する。

制御部４０は、書き込みイネーブル信号ＷＥがハイレベルのときに、Ｘイネーブル信号ＸＥＮの立ち上がりに同期して、書き込みデータ（ビットデータ）ＷＤが’１’ならば、グローバルビットラインＧＢＬをハイレベル、／ＧＢＬをローレベルにし、書き込みデータＷＤが’０’ならば、グローバルビットラインＧＢＬをローレベル、／ＧＢＬをハイレベルにする。

さらに、制御部４０は、書き込みイネーブル信号ＷＥがハイレベルのときに、Ｘイネーブル信号ＸＥＮの立ち上がりに同期して、１周期が行イネーブル信号ＸＥＮのハイレベル期間ＴＷＬＨに等しく、デューティ５０のソース信号を、１周期分、グローバルソースラインＧＳＬに出力する。

このような構成において、行デコーダ２０と制御回路４０は、ワードラインＷＬの電圧をアクティブレベルに設定することにより、書き込み対象のメモリセルＭＣを選択する行選択手段として機能する。この行選択手段は、書き込みトリガ信号に応答し、現在選択しているワードラインＷＬの電圧を非アクティブレベル設定する。また、列デコーダ３０と制御部４０と列選択トランジスタ３１〜３３とは、ビットラインＢＬ、／ＢＬに電圧を印加して、アクティブレベルに設定されたワードラインＷＬに接続されたメモリセルＭＣに電流を流すことにより、選択したメモリセルＭＣのＭＴＪ素子の抵抗状態を設定して、メモリセルＭＣにデータを書き込む書込手段として機能する。この書込手段は、選択状態にあったワードラインの電圧が非アクティブレベルに達した以降のタイミングで、次の書き込み対象のメモリセルＭＣに接続されたビットラインＢＬ、／ＢＬに、書き込みデータに対応する電圧を印加する。

次に、上記構成を有するＳＴＴ−ＭＲＡＭ１０００の書き込み動作を、図３（ａ）〜（ｍ）に示すタイミングチャートを参照して説明する。

ここでは、理解を容易にするため、第０列のビットラインＢＬ０、／ＢＬ０とソースラインＳＬ０に共通に接続された第０行第０列のメモリセルＭＣ００と第１行第０列のメモリセルＭＣ１０にデータ’１’と’０’を順に書き込む例を説明する。

制御部４０には、図３（ａ）に示す書き込みクロック信号ＷＣＬＫが供給されている。１ビット分の書き込みサイクルは、書き込みクロック信号ＷＣＬＫの立ち上がりエッジ（書き込みトリガ信号）から次の立ち上がりエッジまでの１周期ＴＷＣに相当する。制御部４０は、書き込みクロック信号ＷＣＬＫに従ったタイミングで動作する。

書き込みイネーブル信号ＷＥが、図３（ｂ）に示すように、任意のタイミングでハイレベルになると、制御部４０は、図３（ａ）、（ｃ）に示すように、書き込みクロック信号ＷＣＬＫの立ち上がりに同期したタイミングｔ０で、Ｘイネーブル信号ＸＥＮを所定の期間ＴＷＬＦだけローレベルとする。所定の期間ＴＷＬＦは、ハイレベルのワードラインＷＬを放電してローレベルとし、接続されている選択トランジスタ１３，１４をオフさせるに足る時間である。ワードラインＷＬが完全にローレベル（０Ｖ）となる必要はないが、選択トランジスタ１３，１４が少なくとも高抵抗状態となる時間であることが望ましい。

行デコーダ２０は、Ｘイネーブル信号ＸＥＮがローレベルとなると、図３（ｊ）、（ｋ）に示すように、全てのワードラインＷＬ０、ＷＬ１．．．ＷＬｍ−１をローレベルにする。このため、全てのメモリセルＭＣの選択トランジスタ１３，１４がオフし、ＭＴＪ素子１１，１２へのデータの書き込みは起こらない。

書き込みクロック信号ＷＣＬＫの立ち上がりから期間ＴＷＬＦ経過すると、図３（ｃ）に示すように、制御部４０は、Ｘイネーブル信号ＸＥＮをハイレベルとする。これにより、行デコーダ２０が動作を開始する。

行デコーダ２０には、図３（ｄ）に示すように、書き込みクロック信号ＷＣＬＫに同期して、書き込み対象のメモリセルＭＣ００の行アドレスＸＡＤＤが供給されている。行デコーダ２０は、行アドレスＸＡＤＤをデコードし、行アドレスＸＡＤＤが指示する行のワードラインＷＬをハイレベルとし、他のワードラインＷＬをローレベルとする。この例では、メモリセルＭＣ００を選択するため、図３（ｊ）、（ｋ）に示すように、第０行のワードラインＷＬ０をハイレベルとし、他のワードラインＷＬ１〜ＷＬｍ−１をローレベルとする。

また、制御部４０には、図３（ｄ）に示されているように、書き込みクロック信号ＷＣＫＬに同期して列アドレスＹＡＤＤが供給されている。制御部４０は、図３（ｆ）に示すように、この列アドレスＹＡＤＤを時間ＴＷＬＦだけ遅延して、遅延列アドレスＤＹＡＤＤを列デコーダ３０に供給する。
列デコーダ３０は、遅延列アドレスＤＹＡＤＤをデコードし、図３（ｇ）に示すように、列アドレスＹＡＤＤが指示する列の列選択ラインＹＳＷをハイレベルとし、他の列選択ラインＹＳＷをローレベルとする。この例では、列アドレスＹＡＤＤが第０列を指示し、列デコーダ３０は、列選択ラインＹＳＷ０をハイレベルとし、他をローレベルとする。これにより、第０列の列選択トランジスタ３１、３２、３３がオンする。

また、制御部４０には、図３（ｅ）に示すように、書き込みクロック信号ＷＣＬＫに同期して、書き込みデータＷＤが供給されている。制御部４０は、図３（ｈ）に示すように、Ｘイネーブル信号ＸＥＮがハイレベルとなるのに同期して、書き込みデータＷＤが’１’であれば、グローバルビットラインＧＢＬをハイレベルに、／ＧＢＬをローレベルとし、書き込みデータＷＤが’０’であれば、グローバルビットラインＧＢＬをローレベルに、／ＧＢＬをハイレベルとする。さらに、制御部４０は、図３（ｉ）に示すように、Ｘイネーブル信号ＸＥＮがハイレベルとなるのに同期して、グローバルソースラインＧＳＬをハイレベルとする。

グローバルビットラインＧＢＬの電圧は、オンしている第０列の列選択トランジスタ３１を介して、ビットラインＢＬ０に伝達され、グローバルビットライン／ＧＢＬの電圧は、オンしている第０列の列選択トランジスタ３２を介して、ビットライン／ＢＬ０に伝達され、グローバルソースラインＧＳＬの電圧は、オンしている第０列の列選択トランジスタ３３を介して、第０列のソースラインＳＢＬ０に伝達される。このため、選択されている第０列のビットラインＢＬ０、／ＢＬ０、ソースラインＳＬ０の電圧は、図３（ｈ）、（ｉ）に示すように、クロックＷＣＬＫの立ち上がりから期間ＴＷＬＦ遅れて、所期のレベルに変化する。即ち、書き込みトリガ信号が出力されてから所定の期間ＴＷＬＦ経過してから、書き込み対象のメモリセルＭＣ００に接続されている第０列のビットラインＢＬ０、／ＢＬ０に、書込手段により書き込みデータに対応する電圧が印加される。

行アドレスＸＡＤＤで特定される第０行のワードラインＷＬ０がハイレベルとなることにより、このワードラインＷＬ０に接続されたメモリセルＭＣ００〜ＭＣ０ｎ−１の選択トランジスタ１３と１４がオンする。この時点では、図３（ｉ）に示すように、ソースラインＳＬ０はハイレベルである。このため、ハイレベルのソースラインＳＬ０からローレベルのビットライン／ＢＬ０に、ＭＴＪ素子１２と選択トランジスタ１４を介して書き込み電流が流れ、図３（Ｌ）に示すようにＭＴＪ素子１２が低抵抗状態（Ｐ状態）に設定される。

期間ＴＷＬＨ／２が経過すると、制御部４０は、図３（ｉ）に示すように、グローバルソースラインＧＳＬの電圧をローレベルとする。このため、ソースラインＳＬ０もローレベルとなる。すると、ハイレベルのビットラインＢＬ０からローレベルのソースラインＳＬ０に、選択トランジスタ１３とＭＴＪ素子１１とを介して書き込み電流が流れ、図３（Ｌ）に示すように、ＭＴＪ素子１１は、高抵抗状態（Ａ状態）に設定される。これにより、メモリセルＭＣ００のＭＴＪ素子１１が高抵抗（Ａ）状態、ＭＴＪ素子１２が低抵抗（Ｐ）状態となり、メモリセルＭＣ００にデータ”１”が書き込まれる。

タイミングｔ０から１書き込みサイクル期間ＴＷＣが経過すると、図３（ａ）に示すように、時刻ｔ１において書き込みクロック信号ＷＣＬＫがローレベルからハイレベルに変化する。また、図３（ｄ）、（ｅ）に示すように、行アドレスＸＡＤＤと、列アドレスＹＡＤＤと、書き込みデータＷＤが更新される。この例では、メモリセルＭＣ１０を指定するように、行アドレスＸＡＤＤが第１行を、列アドレスＹＡＤＤが第０列を指示し、書き込みデータＷＤが’０’に更新される。

書き込みクロック信号ＷＣＬＫの立ち上がりに応答して、制御部４０は、図３（ｃ）に示すように、Ｘイネーブル信号ＸＥＮをローレベルにする。Ｘイネーブル信号ＸＥＮがローレベルとされたことにより、行デコーダ２０は、プッシュプル回路ＰＰＣのトランジスタＴＬをオンして、図３（ｊ）、（ｋ）に示すように、全てのワードラインＷＬの電圧をローレベルとする。この例では、直前までハイレベルに維持されていたワードラインＷＬ０も放電され、その電圧は、図３（ｊ）に示すように、ローレベルとなる。このため、それまで選択されていたメモリセルＭＣ００の選択トランジスタ１３，１４がオフし、メモリセルＭＣ００は、電気的には絶縁され、書き込み不可の状態となる。

書き込みクロック信号ＷＣＬＫの立ち上がりから期間ＴＷＬＦ経過すると、制御部４０は、Ｘイネーブル信号ＸＥＮをハイレベルとする。

Ｘイネーブル信号ＸＥＮがハイレベルとなったことにより、行デコーダ２０が動作を開始し、図３（ｄ）に示されているように、書き込みクロック信号ＷＣＫＬに同期して供給されている行アドレスＸＡＤＤをデコードし、行アドレスＸＡＤＤで特定される行のワードラインＷＬ、この例では、図３（ｋ）に示すように、第１行のワードラインＷＬ１をハイレベルとする。このため、第１行のワードラインＷＬ１に接続されたメモリセルＭＣ１０〜ＭＣ１ｎ−１の選択トランジスタ１３と１４がオンする。

制御部４０は、図３（ｄ）、（ｆ）に示すように、この列アドレスＹＡＤＤを時間ＴＷＬＦだけ遅延して、遅延列アドレスＤＹＡＤＤを列デコーダ３０に供給する。列デコーダ３０は、遅延列アドレスＤＹＡＤＤをデコードし、図３（ｇ）に示すように、遅延列アドレスＤＹＡＤＤが指示する列の列選択ラインＹＳＷをハイレベルとする。この例では、列デコーダ３０は、列選択ラインＹＳＷ０をハイレベルとする。これにより、第０列の列選択トランジスタ３１、３２、３３がオンする。

また、制御部４０は、図３（ｈ）に示すように、Ｘイネーブル信号ＸＥＮがハイレベルとなるのに同期して、書き込みデータＷＤに対応して、グローバルビットラインＧＢＬ、／ＧＢＬを駆動し、さらに、図３（ｉ）に示すように、グローバルソースラインＧＳＬをハイレベルとする。

グローバルビットラインＧＢＬの電圧は、オンしている列選択トランジスタ３１を介して、選択列のビットラインＢＬに伝達され、グローバルビットライン／ＧＢＬの電圧は、オンしている列選択トランジスタ３２を介して、選択列のビットライン／ＢＬに伝達され、グローバルソースラインＧＳＬの電圧は、オンしている列選択トランジスタ３３を介して、選択列のソースラインＳＢＬに伝達される。この例では、ビットラインＢＬ０がローレベル、ビットライン／ＢＬ０がハイレベル、ソースラインＳＬ０がハイレベルに設定される。即ち、書き込みトリガ信号が出力されてから、所定の期間ＴＷＬＦ経過して選択状態にあったワードラインＷＬ０の電圧がローレベルに達した以降のタイミングで、次の書き込み対象のメモリセルＭＣ００に接続されている第０列のビットラインＢＬ０、／ＢＬ０に、書込手段により書き込みデータ’０’に対応する電圧が印加される。

このため、ハイレベルのソースラインＳＬ０からローレベルのビットラインＢＬ０に、ＭＴＪ素子１１と選択トランジスタ１３を介して書き込み電流が流れ、図３（ｍ）に示すように、ＭＴＪ素子１１が低抵抗状態（Ｐ状態）に設定される。

その後、期間ＴＷＬＨ／２が経過すると、制御部４０は、図３（ｉ）に示すように、グローバルソースラインＧＳＬの電圧をローレベルとする。これにより、選択されている列のソースラインＳＬがローレベルとなる。このため、ハイレベルのビットライン／ＢＬ０からソースラインＳＬ０に、選択トランジスタ１４とＭＴＪ素子１２とを介して書き込み電流が流れ、ＭＴＪ素子１２は、高抵抗状態（Ａ状態）に設定される。これにより、図３（ｍ）に示すように、メモリセルＭＣ１０のＭＴＪ素子１１が低抵抗（Ｐ）状態、ＭＴＪ素子１２が高抵抗（Ａ）状態となり、メモリセルＭＣ１０にデータ”０”が書き込まれる。

以後、書き込みクロック信号WCLKが立ち上がる度に、同様の書き込み動作が繰り返される。

以上説明したように、この実施の形態に係るＳＴＴ−ＭＲＡＭ１０００では、第ｉ書き込みサイクルで選択中のワードラインＷＬの電圧をローレベルに引き下げて、第ｉ書き込みサイクルの選択メモリセルＭＣを電気的に絶縁した後で、第（ｉ＋１）書き込みサイクルの書き込み対象のメモリセルＭＣに接続されたビットラインＢＬ，／ＢＬに、書き込みデータに対応する電圧を印加する。このため、第（ｉ＋１）書き込みサイクル用の書き込みデータが、第ｉ書き込みサイクルの書き込み対象メモリセルＭＣに誤って書き込まれることが無い。従って、信号伝達上の遅延の大きさにかかわらず、正しいデータをメモリセルＭＣに書き込むことができる。

上述のワードラインＷＬの非活性化（非アクティブ状態にする）、活性化（アクティブ状態にする）のタイミングの制御は、制御部４０に図４に示す制御回路を設けることで実現できる。この制御回路４０は、第１のＤ−ＦＦ４１と、排他的論理和回路４２と、遅延（Delay:DLY）回路４３と、インバータ回路４４と、第２のＤ−ＦＦ４５と、第３のＤ−ＦＦ４６と、データデコーダ４７と、ソース信号生成回路４８とを含む。

第１のＤ−ＦＦ４１のＤ入力端には、書き込みイネーブル信号ＷＥが供給され、クロック入力端には、書き込みクロック信号ＷＣＬＫが供給され、ローアクティブのリセット端Ｒには、インバータ回路４４の出力が入力される。第１のＤ−ＦＦ４１のＱ出力は、排他的論理和回路４２と遅延回路４３に供給される。第１のＤ−ＦＦ４１のＱ出力信号の、ローレベルからハイレベルへの立ち上がりは、書き込みサイクルの開始を指示する書き込みトリガ信号として機能する。

排他的論理和回路４２は、第１のＤ−ＦＦ４１のＱ出力と、書き込みイネーブル信号ＷＥの否定の排他的論理和（ＥＸＯＲ）を取り、不一致のときにローレベルの行イネーブル信号ＸＥＮを出力する。

遅延回路４３は、第１のＤ−ＦＦ４１のＱ出力を所定の期間ＴＷＬＦだけ遅延させて、遅延書き込みクロック信号ＤＷＣＬＫを出力する。

インバータ回路４４は、遅延回路４３の出力する遅延書き込みクロック信号ＤＷＣＬＫの反転信号を第１のＤ−ＦＦ４１のローアクティブのリセット端子Ｒに出力する。

第２のＤ−ＦＦ４５のＤ入力端には、列アドレス信号ＹＡＤＤ（例えば、８ビット、１６ビット．．．）が供給され、クロック入力端には、遅延回路４３の出力する遅延書き込みクロック信号ＤＷＣＬＫが供給され、そのＱ出力が遅延列アドレス信号ＤＹＡＤＤとなる。

第３のＤ−ＦＦ４６のＤ入力端には、１ビットの書き込みデータＷＤが供給され、クロック入力端には、遅延回路４３の出力する遅延書き込みクロック信号ＤＷＣＬＫが供給され、そのＱ出力がデータデコーダ４７に供給される。
データデコーダ４７は、第２のＤ−ＦＦ４６のＱ出力をデコードし、Ｑ出力が’１’であれば、グローバルビットラインＧＢＬをハイレベル、／ＧＢＬをローレベルとし、Ｑ出力が’０’であれば、グローバルビットラインＧＢＬをローレベル、／ＧＢＬをハイレベルとする。これにより、遅延された書き込みトリガに応答して、次の書き込み対象のメモリセルに接続されているビットラインＢＬ、／ＢＬに次の書き込みデータに対応する電圧が印加されることになる。

ソース信号生成回路４８は、遅延回路４３の出力する遅延書き込みクロック信号ＤＷＣＬＫをクロック入力端に受け、遅延回路４３の出力信号の立ち上がりエッジに応答して、パルス幅ＴＷＬＨ／２のハイレベル信号を出力し、他の期間は、出力をローレベルとする。

この構成によれば、書き込みイネーブル信号ＷＥがハイレベルの状態で、書き込みクロック信号ＷＣＬＫが立ち上がると、第１のＤ−ＦＦ４１がこれをラッチし、そのＱ出力がハイレベルとなる。排他的論理和回路４２は、第１のＤ−ＦＦ４１のハイレベルのＱ出力とハイレベルの書き込みイネーブル信号ＷＥの否定（＝ローレベル）との排他的論理和を取り、排他的論理和の否定、即ち、ローレベルのＸイネーブル信号ＸＥＮを出力する。遅延回路４３は、第１のＤ−ＦＦ４１のハイレベルのＱ出力を、予め設定されている時間ＴＷＬＦだけ遅延して遅延書き込みクロック信号ＤＷＣＬＫを出力する。このため、第１のＤ−ＦＦ４１のＱ出力がハイレベルとされてから、時間ＴＷＬＦだけ遅れて、遅延回路４３の出力する遅延書き込みクロック信号ＤＷＣＬＫがハイレベルとなる。遅延回路４３の出力がハイレベルとなることにより、インバータ回路４４の出力がローレベルとなり、第１のＤ−ＦＦ４１がリセットされ、そのＱ出力はローレベルとなる。このため、排他的論理和回路４２の出力する行イネーブル信号ＸＥＮはハイレベルとなる。こうして、図３（ｃ）に示す行イネーブル信号ＸＥＮが生成される。

遅延書き込みクロック信号ＤＷＣＬＫがローレベルからハイレベルに変化すると、第２のＤ−ＦＦ４５は、図３（ｄ）に示す列アドレスＹＡＤＤをラッチし、図３（ｆ）に示す遅延列アドレスＤＹＡＤＤを出力する。列デコーダ３０は、遅延列アドレスＤＹＡＤＤをデコードして、選択された列の列選択線ＹＳＷをハイレベルとする。

また、遅延書き込みクロック信号ＤＷＣＬＫがローレベルからハイレベルに変化すると、第３のＤ−ＦＦ４６は、図３（ｅ）に示す１ビットの書き込みデータＷＤをラッチし、Ｑ出力端から出力する。データデコーダ４７は、第３のＤ−ＦＦ４６にラッチされた書き込みデータＷＤをデコードし、図３（ｈ）に示すように、書き込みデータＷＤが’１’ならば、グロービットラインＧＢＬをハイレベル、／ＧＢＬをローレベルとし、書き込みデータＷＤが’０’ならば、グロービットラインＧＢＬをローレベル、／ＧＢＬをハイレベルとする。これらの信号が、選択された列のビットラインＢＬ、／ＢＬに伝達され、選択された列のビットラインの電圧が変化する。従って、ビットラインＢＬ、／ＢＬの電圧の変化は、直前まで選択されていたメモリセルＭＣの選択トランジスタ１３，１４がオフした後になる。従って、ある書き込みサイクルＴＷＣの書き込みデータが直前の書き込みサイクルで選択されていたメモリセルＭＣに書き込まれるという誤動作が防止される。

また、遅延書き込みクロック信号ＤＷＣＬＫがローレベルからハイレベルに変化すると、ソース信号生成回路４８は、パルス幅がＴＷＬＨ／２のハイレベルの信号を出力し、その後出力をローレベルに維持する。これにより、図３（ｉ）に示すように、グローバルソースラインＧＳＬの信号が生成され、この信号が、選択された列のソースラインＳＬに伝達され、選択された列のソースラインＳＬの電圧が変化する。

以上説明したように、本実施の形態によれば、ワードラインＷＬの電圧の立ち下がりの遅延に起因する誤記憶を防止することができる。

（制御部４０の変形例）
ビットラインＢＬ，／ＢＬ、ソースラインＳＬの電圧は、グローバルビットラインＧＢＬ，／ＧＢＬ、グローバルソースラインＧＳＬの電圧が、オンした列選択トランジスタ３１，３２、３３の電流路を介して、ビットラインＢＬ，／ＢＬ，ソースラインＳＬに伝達することにより設定される。このため、ワードラインＷＬの駆動とグローバルビットラインＧＢＬ，／ＧＢＬ及びグローバルソースラインＧＳＬの駆動とを同一タイミングとすると、ワードラインＷＬの電圧の変化に対し、ビットラインＢＬ，／ＢＬ，ソースラインＳＬの電圧の変化が遅れる可能性がある。

この遅れを補償し、書き込み対象のメモリセルＭＣに接続されたワードラインＷＬの電圧がハイレベルとなるタイミングと、書き込み対象のメモリセルＭＣに接続されたビットラインＢＬ，／ＢＬの電圧が書き込みデータに対応する電圧となるタイミングとを一致させることが望ましい。これを実現するためには、図５に示す回路構成を採用することも可能である。

図５の構成では、遅延回路として、第１の遅延回路４３Ａと第２の遅延回路４３Ｂが設けられている。
第１の遅延回路４３Ａの遅延時間はＴＷＬＦであり、ワードラインＷＬの電圧がハイレベルからローレベルに変化し、接続されている選択トランジスタ１３，１４がオンからオフに変化するのに要する時間以上の時間である。従って、第１の遅延回路４３Ａは、第１のＤ−ＦＦ４１のＱ出力を所定の期間ＴＷＬＦだけ遅延させて、遅延書き込みクロック信号ＤＷＣＬＫ１を出力する。
一方、第２の遅延回路４３Ｂの遅延時間は、ＴＷＬＦ−ＴＤである。ＴＤは、第２のＤ−ＦＦ４５，第３のＤ−ＦＦ４６，ソース信号生成回路４８のクロック端子にクロック信号が入力してから、ビットラインＢＬ，／ＢＬ、ソースラインＳＬの電圧が変化するまでに要する時間である。従って、第２の遅延回路４３Ｂは、第１のＤ−ＦＦ４１のＱ出力を所定の期間（ＴＷＬＦ−ＴＤ）だけ遅延させて、遅延書き込みクロック信号ＤＷＣＬＫ２を出力する。

この構成とすれば、選択対象の第ｉ行のワードラインＷＬｉの電圧がローレベルからハイレベルに変化するタイミングと、ビットラインＢＬ，／ＢＬ，ソースラインＳＬの電圧の変化するタイミングを一致させることができる。従って、ワードラインＷＬの選択から、ビットラインＢＬ、／ＢＬ、ソースラインＳＬの電圧の切り替えまでの時間が短縮され、書き込み時間を短縮することができる。

（実施の形態２）
実施の形態１では、書き込みクロック信号ＷＣＬＫの立ち上がり後、ワードラインＷＬの電圧がローレベルに変化するのに要すると予想される設定時間ＴＷＬＦが経過してから、ワードラインＷＬ，ビットラインＢＬ，／ＢＬ、ソースラインＳＬを駆動した。この発明は、直前まで選択されていたメモリセルＭＣの選択トランジスタ１３，１４がオフしてから、ビットラインＢＬ，／ＢＬ、ソースラインＳＬの電圧を変化させることができるならば、その手法は任意である。例えば、ワードラインＷＬの電圧を測定し、測定した電圧が選択トランジスタ１３，１４をオフさせる電圧となったことを検出したときに、ビットラインＢＬ，／ＢＬ、ソースラインＳＬの電圧を変化させるように構成してもよい。
以下、このように構成した実施の形態２について説明する。

実施の形態２においては、図６に示すように、ダミーワードラインＤＷＬが配置されている。ダミーワードラインＤＷＬは、ワードラインＷＬ０〜ＷＬｍ−１と同一の材料で同一の厚さ幅長さに形成されている。ダミーワードラインＤＷＬにはｎ個のダミーセルＤＭＣ０〜ＤＭｎ−１が接続されている。ダミーセルＤＭＣの基本構成は、メモリセルＭＣと同一であり、ＭＴＪ素子１１Ｄ、１２Ｄと、選択トランジスタ１３Ｄ，１４Ｄとを備える。ＭＴＪ素子１１Ｄ、１２Ｄと選択トランジスタ１３Ｄ，１４Ｄの素子サイズ・電気的特性などは、基本的に、メモリセルＭＣのＭＴＪ素子１１、１２と選択トランジスタ１３，１４の素子サイズ・電気的特性などと同一である。

ただし、アクセス時にビットラインＢＬ、／ＢＬ、ソースラインＳＬの電圧に影響を与えないようにするため、図７（ａ）または図７（ｂ）に示すように、ビットラインＢＬ，／ＢＬ、又は、ソースラインＳＬに接続されてない構成を有する。なお、ダミーワードラインＤＷＬ及びダミーセルＤＭＣは、ワードラインＷＬとメモリセルＭＣと同一のプロセスで製造されることが望ましい。また、ワードラインＷＬを駆動するための駆動回路（例えば、図３のプッシュプル回路ＰＰＣ）とダミーワードラインＤＷＬを駆動するための駆動回路は同一の駆動能力を有する。

換言すると、ダミーワードラインＤＷＬは、ワードラインＷＬとほぼ同等の信号伝達特性を有するように設計されている。

制御部４０Ａには、ダミーワードラインＤＷＬの末端部の電圧ＤＷＬｅが印加されている。
制御部４０Ａは、書き込みイネーブル信号ＷＥがハイレベルとなって、書き込みクロック信号ＷＣＬＫがハイレベルになると、図３（ａ）〜（ｃ）に示したように、行イネーブル信号ＸＥＮをローレベルにする。行イネーブル信号ＸＥＮがローレベルとなることにより、行デコーダ２０は、図３（ｊ）、（ｋ）に示すように、全てのワードラインＷＬ及びダミーワードラインＤＷＬをローレベルとする。

制御部４０Ａは、ダミーワードラインＤＷＬの末端部の電圧ＤＷＬｅをモニタし、ローレベルとなったこと（＝選択トランジスタ１３，１４がオフしたこと）を検出すると、図３（ｃ）に示すように、行イネーブル信号ＸＥＮをハイレベルとする。以後は、実施の形態１と同様の動作が実行される。

この構成によれば、ダミーワードラインＤＷＬが実際にローレベルになってから行イネーブル信号ＸＥＮをハイレベルに切り替える。ダミーワードラインＤＷＬとワードラインＷＬとは、ほぼ同一の構成を有する。このため、ダミーワードラインＤＷＬの末端部の電圧ＤＷＬｅがローレベルであるということは、全てのワードラインＷＬの全体の電圧がローレベルに達しており、全てのメモリセルＭＣの選択トランジスタ１３Ｄ，１４Ｄがオフされていることを意味する。
従って、この構成によれば、実施の形態１と同様に、第ｉ書き込みサイクルの選択メモリセルＭＣに第（ｉ＋１）書き込みサイクルの書き込みデータＷＤが誤って書き込まれることがない。さらに、実施の形態１では、ワードラインＷＬの電圧がローレベルとなるのに要する時間以上の時間ＴＷＬＦを、イネーブル信号ＸＥＮをローレベルとする時間として確保する必要があるが、この実施の形態では、ダミーワードラインＤＷＬの電圧ＤＷＬｅがローレベルになると、即座に、行イネーブル信号ＸＥＮをハイレベルに切り替えることができる。従って、書き込みサイクルを短くでき、高速動作が可能となる。

図８に、制御部４０Ａの回路構成例を示す。この構成では、第１のＤ−ＦＦ４１のローアクティブのリセット端子Ｒには、ダミーワードラインＤＷＬの遠端部の信号ＤＷＬｅが印加される。信号ＤＷＬｅを使用するのは、ダミーワードラインＤＷＬの遠端部においては、寄生負荷が最大となり、遅延が最も大きくなるからである。

また、第２のＤ−ＦＦ４５、第３のＤ−ＦＦ４６，ソース信号生成回路４８に入力されるクロックとして、ダミーワードラインＤＷＬの遠端部の信号ＤＷＬｅの反転信号を使用する。

なお、第２のＤ−ＦＦ４５、第３のＤ−ＦＦ４６，ソース信号生成回路４８に入力されるクロックとして、ダミーワードラインＤＷＬの遠端部の電圧ＤＷＬｅではなく、中間部の電圧ＤＷＬｐの反転信号を使用してもよい。

中央部の位置は、その位置の電圧ＤＷＬｐが閾値以下に低下するタイミングが、末端部の電圧ＤＷＬｅが閾値以下となるタイミングより期間ＴＤだけ早く閾値以下となる位置である。これにより、実施の形態１の変形例と同様に、ワードラインＷＬの電圧の立ち上がりタイミングと、ビットラインＢＬ，／ＢＬ，ソースラインＳＬの電圧の変化のタイミングを揃えることができる。

実施の形態２では、遅延回路４３を設けることなく、ワードラインＷＬの立ち下りのタイミングを自己整合的に正確に求めることが可能であり、求めたタイミングに基づいてワードラインＷＬの電圧の切り替えタイミングを制御することができる。

（実施の形態３）
本発明は、選択状態のメモリセルの選択トランジスタをオフしてから、ビットラインＢＬ，／ＢＬの電圧を切り替えるように制御できれば、その制御手法は、上記実施の形態に限定されず、任意である。以下、他の制御手法として、クロック信号により、信号レベルを制御する実施の形態を説明する。

本実施の形態におけるＳＴＴ−ＭＲＡＭ１０００の構成は、図１に示す構成と同一である。
ただし、この実施の形態では、図９（ａ）、（ｃ）に示すように、書き込みクロック信号ＷＣＬＫの１周期ＴＣが行デコーダ２０のディスエイブル期間ＴＷＬＦと等しくなるよう設定されており、書き込みクロック信号ＷＣＬＫの３周期を１書き込みサイクルＴＷＣとする。

図９（ｂ）に示すように、書き込みイネーブル信号ＷＥがハイレベルとなると、書き込みクロック信号ＷＣＬＫの次の立ち上がりタイミングｔ０で、書き込みサイクルＴＷＣが開始する。
まず、制御部４０は、図９（ｃ）に示すように、書き込みクロック信号ＷＣＬＫの立ち上がりに同期して、１書き込みクロック期間ＴＣだけ、書き込みイネーブル信号ＸＥＮをローレベルとする。これにより、図９（ｈ）に示すように、全てのワードラインＷＬはローレベルとされる。続いて、書き込みクロック信号ＷＣＬＫがハイレベルとなると、制御部４０は、図９（ｃ）に示すように、書き込みイネーブル信号ＸＥＮをハイレベルとする。即ち、制御部４０は、書き込みクロック信号ＷＣＬＫに基づいて、所定の期間ＴＷＬＦを計測する。

これにより、行デコーダ２０は動作を開始し、図９（ｈ）に示すように、行アドレスＸＡＤＤで指示されるワードラインＷＬ（ここでは、ＷＬ０とする）の電圧をハイレベルとする。

また、制御部４０は、列アドレスＹＡＤＤをラッチして、図９（ｄ）に示すように、遅延列アドレスＤＹＡＤＤとして列デコーダ３０に供給する。列デコーダ３０は、遅延列アドレスＤＹＡＤＤをデコードして、図９（ｅ）に示すように、指示された列の列選択線ＹＳＷをハイレベルとする。

また、制御部４０は、図９（ｆ）に示すように、書き込みデータＷＤの値に応じて、グローバルビットラインＧＢＬ、／ＧＢＬの電圧を設定し、さらに、図９（ｇ）に示すように、グローバルソースラインＧＳＬの電圧をハイレベルとする。これらの電圧は、オンしている列選択トランジスタ３１〜３３を介して書き込み対象のメモリセルＭＣに接続されているビットラインに印加される。即ち、所定の期間ＴＷＬＦ経過後、その経過後、書き込み対象のメモリセルＭＣに接続されたビットラインＢＬ、／ＢＬに書き込みデータに対応する電圧が印加される。

これにより、図９（ｉ）に示すように、選択されたメモリセルＭＣを構成する２つのＭＴＪ素子１１と１２の一方へのビットデータの書き込みが行われる。

制御部４０は、図９（ａ）、（ｇ）に示すように、書き込みクロック信号ＷＣＬＫの次の立ち上がりに応答して、グローバルソースラインＧＳＬの電圧をローレベルとする。これにより、図９（ｉ）に示すように、選択されたメモリセルＭＣを構成する２つのＭＴＪ素子１１と１２の他方への書き込みが完了する。

続いて、書き込みクロック信号ＷＣＬＫがハイレベルとなると、新しい書き込みサイクルが開始し、以後、同様の動作が繰り返される。

このような構成によっても、直前までハイレベルであったワードラインＷＬの電圧が立ち下がってから、ビットラインＢＬ，／ＢＬの電圧が変化する。このため、直前まで選択されていたメモリセルＭＣに次に選択されるメモリセルＭＣへのデータが書き込まれることが防止される。

以上の説明では、書き込みクロック信号ＷＣＬＫの１周期ＴＣと、行イネーブル信号ＸＥＮのローレベル期間ＴＷＬＦと、各ＭＴＪ素子１１，１２への書き込み期間と、を等しくしたが、これらの期間は適宜設定可能である。

例えば、図１０（ａ）に示すように、書き込みクロック信号ＷＣＬＫを比較的高周波とし、図１０（ａ）、（ｂ）、（ｆ）に示すように、Ｎ１個の書き込みクロック信号ＷＣＬＫの期間を行イネーブル信号ＸＥＮのローレベル期間ＴＷＬＦとし、図１０（ａ）、（ｃ）、（ｄ）、（ｅ）に示すように、Ｎ１より小さいＮ２個の書き込みクロック信号ＷＣＬＫの期間経過時点を、遅延列アドレスＤＹＡＤＤの出力、グローバルビットラインＧＢＬ，／ＧＢＬとグローバルソースラインＧＳＬの駆動タイミングとしてもよい。

ここで（Ｎ１−Ｎ２）は、その期間（Ｎ１−Ｎ２）＊ＴＣが遅延列アドレスＤＹＡＤＤを出力し、グローバルビットラインＧＢＬ，／ＧＢＬの駆動から、ビットラインＢＬ，／ＢＬの電圧が切り替わるまでの遅延時間ＴＤに相当する期間とすることが望ましい。このような構成とすれば、図１０（ｅ）、（ｆ）に示すように、ワードラインＷＬの電圧がハイレベルとなるタイミングと、ビットラインＢＬ，／ＢＬの電圧が書き込みデータに対応する値に変化するタイミングを揃えることができる。

このような制御とするためには、例えば、制御部４０を図１１に示す構成とすればよい。
図１１において、第１のカウンタ５１は、書き込みクロック信号ＷＣＬＫをカウントし、カウント値がＮ１に達するまではローレベル、達した後はハイレベルの信号を出力する。第１のカウンタ５１の出力が行イネーブル信号ＸＥＮとなる。
第２のカウンタ５２は、書き込みクロック信号ＷＣＬＫをカウントし、カウント値がＮ２に達するまではローレベル、達した後はハイレベルの信号を出力する。これが、第２のＤ−ＦＦ４５、第３のＤ−ＦＦ４６、ソース信号生成回路４８のクロック端子に供給される。
第１のカウンタ５１と第２のカウンタ５２は、１書き込みサイクルＴＷＣに相当するカウント数に達すると、自己リセットするように設定されている。

（実施の形態４）
上記実施の形態においては、ソースラインＳＬがハイレベルの期間Ｔ１とローレベルの期間Ｔ２は、同一に設定されるが、期間Ｔ１と期間Ｔ２は異なっていてもよい。

ＭＴＪ素子１１，１２を高抵抗状態（Ａ状態）から低抵抗状態（Ｐ状態）に変化させるために必要とする時間と、低抵抗状態（Ｐ状態）から高抵抗状態（Ａ状態）に、変化させるために必要とする時間は異なる。このため、書き込むデータに応じて、期間Ｔ１、Ｔ２を個別に設定することで、ＭＴＪ素子１１，１２に無駄に電流を流す必要がなくなる。よって、消費電力を削減することができる。

ＳＴＴ−ＭＲＡＭ１０００は、図３（Ｌ）、（ｍ）を参照して説明したように、書き込みデータＷＤの値によらず期間Ｔ１にＭＴＪ素子１１，１２の一方を低抵抗状態（Ｐ状態）に、期間Ｔ２にＭＴＪ素子１１，１２の他方を高抵抗状態（Ａ状態）とする書き換えを行う。
このため、ＭＴＪ素子１１，１２の書き換え特性が、Ａ状態からＰ状態にするよりもＰ状態からＡ状態にするのに要する時間がより長ければ、図１２（ａ）、（ｂ）に示すように、１書き込み期間内で、ロー期間Ｔ２がハイ期間Ｔ１よりも長い波形のソース信号をグローバルソースラインＧＳＬに印加する。一方、ＭＴＪ素子１１，１２の書き換え特性が、Ｐ状態からＡ状態に変化するよりＡ状態からＰ状態とするのに要する時間が長ければ、図１２（ａ）、（ｃ）に示すように、ハイ期間Ｔ１がロー期間Ｔ２よりも長い波形のソース信号をグローバルソースラインＧＳＬに印加する。これにより、ＭＴＪ素子の書き換え時間の特性に応じた最適な時間の配分が本実施例により可能となる。
このようなソース信号は、例えば、図１２（ｄ）に示すように、ワードラインＷＬの電圧の立ち上がりをトリガとして、クロック信号をカウントするカウンタ５３を設置し、カウンタの出力をソース信号とすればよい。この構成によれば、カウンタ５３のカウント値を調整することで、任意の波形を設定できる。

図３（Ｌ）、（ｍ）では、１書き込みサイクルＴＷＣ内で、まず、期間Ｔ１でＭＴＪ素子１１，１２の一方を低抵抗状態（Ｐ状態）に設定し、続いて、期間Ｔ２にＭＴＪ素子１１，１２の他方を高抵抗状態（Ａ状態）とした。この発明はこれに限定されず、１書き込みサイクル内で、まず、ＭＴＪ素子１１，１２の一方を高抵抗状態（Ａ状態）に設定し、続いて、ＭＴＪ素子１１，１２の他方を低抵抗状態（Ｐ状態）としてもよい。
この場合、ＭＴＪ素子１１，１２の書き換え特性が、Ａ状態からＰ状態にするよりもＰ状態からＡ状態にするのに要する時間がより長ければ、図１３（ａ）、（ｂ）に示すソース信号をグローバルソースラインＧＳＬに印加する。一方、ＭＴＪ素子１１，１２の書き換え特性が、Ｐ状態からＡ状態に変化するよりＡ状態からＰ状態とする方に要する時間が長ければ、図１２（ａ）、（ｃ）に示すソース信号をグローバルソースラインＧＳＬに印加すればよい。ソース信号の生成回路は、図１２（ｄ）に示した回路と同様である。

（実施の形態５）
上記実施の形態においては、書き込みクロック信号ＷＣＬＫとして、単相クロックを使用したが、多相クロックを使用することも可能である。
以下、制御部４０に供給する書き込みクロック信号として多相クロック信号を使用する例を説明する。
図１４（ａ）〜（ｆ）に書き込み動作時のタイミングチャートの例を示す。ここでは、クロック信号ＷＣＬＫ０とＷＣＬＫ１とを含む２相の書き込みクロック信号を使用する。

図１４（ａ）、（ｂ）に示すように、クロック信号ＷＣＬＫ０とクロック信号ＷＣＬＫ１は、それらの位相の差が、期間ＴＷＬＦとなるように設定されている。制御部４０は、図１４（ｃ）に示すように、クロック信号ＷＣＬＫ０がハイレベルに変化すると、行イネーブル信号ＸＥＮをローレベルとし、続いて、クロック信号ＷＣＬＫ１がハイレベルになると、行イネーブル信号ＸＥＮをハイレベルとする。これにより、行デコーダ２０は、図１４（ｅ）、（ｆ）に示すように、ワードラインＷＬを駆動する。

また、制御部４０は、クロック信号ＷＣＬＫ１がハイレベルになると、列ドライバ３０に遅延列アドレスを出力し、さらに、図１４（ｄ）に示すように、グローバルビットラインＧＢＬ，／ＧＢＬの電圧を切り替える。

なお、クロック信号ＷＣＬＫ０、ＷＣＬＫ１は、個別に制御部４０に供給してもよいし、あるいは、制御部４０内部で生成してもよい。
外部から供給する場合には、図４の回路において、書き込みクロック信号ＷＣＬＫに代えて書き込みクロック信号ＷＣＬＫ０を供給し、遅延回路４３を除去し、遅延回路４３の出力に代えて書き込みクロック信号ＷＣＬＫ１を供給すればよい。
また、図４で例示したように、図１５に示す遅延回路４３を書き込み制御部４０内に設けることで、制御部４０内で多相クロックを生成することも可能である。

（実施の形態６）
上述の各実施形態の構成は、単独で実施可能であると共に、組み合わせて実施することも可能である。
以下、一例として、多相の書き込みクロック信号を使用し、ソースラインＳＬをハイレベルとローレベルにセットする期間Ｔ１とＴ２を個別に設定する例を説明する。

この例では、クロック信号ＷＣＬＫ０、ＷＣＬＫ１に加えて、期間Ｔ１、Ｔ２を設定するためのクロック信号ＷＣＬＫ２が制御部４０に供給される。クロック信号ＷＣＬＫ０、ＷＣＬＫ１、ＷＣＬＫ２は同一周期の信号である。

図１６（ａ）、（ｂ）、（ｄ）に示すように、書き込みクロック信号ＷＣＬＫ０と書き込みクロック信号ＷＣＬＫ１の位相差が、書き込みイネーブル信号ＸＥＮのローレベル期間ＴＷＬＦとなるように設定されている。図１６（ａ）〜（ｃ）、（ｆ）に示すように、書き込みクロック信号ＷＣＬＫ１と書き込みクロック信号ＷＣＬＫ２の位相差が、グローバルソースラインＧＳＬのハイレベル期間Ｔ１となるように設定されている。さらに、図１６（ａ）〜（ｃ）、（ｆ）に示すように、書き込みクロック信号ＷＣＬＫ２と書き込みクロック信号ＷＣＬＫ１の位相差が、グローバルソースラインＧＳＬのローレベル期間Ｔ２となるように設定されている。

制御部４０は、１６（ａ）、（ｄ）に示すように、書き込みクロック信号ＷＣＬＫ０の立ち上がりに応答して、行イネーブル信号ＸＥＮをローレベルとする。これにより、図１６（ｇ）、（ｈ）に示すように全てのワードラインＷＬがローレベルとされる。

続いて、制御部４０は、図１６（ｂ）、（ｄ）に示すように、書き込みクロック信号ＷＣＬＫ１の立ち上がりに応答して、行イネーブル信号ＸＥＮをハイレベルとする。これにより、行デコーダ２０が動作を開始し、図１６（ｇ）に示すように行アドレスが指示する第０行のワードラインＷＬ０がハイレベルとされる。また、制御部４０は、図１６（ｅ）に示すよう、書き込みデータＷＤに応じてグロービットラインＧＢＬ，／ＧＢＬの電圧を設定し、さらに、図１６（ｆ）に示すように、グローバルソースラインＧＳＬの電圧をハイレベルとする。

続いて、制御部４０は、図１６（ｃ）、（ｆ）に示すように、書き込みクロック信号ＷＣＬＫ２の立ち上がりに応答して、グローバルソースラインＧＳＬの電圧をローレベルとする。

このような制御動作によって、ワードラインＷＬの同時選択による誤記憶を避けることができる。

書き込みクロック信号ＷＣＬＫ１，ＷＣＬＫ２は、制御部４０の外部から供給しても、制御部４０の内部で生成してもよい。
制御部４０内で書き込みクロック信号ＷＣＬＫ１，ＷＣＬＫ２を生成する場合には、図１７に示すように、外部から供給される書き込みクロック信号ＷＣＬＫ０を時間ＴＷＬＦだけ遅延して書き込みクロック信号ＷＣＬＫ１を出力する第１の遅延回路４３と、第１の遅延回路４３の出力する書き込みクロック信号ＷＣＬＫ１を時間Ｔ１だけ遅延して書き込みクロック信号ＷＣＬＫ２を出力する第２の遅延回路５４を配置すればよい。
遅延時間ＴＷＬＦ，Ｔ１，Ｔ２（＝ＴＷＣ−Ｔ１）を遅延回路４３，５４により適宜設定することができる。

なお、グローバルソースラインＧＳＬの電圧を生成する回路として、図１８に示す回路を利用可能である。
この回路は、第１の遅延回路４３の出力する書き込みクロック信号ＷＣＬＫ１と、第２の遅延回路５４の出力する書き込みクロック信号ＷＣＬ２の否定との論理積を取って、グローバルソースラインＧＳＬに印加する電圧を生成する。

（実施の形態７）
実施の形態１〜６においては、データの書き込みを中心に説明した。次に、データを読み出すための構成と読み出し動作を説明する。

図１９に示すように、読み出し動作用に、各列には、センスアンプＳＡと、イコライズトランジスタ３４と３５が配置されている。
各センスアンプＳＡは、対応する列のビットラインＢＬと／ＢＬの対に接続されている。
各イコライズトランジスタ３４の電流路の一端は対応する列のビットラインＢＬに接続され、電流路の他端は対応する列のソースラインＳＬに接続されている。また、各イコライズトランジスタ３５の電流路の一端は対応する列のビットライン／ＢＬに接続され、電流路の他端は対応する列のソースラインＳＬに接続されている。イコライズトランジスタ３４と３５は、ＮチャンネルＭＯＳＦＥＴから構成されている。
制御部４０，列デコーダ３０，センスアンプＳＡ，列選択トランジスタ３１〜３３，イコライズトランジスタ３４，３５は、協働して、選択状態のワードラインＷＬに接続されたメモリセルＭＣから、ビットラインＢＬ，／ＢＬを介して記憶データを読み出す読出手段として機能する。

全てのイコライズトランジスタ３４，３５のゲートは、イコライズ制御ラインＹＥＱに接続されている。イコライズ制御ラインＹＥＱは制御部４０に接続されている。
本実施形態では、書き込みクロック信号と読み出しクロック信号を共通の動作クロックＣＬＫとする。

以下、読み出し動作を、図２０（ａ）〜（ｈ）を参照して説明する。

ここでは、理解を容易するため、書き込みモードでメモリセルＭＣ００にデータ’１’を書き込み、続いて、読み出しモードに切り替えて、データ’０’を記憶している同一列のメモリセルＭＣ１０とＭＣ２０から、データを順に読み出すこととする。

図２０（ｂ）に示すように、書き込みイネーブル信号ＷＥがハイレベルからローレベルに切り替えられると、ＳＴＴ−ＭＲＡＭ１０００は、読み出しモードに移行する。
制御部４０は、動作クロックＣＬＫの最初の立ち上がりに応答して、図２０（ａ）、（ｃ）に示すように、書き込みサイクル時と同様に、行イネーブル信号ＸＥＮをローレベルとし、図２０（ｆ）〜（ｈ）に示すように、全てのワードラインＷＬをローレベルとする。これにより、図２０（ｆ）に示すように、直前まで選択されていたワードラインＷＬ０をローレベルとし、メモリセルＭＣ００の選択トランジスタ１３，１４をオフにし、メモリセルＭＣ００に誤書き込みが起こらない状態とする。

その一方で、制御部４０は、図２０（ｄ）に示すように、イコライズ制御ラインＹＥＱをハイレベルに設定し、全てのイコライズトランジスタ３４，３５をオンして、図２０（ｅ）に示すように、ビットラインＢＬ、／ＢＬ、ソースラインＳＬの電圧をイコライズして中間電圧などの基準電圧とする。これは、この段階では、ビットラインＢＬと／ＢＬとの間に書き込み動作で印加した電位差が残留しているのに対し、メモリセルＭＣの読み出しにより生成されるビットラインＢＬと／ＢＬの電位差が小さいため、そのままデータを読み出すと読み出しに時間がかかりすぎたり、誤読み出しとなってしまうからである。

第１読み出しサイクルの開始から所定期間ＴＷＬＦが経過すると、制御部４０は、図２０（ｃ）に示すように、行イネーブル信号ＸＥＮをハイレベルに切り替える。これにより行デコーダ２０が動作を開始し、行アドレスＸＡＤＤをデコードして、図２０（ｇ）に示すように、読み出し対象のメモリセルＭＣ１０に接続されたワードラインＷＬ１の電圧をハイレベルに立ち上げる。

また、制御部４０は、図２０（ｃ）、（ｄ）に示すように、行イネーブル信号ＸＥＮの立ち上がりに同期して、イコライズ制御ラインＹＥＱをローレベルにし、全てのイコライズトランジスタ３４，３５をオフする。

また、制御部４０は、列アドレスＹＡＤＤを列デコーダ３０に供給する。列デコーダ３０は、列アドレスＹＡＤＤをデコードして、読み出し対象のメモリセルＭＣ１０が属す第０列の列選択ラインＹＳＷ０をハイレベルとし、第０列の列選択トランジスタ３１〜３３をオンする。

制御部４０は、グローバルソースラインＧＳＬに基準電圧を印加し、グローバルビットラインＧＢＬと／ＧＢＬに読み出し電流を流す。グローバルソースラインＧＳＬの電圧は、オンしている第０列の列選択トランジスタ３３を介して、ソースラインＳＬ０に印加される。

さらに、制御部４０は、グローバルビットラインＧＢＬ、／ＧＢＬと、オンしている第０列の列選択トランジスタ３１、３２とを介して、ビットラインＢＬ０、／ＢＬ０に読み出し電流を流す。読み出し電流は、メモリセルＭＣ１０のオンしている選択トランジスタ１３，１４を介してＭＴＪ素子１１，１２に流れる。

これにより、ビットラインＢＬ０のノードＮＡとビットライン／ＢＬ０のノードＮＢとの間に、記憶データ’０’に相当する電位差が発生する。第０列のセンスアンプＳＡ０は、ノードＮＡとＮＢの電圧を差動増幅し、図２０（ｅ）に示すように、データ’０’を出力する。

ワードラインＷＬ１がハイレベルを期間ＴＲ継続すると、制御部４０は、行デコーダ２０に読み出し終了を指示する。これにより、ワードラインＷＬ１はローレベルになり、メモリセルＭＣ１０からのデータの読み出しが終了する。続いて、制御部４０は、イコライズ制御ラインＹＥＱをハイレベルにセットする。

第２読み出しサイクル以降は、制御部４０は、図２０（ａ）、（ｄ）、（ｈ）に示すように、動作クロックＣＬＫの立ち上がりから一定期間経過してからイコライズ制御ラインＹＥＱの電圧をローレベルとし、その後、選択対象行のワードラインＷＬをハイレベルとする。動作クロックＣＬＫの立ち下がりから一定期間遅延してワードラインをオフし、イコライズ制御ラインＹＥＱをハイレベルにする、という動作を繰り返す。

なお、第２読み出しサイクル以降、行イネーブル信号ＸＥＮはハイレベルに維持される。

この構成によれば、書き込みモードから読み出しモードに切り替えられた直後の読み出しサイクルにおいて、行イネーブル信号ＸＥＮが期間ＴＷＬＦだけローレベルとされる。これにより、ビットラインＢＬ、／ＢＬ及びソースラインＳＬの読み出し用の電圧により、誤データが直前まで選択されていたメモリセルＭＣに書き込まれることがない。

また、書き込みモードから読み出しモードに切り替えられた直後の読み出しサイクルにおいて、ビットラインＢＬと／ＢＬの電圧を等しくするイコライズ処理を行って、その後、記憶データを読み出す。これにより、読み出し速度を高めかつ誤読み出しを抑えることができる。

なお、図２０（ｄ）、（ｅ）で破線で示すように、書き込み動作時においても、選択トランジスタ１３，１４がオフしたタイミングで、ビットラインＢＬ，／ＢＬ、ソースラインＤＬの電圧を一旦イコライズしてから、書き込みデータＷＤに対応する電圧をビットラインＢＬ、／ＢＬにセットし、ソースラインＳＬにソース信号を印加するように構成してもよい。

（実施の形態８）
実施の形態１〜７においては、１ビット分の構成について説明した。
この発明は、複数ビットを並列に記憶・読み出す構成のＳＴＴ−ＭＲＡＭにも適用可能である。以下、ｎビット単位でアクセス可能なＳＴＴ−ＭＲＡＭ１００１の実施の形態を説明する。

本実施の形態に係るＳＴＴ−ＭＲＡＭ１００１は、図２１に示すように、ｋ個のメモリブロックＢＫ０〜ＢＫｋ−１と、行デコーダ（X Decoder :XDEC）２０と、制御部４０Ｂを含む。なお、ここでは書き込み動作に係る構成を中心に図示している。
第ｑのメモリブロックＢＫｑは、ｍ行ｎ列のマトリクス状に配列されたメモリセルＭＣｑｉｊ（０≦ｑ≦ｋ−１、０≦ｉ≦ｍ−１、０≦ｊ≦ｎ−１）を備える。
メモリブロックＢＫｑの第ｉ行のメモリセルＭＣｑｉｊは、第ｉのワードラインＷＬｉに共通に接続されている。一方、第ｑメモリブロックＢＫｑの第ｊ列のメモリセルＭＣｑｉｊは、第ｊ列のビットラインＢＬｑｊ、／ＢＬｑｊ、ソースラインＳＬｑｊに接続されている。
メモリブロックＢＫｑの第ｊ列のビットラインＢＬｑｊと／ＢＬｑｊは、ブロック選択トランジスタ１３１、１３２の電流路を介してグローバルビットラインＧＢＬｊと／ＧＢＬｊ、に共通に接続され、ソースラインＳＬｊは、ブロック選択トランジスタ１３３の電流路を介して、グローバルソースラインＧＳＬｊに共通に接続されている。
第ｑブロックＢＫｑの全てのブロック選択トランジスタ１３１，１３２、１３３は、ブロック選択線ＹＢＫｑに共通に接続されている。

ＳＴＴ−ＭＲＡＭ１００１の書き込み動作を図２２（ａ）〜（ｋ）に示すタイミングチャートを参照して説明する。

ここでは、理解を容易にするため、第０ブロックの第０行のメモリセルＭＣ０００〜ＭＣ００ｎ−１にｎビットのデータを並列に書き込む例を説明する。

制御部４０Ｂには、図２２（ａ）に示す書き込みクロック信号ＷＣＬＫが供給されている。

書き込みイネーブル信号ＷＥが、図２２（ｂ）に示すようにハイレベルになると、制御部４０Ｂは、図２２（ｃ）に示すように、書き込みクロック信号ＷＣＬＫの立ち上がりに同期して、Ｘイネーブル信号ＸＥＮを期間ＴＷＬＦだけローレベルとする。期間ＴＷＬＦは、各ワードラインＷＬｉがハイレベルからローレベルになるのに要する時間以上の時間である。

行デコーダ２０は、Ｘイネーブル信号ＸＥＮがローレベルであるため、図２２（ｉ）、（ｊ）に示すように、全てのワードラインＷＬ０、ＷＬ１．．．ＷＬｍ−１をローレベルに維持する。このため、全ブロックＢＫの全てのメモリセルＭＣの選択トランジスタ１３，１４がオフし、ＭＴＪ素子１１，１２へのデータの書き込みは起こらない。

期間ＴＷＬＦが経過すると、図２２（ｃ）に示すように、制御部４０Ｂは、Ｘイネーブル信号ＸＥＮをハイレベルとする。これにより、行デコーダ２０が動作を開始する。

行デコーダ２０には、図２２（ｄ）に示すように、書き込み対象の０行を示す行アドレスＸＡＤＤが供給されている。行デコーダ２０は、行アドレスＸＡＤＤをデコードし、行アドレスＸＡＤＤが指示する行のワードラインＷＬをハイレベルとする。この例では、図２２（ｉ）、（ｊ）に示すように、第０行のワードラインＷＬ０をハイレベルとし、他の行のワードラインＷＬ１〜ＷＬｍ−１をローレベルとする。

また、制御部４０Ｂには、図２２（ｄ）に示されているように、ブロックアドレスＢＫＡＤＤが供給されている。制御部４０Ｂは、このブロックアドレスＢＫＡＤＤをデコードし、図２２（ｆ）に示すように、ブロックアドレスＢＫＡＤＤで指定されているブロックＢＫのブロック選択ラインＹＢＫをハイレベルとし、他のブロックＢＫのブロック選択ラインＹＢＫをローレベルとする。この例では、ブロック選択ラインＹＢＫ０をハイレベルとし、ブロック選択ラインＹＢＫ１〜ＹＢＫｎ−１をローレベルとする。これにより、第０ブロックＢＫ０の全てのブロック選択トランジスタ１３１，１３２，１３３がオンし、他のブロックのブロック選択トランジスタ１３１，１３２，１３３は全てオフ状態を維持する。

また、制御部４０Ｂには、図２２（ｅ）に示すように、書き込みデータＷＤがｎビットパラレルに供給されている。制御部４０Ｂは、図２２（ｇ）に示すように、Ｘイネーブル信号ＸＥＮがハイレベルとなるのに同期して、書き込みデータＷＤの第ｊビットが’１’であれば、グローバルビットラインＧＢＬｊをハイレベルに、／ＧＢＬｊをローレベルとし、書き込みデータＷＤの第ｊビットが’０’であれば、グローバルビットラインＧＢＬｊをローレベルに、／ＧＢＬｊをハイレベルとする。さらに、制御部４０Ｂは、図２２（ｈ）に示すように、Ｘイネーブル信号ＸＥＮがハイレベルとなるのに同期して、全てのグローバルソースラインＧＳＬ０〜ＧＳＬｎ−１をハイレベルとする。

グローバルビットラインＧＢＬｊと／ＧＢＬｊの電圧は、第０ブロックＢＫ０のオンしている第ｊ列のブロック選択トランジスタ１３１と１３２を介して、ビットラインＢＬ０ｊと／ＢＬ０ｊに伝達され、グローバルソースラインＧＳＬｊの電圧は、第０ブロックＢＫ０のオンしている第ｊ列のブロック選択トランジスタ１３３を介して、ソースラインＳＬ０に伝達される。このため、選択されている第０ブロックＢＫ０の第ｊ列のビットラインＢＬ０ｊ、／ＢＬ０ｊ、ソースラインＳＬ０ｊの電圧は、図２２（ｇ）、（ｈ）に示すように、書き込みクロック信号ＷＣＬＫの立ち上がりから期間ＴＷＬＦ遅れて、所期のレベルに変化する。

選択されたワードラインＷＬ０がハイレベルであるため、第０行のメモリセルＭＣ０００〜ＭＣ０ｎ−１０の選択トランジスタ１３と１４がオンする。この時点では、図２２（ｈ）に示すように、選択されている列のソースラインＳＬはハイレベルである。このため、ソースラインＳＬｊから、ＭＴＪ素子１１又は１２、オンしている選択トランジスタ１３又は１４を介して、ローレベルのビットラインＢＬｊ又は／ＢＬｊに書き込み電流が流れる。

その後、一定期間が経過すると、制御部４０Ｂは、図２２（ｈ）に示すように、グローバルソースラインＧＳＬ０〜ＧＳＬｎ−１の電圧をローレベルとする。これにより、オンしているブロック選択トランジスタ１３３を介して選択されているブロックの全てのソースラインＳＬｊがローレベルとなる。このため、ハイレベルのビットラインＢＬｊ又は／ＢＬｊから、オンしている選択トランジスタ１３又は１４、ＭＴＪ素子１１又は１２、を介して、ローレベルのソースラインＳＬｊに書き込み電流が流れる。これにより、第０ブロックＢＫ０の第０行第ｊ列のメモリセルＭＣ００ｊに書き込みデータＷＤの第ｊビットのビットデータが書き込まれる。

以後、同様にして、書き込みクロック信号WCLKが立ち上がる度に、同様の書き込み動作が繰り返される。

次に、このような動作を可能するための制御部４０Ｂのタイミング制御回路の構成例を図２３を参照して説明する。
この制御回路は、第１のＤ−ＦＦ４１と、排他的論理和回路４２と、遅延回路４３と、インバータ回路４４と、第２のＤ−ＦＦ５５、デコーダ５６と、第３のＤ−ＦＦ５７と、ゲート回路５８と、ソース信号生成回路５９とを備える。

第１のＤ−ＦＦ４１と、排他的論理和回路４２と、遅延回路４３と、インバータ回路４４と、は、図４に示す制御回路と同様に、行イネーブル信号ＸＥＮと、時間ＴＷＬＦだけ遅延された遅延書き込みクロック信号ＤＷＣＬＫを出力する。
第２のＤ−ＦＦ５５は、何れかのメモリブロックＢＫを指示するブロックアドレスＢＫＡＤＤ（複数ビット）を遅延書き込みクロック信号ＤＷＣＬＫの立ち上がりエッジに応答してラッチする。
デコーダ５６は、第２のＤ−ＦＦ５５がラッチしたブロックアドレスＢＫＡＤＤをデコードして出力する。
第３のＤ−ＦＦ５７は、遅延書き込みクロック信号ＤＷＣＬＫの立ち上がりエッジに応答して、書き込みイネーブル信号ＷＥをラッチして出力する。
ゲート回路５８は、第３のＤ−ＦＦ５７の出力がハイレベルの時ゲートを開き、デコーダの出力信号（デコード）信号をブロック選択ラインＹＳＷ０〜ＹＳＷｎ−１上に出力する。
ソース信号生成回路５９は、遅延書き込みクロック信号ＤＷＣＬＫの立ち上がりエッジに応答して、定められた周期で、定められたデューティーのソース信号を１周期分出力する。

なお、この第８の実施の形態においても、第１のＤ−ＦＦ４１をリセットするリセット信号を生成するために、ダミーセルが接続されたダミーワードラインを配置し、ダミーワードライン上の信号ＤＷＬｅを第１のＤ−ＦＦ４１のリセット端子Ｒに印加し、ダミーワードライン上の信号ＤＷＬｅ又はＤＷＬｐを第２のＤ−ＦＦ５５と第３のＤ−ＦＦ５７とソース信号生成回路５９のクロック端子に印加するように構成してもよい。
また、ビットラインＢＬ，／ＢＬへの信号の電圧の遅れ時間ＴＤを考慮し、第２のＤＦＦ５５と第３のＤ−ＦＦ５７のクロックのタイミングを遅延書き込みクロック信号ＤＷＣＬＫよりもＴＤだけ早めるようにしてもよい。
さらに、高周波数クロック信号により所定の期間ＴＷＬＦを求めたり、複数のクロック信号の位相差により所定の期間ＴＷＬＦを求める等してもよい。

以上説明したように、本発明の実施の形態に係る構成では、異なるワードラインに接続されているメモリセルに続けてデータ書き込む場合に、直前に書き込んだメモリセルに、次の書き込み対象メモリセルに書き込むデータが書き込まれてしまうといった誤動作が発生することを防止できる。

なお、この発明は、上記実施の形態に限定されず種々の変形及び応用が可能である。
例えば、メモリセルＭＣの構成は適宜変更可能である。同様に、スイッチング素子としてＮチャンネルＭＯＳＦＥＴを例示したが、ＰチャンネルＭＯＳＦＥＴを使用することも可能である。また、バイポーラトランジスタなどの他のスイッチング素子を使用してもよい。
上記実施の形態では、各書き込み期間ＴＷＣの先頭で、行イネーブル信号ＸＥＮをローレベルにすることにより、ワードラインＷＬを強制的にローレベルに引き下げたが、他の制御信号により行デコーダ２０に指示してもよい。
また、行デコーダ２０のドライブ段のプッシュプル回路ＰＰＣを構成する駆動トランジスタＴＬをオンすることにより、ワードラインＷＬをローレベルとしたが、他の手法を使用してもよい。例えば、プッシュプル回路ＰＰＣとは別にプルダウン専用のトランジスタを配置してもよい。

各書き込みサイクルＴＷＣにおいて、ソースラインＳＬを、まず、ハイレベル、続いて、ローレベルとする例を中心に説明したが、図１３（ｃ）に例示するように、まず、ローレベル、続いて、ハイレベルとしてもよい。
ハイレベルをアクティブレベルとしたが、ローレベルをアクティブレベルとしてもよい。
制御部４０（４０Ａを含む）で、遅延列アドレスＤＹＡＤＤを生成して列デコーダ３０に供給する例を示したが、これに限定されない。例えば、制御部４０がタイミング信号を生成し、列デコーダ３０がタイミング信号に応答して、列アドレスＹＡＤＤをラッチして、列デコーダ３０が遅延列アドレスＤＹＡＤＤを生成するといった回路の設計変更も適宜可能である。
その他、上記実施の形態と同様の機能を実現できれば、回路の構成と動作タイミング、信号極性、時間長などは任意に調整可能である。

１１、１２ ＭＴＪ素子
１３，１４ 選択トランジスタ
２０ 行デコーダ
３０ 列デコーダ
３１、３２、３３ 列選択トランジスタ（ＮチャンネルＭＯＳＦＥＴ）
３４、３５ イコライズトランジスタ（ＮチャンネルＭＯＳＦＥＴ）
４０、４０Ａ、４０Ｂ 制御部
４１ Ｄ−ＦＦ（Ｄフリップフロップ）
４２ 排他的論理和回路
４３、４３Ａ、４３Ｂ 遅延回路
４４ インバータ回路
４５、４６ Ｄ−ＦＦ
４７ データデコーダ
４８ ソース信号生成回路
５１、５２、５３ カウンタ
５４ 遅延回路
５５ Ｄ−ＦＦ
５６ デコーダ
５７ Ｄ−ＦＦ
５８ ゲート回路
１３１，１３２，１３３ ブロック選択トランジスタ
１０００、１００１ ＳＴＴ−ＭＲＡＭ
ＤＷＣＬＫ 遅延書き込みクロック信号
ＧＢＬ、／ＧＢＬ グローバルビットライン
ＧＳＬ グローバルソースライン
ＭＣ メモリセル
ＳＬ ソースライン
ＷＣＬＫ 書き込みクロック信号
ＷＤ 書き込みデータ
ＷＥ 書き込みイネーブル信号
ＷＬ、／ＷＬ ワードライン
ＸＡＤＤ 行アドレス
ＸＳＷ 列選択ライン
ＹＡＤＤ 列アドレス
ＹＥＱ イコライズ制御ライン

Claims (14)

1. 磁気トンネル接合素子を備えるメモリセルがマトリクス状に配置されたメモリセルアレイと、
   同一行の前記メモリセルに共通に接続されたワードラインと、
   同一列の前記メモリセルに共通に接続されたビットラインと、
   ワードラインの電圧をアクティブレベルに設定することにより、書き込み対象のメモリセルを選択する行選択手段と、
   前記ビットラインに電圧を印加して、アクティブレベルに設定されたワードラインに接続されたメモリセルに電流を流すことにより、前記磁気トンネル接合素子の抵抗状態を設定して、該メモリセルにデータを書き込む書込手段と、
   を備え、
   前記行選択手段は、書き込みトリガ信号に応答し、現在選択している前記ワードラインの電圧を非アクティブレベルに設定し、
   前記書込手段は、選択状態にあったワードラインの電圧が非アクティブレベルに達した以降のタイミングで、次の書き込み対象のメモリセルに接続された前記ビットラインに、書き込みデータに対応する電圧を印加する、
   磁気抵抗変化型記憶装置。
2. 前記行選択手段は、選択状態にあったワードラインの電圧が非アクティブレベルに達して以降のタイミングで、次の書き込み対象の前記メモリセルに接続されている前記ワードラインの電圧をアクティブレベルに設定する、
   請求項１に記載の磁気抵抗変化型記憶装置。
3. 前記書込手段は、前記書き込みトリガ信号に応答して、選択状態にあったワードラインの電圧が非アクティブレベルに達するのに要する時間以上の長さを有する所定の時間の経過後、次の書き込み対象のメモリセルに接続されている前記ビットラインに、次の書き込みデータに対応する電圧を印加し、
   前記行選択手段は、前記所定の時間の経過後、次の書き込み対象のメモリセルに接続されている前記ワードラインの電圧をアクティブレベルに設定する、
   請求項１又は２に記載の磁気抵抗変化型記憶装置。
4. 前記書き込みトリガ信号が供給される遅延回路をさらに備え、
   前記行選択手段は、前記書き込みトリガ信号に応答して、選択中のワードラインの電圧を非アクティブレベルに設定し、前記遅延回路から出力された前記書き込みトリガ信号に応答して、次の書き込み対象の前記メモリセルに接続されている前記ワードラインをアクティブレベルに設定し、
   前記書込手段は、前記遅延回路から出力された前記書き込みトリガ信号に応答して、次の書き込み対象のメモリセルに接続されている前記ビットラインに、次の書き込みデータに対応する電圧を印加する、
   請求項１，２又は３に記載の磁気抵抗変化型記憶装置。
5. 前記行選択手段と前記書込手段には、クロック信号が供給され、
   前記行選択手段と前記書込手段は、クロック信号に基づいて、前記所定の時間を求める、
   請求項３に記載の磁気抵抗変化型記憶装置。
6. 前記クロック信号として、第１のクロック信号と第２のクロック信号とを含む多相クロック信号を使用し、
   前記行選択手段と前記書込手段とは、前記第１のクロック信号と前記第２のクロック信号の位相差から前記所定の時間を求める、
   請求項５に記載の磁気抵抗変化型記憶装置。
7. ダミーのメモリセルが接続されたダミーのワードラインをさらに備え、
   前記行選択手段は、前記ワードラインの何れかの電圧をアクティブレベルに設定するときに前記ダミーのワードラインもアクティブレベルに設定し、アクティブレベルにあるワードラインの電圧を非アクティブレベルに設定するときに前記ダミーのワードラインの電圧も非アクティブレベルに設定し、
   前記書込手段は、前記ダミーのワードラインの電圧が非アクティブレベルとなったときに、前記ビットラインに書き込みデータに対応する電圧を設定する、
   請求項１，２又は３に記載の磁気抵抗変化型記憶装置。
8. 前記書込手段は、前記ダミーのワードラインの末端部分又は途中部分の電圧が非アクティブレベルとなったときに、前記ビットラインに書き込みデータに対応する電圧を印加する、
   請求項７に記載の磁気抵抗変化型記憶装置。
9. 前記行選択手段と前記書込手段は、
   書き込み対象のメモリセルに接続されたワードラインの電圧がアクティブレベルとなるタイミングと、前記ビットラインの電圧が書き込みデータに対応する電圧となるタイミングが一致するように、前記ワードラインと前記ビットラインを駆動する。
   請求項１から８の何れか１項に記載の磁気抵抗変化型記憶装置。
10. アクティブレベルにあるワードラインに接続されたメモリセルから、前記ビットラインを介して記憶データを読み出す読出手段をさらに備え、
    前記行選択手段は書き込みサイクル直後の読み出しサイクルにおいて、アクティブ状態にある前記ワードラインの電圧が非アクティブ状態に達してから、読み出し対象のメモリセルに接続されているワードラインの電圧をアクティブレベルとする、
    請求項１から９の何れか１項に記載の磁気抵抗変化型記憶装置。
11. 前記読出手段は、前記行選択手段が、読み出し対象のメモリセルに接続されたワードラインの電圧を非アクティブレベルに設定している期間に、前記ビットラインの電圧を基準電圧に設定する、
    請求項１０に記載の磁気抵抗変化型記憶装置。
12. 前記メモリセルの列毎に、前記ビットラインとの間で、前記磁気トンネル接合素子を介して電流が流れるソースラインが配置されており、
    前記ソースラインは、１書き込みサイクルにおいて、ハイレベルとローレベルに設定され、
    前記ハイレベルとローレベルの期間を設定する手段を備える、
    請求項１から１１の何れか１項に記載の磁気抵抗変化型記憶装置。
13. 各メモリセルは、対応するワードラインに制御端が接続された第１と第２のスイッチと、前記第１のスイッチの電流路に直列に接続された第１の磁気トンネル接合素子と、前記第２のスイッチの電流路に直列に接続された第２の磁気トンネル接合素子と、を備え、
    各列の前記ビットラインは、相補的に電圧が設定される第１と第２のビットラインから構成され、
    各メモリセルの前記第１のスイッチと前記第１の磁気トンネル接合素子との直列回路の一端は、対応する列の第１のビットラインに接続され、前記第２のスイッチと前記第２の磁気トンネル接合素子との直列回路の一端は、対応する列の第２のビットラインに接続され、
    前記メモリセルの列毎にソースラインが配置されており、
    各メモリセルの前記第１のスイッチと前記第１の磁気トンネル接合素子との直列回路の他端と、前記第２のスイッチと前記第２の磁気トンネル接合素子との直列回路の他端と、は、対応する列の前記ソースラインに共通に接続されており、
    前記ソースラインに電圧を設定する手段をさらに備える、
    請求項１から１２の何れか１項に記載の磁気抵抗変化型記憶装置。
14. 磁気トンネル接合素子を備えるメモリセルがマトリクス状に配置されたメモリセルと、
    同一行の前記メモリセルに共通に接続されたワードラインと、
    同一列の前記メモリセルに共通に接続されたビットラインと、
    を備える磁気抵抗変化型記憶装置のアクセス方法であって、
    選択中の前記ワードラインの電圧を非アクティブレベルに切り替え、ワードラインの電圧が非アクティブレベルに達した後で、次に選択するメモリセルに接続された前記ビットラインに書き込みデータに対応する電圧を印加する、
    磁気抵抗変化型記憶装置のアクセス方法。

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