KR100763231B1 - 상변화 메모리 장치 - Google Patents

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박무희
조백형
오형록
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삼성전자주식회사
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Abstract

상변화 메모리 장치가 제공된다. 상변화 메모리 장치는 다수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이, 및 다수의 기입 루프를 통해서 다수의 상변화 메모리 셀 중 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하는 기입 회로로, 셋 펄스는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전류량 또는 제2 전류량은 각 기입 루프마다 변하는 기입 회로를 포함한다.
상변화 메모리 장치, 기입 검증, 기입 루프, 셋 펄스

Description

상변화 메모리 장치{Phase change random access memory device}
도 1은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 개념적인 타이밍도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 상변화 메모리 장치에서 사용하는 셋 펄스를 설명하기 위한 도면이다.
도 5는 도 2 내지 도 4에서 사용되는 셋 펄스의 형태를 설명하기 위해, 하나의 셋 펄스만을 도시한 것이다.
도 6은 전류량과 상변화 물질의 저항과의 관계를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 상변화 메모리 셀에서 사용하는 셋 펄스를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도이다.
도 9는 도 8의 셋 제어 신호 제공부의 예시적인 블록도이다.
도 10 내지 도 12는 도 9의 셋 제어부의 예시적인 회로도들이다.
도 13은 도 8의 기입 드라이버의 예시적인 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 메모리 셀 어레이 140 : 비교부
142 : 검증 센스 앰프 144 : 데이터 입력 버퍼
160 : 기입 펄스 제공부 170 : 기입 드라이버
180 : 제어부 186 : 커맨드 버퍼
190 : 셋 제어 신호 제공부 192 : 오실레이터
194 : 레지스터 196 : 레벨 제어 신호 제공부
198 : 셋 제어부
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 기입 검증 동작을 채용한 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
상변화 메모리 장치는 상변화 물질에 셋 펄스 또는 리셋 펄스를 제공하고 이로 인해 발생하는 주울(joule)열을 이용하여 기입한다. 구체적으로, 리셋 펄스를 이용하여 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태 가 되도록 하거나, 셋 펄스를 이용하여 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
그런데, 신뢰성 있는 기입을 위해서 상변화 메모리 장치는 기입 검증(write verify) 동작을 채용할 수 있다. 즉, 기입하고자 하는 상변화 메모리 셀에 기저장된 데이터(이하, 이를 검증 데이터라 함)를 검증 독출(verify read)하고, 검증 데이터와 상변화 메모리 셀에 기입하려는 데이터(이하, 이를 기입 데이터라 함)를 비교하여 두 데이터가 서로 다른 페일(fail) 상변화 메모리 셀을 찾아내고, 기입 루프 동안 페일 상변화 메모리 셀에 기입 데이터를 기입한다. 이와 같은 검증 독출, 기입 루프를 기설정된 다수회 반복하여 기입 데이터를 기입하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 기입 동작의 신뢰성이 향상된 상변화 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 상변화 메모리 장치의 일 태양은 다수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이, 및 다수의 기입 루프를 통해서 다수의 상변화 메모리 셀 중 적어도 하나의 페일 상변화 메모리 셀에 셋 펄 스 또는 리셋 펄스를 제공하여 데이터를 기입하는 기입 회로로, 셋 펄스는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전류량 또는 제2 전류량은 각 기입 루프마다 변하는 기입 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 상변화 메모리 장치의 다른 태양은 다수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이, 및 다수의 기입 루프를 통해서 다수의 상변화 메모리 셀 중 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하는 기입 회로로, 기입 루프마다 셋 펄스의 전류량이 변하는 기입 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 상변화 메모리 장치의 또 다른 태양은 액티브 시간이 서로 중첩되지 않는 다수의 제어 펄스를 순차적으로 제공하는 레지스터, n(단, n은 자연수)번째 기입 루프를 나타내는 기입 루프 신호를 제공받아, n번째 기입 루프에 대응하는 레벨 제어 신호를 제공하는 레벨 제어 신호 제공부, 다수의 제어 펄스를 순차적으로 제공받아 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 셋 제어 신호를 제공하되, 레벨 제어 신호를 제공받아 제1 전압량 또는 제2 전압량을 변하게 하는 셋 제어부, 및 기입 데이터가 셋 데이터이면, 셋 제어 신호에 응답하여, 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전류량 또는 제2 전류량은 각 기입 루프마다 변하는 셋 펄스를 제공하고, 기입 데이터가 리셋 데이터이면, 리셋 펄스를 제공하는 기입 드라이버를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 개념적인 타이밍도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 장치는 다수의 기입 루프(L=1~11)를 통해서 기입 데이터를 기입하는데, 각 기입 루프(L=1~11)가 시작되기 전에 검증 독출(VERIFY_READ)을 하고, 기입 루프(L=1~11) 내에서는 검증 데이터와 기입 데이터가 서로 다른 적어도 하나의 페일 상변화 메모리 셀에만 기입 데이터를 기입하게 된다. 여기서, 검증 데이터는 기입하려고 하는 다수의 상변화 메모리 셀에 기저장된 데이터를 의미하고, 기입 데이터는 상기 다수의 상변화 메모리 셀에 기입하려는 데이터를 의미한다.
페일 상변화 메모리 셀에 기입 데이터를 기입하려면 페일 상변화 메모리 셀에 셋 펄스(I_SET) 또는 리셋 펄스(I_RESET)를 제공하여야 하는데, 본 발명의 실시예들에서는 각 기입 루프(L=1~11)마다 다른 전류량을 갖는 셋 펄스(I_SET) 또는 리셋 펄스(I_RESET)를 제공한다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 상변화 메모리 장치에서 사용하는 셋 펄스를 설명하기 위한 도면이다. 도 5는 도 2 내지 도 4에서 사용되는 셋 펄스의 형태를 설명하기 위해, 하나의 셋 펄스만을 도시한 것이다.
도 2 내지 도 5를 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 장치에서 사용하는 셋 펄스(I_SET)는 제1 전류량(a)에서 제2 전류량(b)으로 순차적으로 감소하는 다수의 스테이지(ST1~STn)를 포함하고, 특히, 본 발명에서 셋 펄스(I_SET)는 제1 전류량(a) 또는 제2 전류량(b)은 각 기입 루프(L=1~11)마다 변하게 된다. 구체적으로 셋 펄스(I_SET)의 제1 전류량(a) 또는 제2 전류량(b)은 각 기입루프마다 전류량이 증가할 수 있다.
도 2의 경우에는, 본 발명의 일 실시예에 따른 상변화 메모리 장치에서 사용하는 셋 펄스(I_SET)는 제1 전류량(a)은 기입 루프(L=1~11)가 증가함에 따라 증가하고, 제2 전류량(b)은 기입 루프(L=1~11)가 증가해도 일정하게 유지된다. 구체적으로, 첫번째 기입 루프(L=1)에서 셋 펄스(I_SET)는 0.5mA에서 0mA로 다수의 스테이지를 거쳐서 순차적으로 감소하고, 두번째 기입 루프(L=2)에서 셋 펄스(I_SET)는 0.55mA에서 0mA로 다수의 스테이지를 거쳐서 순차적으로 감소한다.
도 3의 경우에는, 본 발명의 다른 실시예에 따른 상변화 메모리 장치에서 사용하는 셋 펄스(I_SET)는 제1 전류량(a)은 기입 루프(L=1~11)가 증가해도 일정하게 유지되고, 제2 전류량(b)은 기입 루프(L=1~11)가 증가함에 따라 증가한다. 구체적으로, 첫번째 기입 루프(L=1)에서 셋 펄스(I_SET)는 1.0mA에서 0mA로 다수의 스테이지를 거쳐서 순차적으로 감소하고, 두번째 기입 루프(L=2)에서 셋 펄스(I_SET)는 0.1mA에서 0.05mA로 다수의 스테이지를 거쳐서 순차적으로 감소한다.
도 4의 경우에는, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치에서 사용하는 셋 펄스(I_SET)는 제1 전류량(a) 및 제2 전류량(b)은 각각 기입 루프가 증가함에 따라 증가한다. 구체적으로, 첫번째 기입 루프(L=1)에서 셋 펄스(I_SET)는 0.5mA에서 0mA로 다수의 스테이지를 거쳐서 순차적으로 감소하고, 두번째 기입 루프(L=2)에서 셋 펄스(I_SET)는 0.55mA에서 0.05mA로 다수의 스테이지를 거쳐서 순차적으로 감소한다. 도 4에서는 기입 루프(L=1~11)가 증가함에 따라 변하는 제1 전류량(a) 및 제2 전류량(b)의 증가량은 동일한 경우를 도시하였으나, 이에 한정되는 것은 아니다.
한편, 도 2 내지 도 4에서 도시된 셋 펄스(I_SET)의 펄스 폭은 기입 루프(L=1~11)가 증가하더라도 일정하게 유지되는 경우를 도시하였으나, 이에 한정되는 것은 아니다. 또한, 도 2 내지 도 4에서 도시된 셋 펄스(I_SET)는, 기입 루프(L=1~11)가 증가함에 따라 제1 전류량(a) 또는 제2 전류량(b)은 동일한 전류량씩, 예를 들어, 0.05mA씩 증가하는 경우를 설명하였으나, 이에 한정되는 것은 아니다. 또한, 도 2에서 제2 전류량(b)을 0mA로 예를 들었으나 이에 한정되는 것은 아니고, 도 3에서 제1 전류량(a)을 1.0mA로 예를 들었으나 이에 한정되는 것은 아니다. 도 2 내지 도 4에서 도시된 셋 펄스(I_SET)는 30개의 스테이지를 갖는 경우를 예를 들어, 도시하였으나 이에 한정되는 것은 아니다.
이와 같이 셋 펄스(I_SET)를 기입 루프(L=1~11)가 증가함에 따라 셋 펄스(I_SET)의 전류량을 변화시키는 이유는 다음과 같다.
메모리 셀 어레이 내부의 다수의 상변화 메모리 셀의 위치에 따라 각 상변화 메모리 셀의 기생 부하(parasitic loading)가 서로 다를 수 있고, 상변화 메모리 셀과 커플링되어 있는 비트 라인 또는 워드 라인 사이의 부하가 서로 다를 수 있다. 따라서, 상변화 메모리 셀을 셋 상태 또는 리셋 상태로 만드는 셋 펄스 또는 리셋 펄스의 전류량이 달라질 수 있다.
한편, 상변화 메모리 셀의 상변화 물질은 특정 전류량에 의해 셋 저항 상태가 되고 난 후에는, 상기 특정 전류량보다 작은 전류량에 의해서는 셋 저항 상태를 그대로 유지하는 특성을 갖는다. 구체적으로, 전류량과 상변화 물질의 저항과의 관계를 나타낸 도 6을 참조하면, 상변화 메모리 셀(A)에 제공하는 펄스의 전류량을 증가시키면 상변화 메모리 셀(A)의 저항이 줄어드는데, 상변화 메모리 셀(A)에 제공하는 펄스의 전류량이 약 1mA이면 상변화 메모리 셀(A)의 저항은 최저가 된다. 상변화 메모리 셀(A)에 제공하는 펄스의 전류량이 1mA를 넘으면 상변화 메모리 셀(A)의 저항은 점점 증가하고, 약 1.2mA이상 되면 상변화 메모리 셀(A)의 저항은 최대가 되고 저항이 더 이상 증가되지 아니하는 포화상태가 된다. 상변화 메모리 셀(A)의 저항이 최대인 상태에서 다시 제공하는 펄스의 전류량을 줄이면 상변화 메모리 셀(A)의 저항도 줄어든다. 그런데, 전류량이 1mA 이하가 되더라도 상변화 메모리 셀(A)의 저항이 다시 증가되지 아니하고 일정한 값을 유지한다. 즉, 전류량을 1mA 이하로 낮추더라도 상변화 메모리 셀(A)의 저항은 도 6의 곡선(ⅰ)에 도시된 것과 같이 일정한 값을 유지한다. 상변화 메모리 셀(A)에 제공하는 펄스의 전류량이 1mA일 경우의 상변화 메모리 셀의 저항 상태를 셋 저항 상태라고 정의한다면, 상변화 메모리 셀(A)로 제공하는 펄스의 전류량을 증가시킨 후 다시 감소시키는 경우 상변화 메모리 셀(A)은 계속 셋 저항 상태를 유지한다는 것을 알 수 있다. 이와 같은 원리는 상변화 메모리 셀(B)에 대해서도 마찬가지로 적용되나, 전술한 바와 같이 기생 부하, 비트 라인 또는 워드 라인 사이의 부하 등의 차이에 의해 셋 저항 상태를 만드는 전류량이 다를 뿐이다.
이러한 특성을 이용하여 셋 펄스(I_SET)의 형태를 제1 전류량(a)에서 제2 전류량(b)으로 순차적으로 감소하는 다수의 스테이지를 갖도록 하면, 다수의 상변화 메모리 셀을 각각 셋 상태로 만드는 셋 펄스(I_SET)의 전류량이 다르다 하더라도, 셋 상태로 만들어야 하는 다수의 상변화 메모리 셀 모두를 셋 상태로 만들 수 있다.
한편, 본 발명에서 n(단, n는 자연수)번째 기입 루프(L=n)에서 전술한 바와 같은 셋 펄스(I_SET)를 상변화 메모리 셀에 제공하여 데이터를 기입하였으나 제대로 기입되지 않아 페일 상변화 메모리 셀로 판정될 경우, n+1번째 기입 루프(L=n+1)에서 n번째 기입 루프(L=n)에서 제공하였던 셋 펄스(I_SET)와 다른 전류량을 갖는 셋 펄스(I_SET)를 제공한다. 왜냐하면, 상변화 메모리 셀은 플래시 메모리 셀과는 달리 누적 효과가 없으므로 동일한 전류량을 갖는 셋 펄스(I_SET)를 제공할 경우 데이터가 제대로 기입되지 않을 수 있기 때문이다. 즉, 플래쉬 메모리 셀은 플로팅 게이트(floating gate)에 전자를 축적함으로써 데이터 기입이 이루어지기 때문에, 플로팅 게이트에 전자가 조금씩 누적되기 시작하여 특정량 이상이 누적되면 데이터가 제대로 기입된 것으로 판정될 수 있다. 그러나, 상변화 메모리 셀 은 특정 전류량 이상의 셋 펄스(I_SET)가 제공되지 않으면 상변화 물질이 상변화를 하지 않기 때문에, 특정 전류량에 미치지 못하는 전류는 제공되더라도 데이터 기입에 영향을 미치지 못한다. 따라서, n+1번째 기입 루프(L=n+1)에서는 n번째 기입 루프(L=n)보다 전류량을 높여서 셋 펄스(I_SET)를 제공하여야 한다.
따라서, 이와 같이 각 기입 루프마다 전류량을 조절하게 되면 기입 동작의 효율성 및 신뢰성이 향상될 수 있다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 상변화 메모리 셀에서 사용하는 셋 펄스를 나타낸 도면이다.
도 7a 및 도 7b를 참조하면, 본 발명의 또 다른 실시예에 따른 상변화 메모리 셀에서 사용하는 셋 펄스(I_SET)는 제1 전류량(a)에서 제2 전류량(b)으로 순차적으로 감소하는 다수의 스테이지(ST1~STn)를 포함하고, 각 스테이지(ST1~STn) 사이에 배치되고 기설정된 전류량을 갖는 구간을 포함할 수 있다. 도 7a는 기설정된 전류량이 0mA이고, 도 7b는 기설정된 전류량이 0mA 초과된 값을 갖는 경우를 도시한 것이다. 도면으로 표시하지 않았으나, 도 2 내지 도 4에 도시된 것과 유사하게 본 발명의 또 다른 실시예에 따른 상변화 메모리 셀은 각 기입 루프마다 제1 전류량(a) 또는 제2 전류량(b)을 변하게 할 수 있다.
도 8은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 블록도이다. 도 8에서는 설명의 편의를 위해서 기입 루프가 증가함에 따라 도 2 내지 도 4에서와 같이 셋 펄스의 전류량은 증가하고, 리셋 펄스의 전류량은 증가하지 않는 경우를 예로 들었다.
우선 도 8을 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 장치는 메모리 셀 어레이(110), 로우 디코더(124), 컬럼 디코더(126), 어드레스 버퍼(128) 및 기입 회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 셀 그룹으로 구분될 수 있는 다수의 상변화 메모리 셀을 포함한다. 도면에는 도시하지 않았으나, 상변화 메모리 셀은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 본 발명의 실시예들에서는 예를 들어, 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 이용할 수 있다.
로우 디코더(124)는 어드레스 버퍼(128)로부터 로우 어드레스(XA)를 제공받아 디코딩하여 기입될 다수의 상변화 메모리 셀의 행(row)을 지정한다. 컬럼 디코더(126)는 어드레스 버퍼(128)로부터 컬럼 어드레스(YA)를 제공받아 디코딩하여 기입될 다수의 상변화 메모리 셀의 열(column)을 지정한다.
기입 회로(130)는 다수의 기입 루프를 통해서, 상기 지정된 다수의 상변화 메모리 셀 중 다수의 페일 상변화 메모리 셀에 셋 펄스(I_SET) 또는 리셋 펄 스(I_RESET)를 제공하여 데이터를 기입하는데, 셋 펄스(I_SET)는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 도 2 내지 도 4에서 설명된 바와 같이 제1 전류량 또는 제2 전류량은 각 기입 루프마다 변할 수 있다. 즉, 기입 루프가 증가함에 따라 제1 전류량은 증가하고 제2 전류량은 일정하게 유지될 수도 있고, 기입 루프가 증가함에 따라 제1 전류량은 일정하게 유지되고 제2 전류량은 증가할 수도 있고, 기입 루프가 증가함에 따라 제1 전류량 및 제2 전류량이 모두 증가할 수도 있다. 이러한 기입 회로(130)는 비교부(140), 검증 센스 앰프(142), 데이터 입력 버퍼(144), 기입 펄스 제공부(160), 기입 드라이버(170), 제어부(180), 커맨드 버퍼(186), 셋 제어 신호 제공부(190) 등을 포함할 수 있다.
비교부(140)는 검증 센스 앰프(142)에 의해 다수의 상변화 메모리 셀로부터 검증 독출된 데이터(VDATA)(이하, 검증 데이터라 함)와, 데이터 입력 버퍼(144)를 통해서 입력된 데이터(WDATA)(이하, 기입 데이터라 함)를 비교하여, 비교 신호(PASS)를 출력한다. 비교 신호(PASS)에는 k개의 상변화 메모리 셀 중 검증 데이터(VDATA)와 기입 데이터(WDATA)가 서로 다른 적어도 하나의 페일(fail) 상변화 메모리 셀을 나타낸다.
제어부(180)는 기입 명령을 제공받아 다수의 페일 상변화 메모리 셀이 기입되기 위한 n(단, n은 자연수)번째 기입 루프를 나타내는 기입 루프 신호(WT_LOOP)를 기입 펄스 제공부(160), 셋 제어 신호 제공부(190) 등에 제공한다. 도면에는 표시하지 않았으나, 기입 펄스 제공부(160), 셋 제어 신호 제공부(190), 검증 센스 앰프(142), 기입 드라이버(170) 등에 별도의 동작 인에이블 신호를 제공하여 기입 동작을 제어할 수 있다.
셋 제어 신호 제공부(190)는 n번째 기입 루프를 나타내는 기입 루프 신호(WT_LOOP)를 제공받아, 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전압량 또는 제2 전압량은 각 기입 루프마다 변하는 셋 제어 신호(SET_CON)를 제공한다. 즉, 셋 제어 신호(SET_CON)는 도 2 내지 도 4의 셋 펄스와 동일 또는 유사한 파형을 갖는다. 즉, 기입 루프가 증가함에 따라 제1 전압량은 증가하고 제2 전압량은 일정하게 유지되거나, 기입 루프가 증가함에 따라 제1 전압량은 일정하게 유지되고 제2 전압량은 증가하거나, 기입 루프가 증가함에 따라 제1 및 제2 전압량 모두 증가할 수 있다. 또한, 도 7a 및 도 7b처럼 각 스테이지 사이에 배치되고 기설정된 전압량을 갖는 구간이 있을 수도 있다. 또한, 액티브 시간이 서로 중첩되지 않는 다수의 제어 펄스(PS)를 순차적으로 제공한다. 이러한 셋 제어 신호 제공부(190)의 자세한 블록은 도 9를 이용하여 후술한다.
기입 펄스 제공부(160)는 비교 신호(PASS), 기입 루프 신호(WT_LOOP), 제어 펄스(PS)를 제공받아, 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)를 제공한다. 여기서, 셋 펄스 폭 제어 신호(PWD_SET)는 순차적으로 제공되는 다수의 제어 펄스(PS) 중 첫번째 제어 펄스의 액티브 시점에서 액티브되며, 다수의 제어 펄스(PS) 중 마지막 제어 펄스(PS)의 인액티브(inactive) 시점에서 인액티브된다.
기입 드라이버(170)는 기입 데이터(WDATA), 셋 제어 신호(SET_CON), 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)를 제공받고, 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스(I_SET) 또는 리셋 펄스(I_RESET)를 제공하여 기입 데이터(WDATA)를 기입한다. 구체적으로 기입 드라이버(170)는 기입 데이터(WDATA)가 셋 데이터이면, 셋 제어 신호(SET_CON)에 응답하여 셋 펄스 폭 제어 신호(PWD_SET)가 액티브되어 있는 동안 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하고, 제1 전류량 또는 제2 전류량은 각 기입 루프마다 변하는 셋 펄스(I_SET)를 제공하고, 기입 데이터(WDATA)가 리셋 데이터이면, 리셋 펄스 폭 제어 신호(PWD_RESET)가 액티브되어 있는 동안 리셋 펄스(I_RESET)를 제공한다. 이러한 기입 드라이버(170)의 예시적인 회로도는 도 13에 도시되어 있다.
도 9는 도 8의 셋 제어 신호 제공부의 예시적인 블록도이다.
우선 도 9를 참조하면, 셋 제어 신호 제공부(190)는 오실레이터(192), 레지스터(194), 레벨 제어 신호 제공부(196), 셋 제어부(198)를 포함한다.
오실레이터(192)는 클럭(POSC)을 제공하고, 레지스터(194)는 클럭(POSC)을 제공받아 액티브 시간이 서로 중첩되지 않는 다수의 제어 펄스(PS)를 순차적으로 제공한다.
레벨 제어 신호 제공부(196)는 n번째 기입 루프를 나타내는 기입 루프 신호(WT_LOOP)를 제공받아, n번째 기입 루프에 대응하는 레벨 제어 신호를 제공한다. n번째 기입 루프에 대응하는 레벨 제어 신호를 제공하는 방법은 여러가지 있을 수 있다. 예를 들어, 각 기입 루프에 해당할 때 제공하는 레벨 제어 신호를 별도의 메모리에 저장해 두었다가 n번째 기입 루프를 나타내는 기입 루프 신호(WT_LOOP)가 입력되면 출력할 수도 있고, 입력되는 기입 루프 신호(WT_LOOP)를 디코딩하여 레벨 제어 신호를 생성하여 출력할 수도 있다.
셋 제어부(198)는 다수의 제어 펄스(PS)를 순차적으로 제공받아 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 셋 제어 신호(SET_CON)를 제공하되, 레벨 제어 신호(L_CON)를 제공받아 제1 전압량 또는 제2 전압량을 변하게 한다.
이러한 셋 제어부(198)에 대해 도 10 내지 도 12를 참조하여 자세히 설명한다.
도 10의 셋 제어부(198a)는 도 2의 셋 펄스(I_SET)를 생성하기 위해서 사용되는 셋 제어 신호(SET_CON)를 생성하기 위한 회로도이다. 셋 제어부(198a)는 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된 다수의 저항(R11~Ra)을 포함하는 제1 저항열(210)와, 레벨 제어 신호(L_CON21~L_CONb)를 제공받아 제1 노드(N1)의 전압 레벨을 조절하는 제1 전압 레벨 조절부(220)와, 다수의 제어 펄스(PS)를 순차적으로 제공받아 제1 저항열(210)의 다수의 저항(R11~Ra) 사이의 노드 전압을 순차적으로 출력하는 전송부(230)를 포함한다.
여기서, 제1 전압 레벨 조절부(220)는 제1 노드(N1)와 전원 전압(VDD) 사이에 직렬로 연결된 다수의 저항(R21~Rb)을 포함하는 제2 저항열(222), 제2 저항열(222)의 다수의 저항(R21~Rb) 사이의 노드에 연결되고, 레벨 제어 신호(L_CON21~L_CONb)에 응답하여 선택적으로 턴온되는 다수의 PMOS 트랜지스터(224)를 포함할 수 있다.
도 11의 셋 제어부(198b)는 도 3의 셋 펄스(I_SET)를 생성하기 위해서 사용되는 셋 제어 신호(SET_CON)를 생성하기 위한 회로도이다. 셋 제어부(198b)는 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된 다수의 저항(R11~Ra)을 포함하는 제1 저항열(210)과, 레벨 제어 신호(L_CON31~L_CONc)를 제공받아 제2 노드(N2)의 전압 레벨을 조절하는 제2 전압 레벨 조절부(240)와, 다수의 제어 펄스(PS)를 순차적으로 제공받아 제1 저항열(210)의 다수의 저항(R11~Ra) 사이의 노드 전압을 순차적으로 출력하는 전송부(230)를 포함한다.
여기서, 제2 전압 레벨 조절부(240)는 제2 노드(N2)와 접지 전압(VSS) 사이에 직렬로 연결된 다수의 저항(R31~Rc)을 포함하는 제3 저항열(242), 제3 저항열(242)의 다수의 저항(R31~Rc) 사이의 노드에 연결되고, 레벨 제어 신호(L_CON31~L_CONc)에 응답하여 선택적으로 턴온되는 다수의 NMOS 트랜지스터(244)를 포함할 수 있다.
도 12의 셋 제어부(198c)는 도 4의 셋 펄스(I_SET)를 생성하기 위해서 사용되는 셋 제어 신호(SET_CON)를 생성하기 위한 회로도이다. 셋 제어부(198c)는 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된 다수의 저항(R11~Ra)을 포함하는 제1 저항열(210)과, 레벨 제어 신호(L_CON21~L_CONb, L_CON31~L_CONc)를 제공받아 제1 노드(N1), 제2 노드(N2)의 전압 레벨을 조절하는 제1 및 제2 전압 레벨 조절부(220, 240)와, 다수의 제어 펄스(PS)를 순차적으로 제공받아 제1 저항열(210)의 다수의 저항(R11~Ra) 사이의 노드 전압을 순차적으로 출력하는 전송부(230)를 포함한다. 제1 및 제2 전압 레벨 조절부(220, 240)의 구성은 도 10 및 도 11에서 설명 한 바와 같다.
도 13은 도 8의 기입 드라이버의 예시적인 회로도이다.
도 13을 참조하면, 기입 드라이버(170)는 기입 드라이버 제어부(172), 셋 펄스 구동부(174), 리셋 펄스 구동부(176) 및 풀다운부(178)를 포함한다.
기입 드라이버 제어부(172)는 기입 데이터(WDATA), 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)를 제공받아 각각 셋 펄스 구동부(174), 리셋 펄스 구동부(176), 풀다운부(178)를 제어하는 제1 내지 제3 출력 신호(OUT1, OUT2, OUT3)를 제공한다. 기입 드라이버 제어부(172)는 다수의 인버터(INV1, INV2)와, 다수의 낸드 게이트(NAND1, NAND2)와, 노아 게이트(NOR)를 포함할 수 있다. 제1 출력 신호(OUT1)는 기입 데이터(WDATA)의 반전 신호 및 셋 펄스 폭 제어 신호(PWD_SET)의 낸드 연산 신호의 반전 신호이고, 제2 출력 신호(OUT2)는 기입 데이터(WDATA)와 리셋 펄스 폭 제어 신호(PWD_RESET)의 낸드 연산 신호이고, 제3 출력 신호(OUT3)는 리셋 펄스 폭 제어 신호(PWD_RESET)와 셋 펄스 폭 제어 신호(PWD_SET)의 노아 연산 신호이다.
셋 펄스 구동부(174)는 셋 제어 신호(SET_CON)와 제1 출력 신호(OUT1)를 제공받아 셋 펄스(I_SET)를 제공한다. 셋 펄스 구동부(174)는 다수의 NMOS 트랜지스터(MN1, MN2)와, 다수의 PMOS 트랜지스터(MP1, MP2, MP3)를 포함한다.
리셋 펄스 구동부(176)는 제2 출력 신호(OUT2)를 제공받아 리셋 펄스(I_RESET)를 제공한다. 리셋 펄스 구동부(176)는 제2 출력 신호(OUT2)에 응답하여 턴온되는 PMOS 트랜지스터(MP4)를 포함한다.
풀다운부(178)는 제3 출력 신호(OUT3)를 제공받아 출력 노드(NOUT)의 레벨을 풀다운하는 역할을 한다. 풀다운부(178)는 제3 출력 신호(OUT3)에 응답하여 턴온되는 NMOS 트랜지스터(MN3)를 포함하는데, NMOS 트랜지스터(MN3)의 전류 구동 능력은 PMOS 트랜지스터(MP3, MP4)의 전류 구동 능력보다 크다.
상변화 메모리 셀에 셋 상태를 기입하는 경우, 기입 드라이버(170)의 동작을 살펴보면 다음과 같다.
기입 데이터(WDATA)는 로우 레벨이고, 셋 펄스 폭 제어 신호(PWD_SET)는 하이 레벨이므로, 낸드 게이트(NAND1)는 로우 레벨의 신호를 출력하고, 인버터(INV2)를 거쳐서 제1 출력 신호(OUT1)는 하이 레벨이 된다. 따라서, NMOS 트랜지스터(MN1)는 턴온되고, PMOS 트랜지스터(MP2)는 턴오프된다. 또한, 낸드 게이트(NAND2)는 제2 출력 신호(OUT2)를 하이 레벨로 출력하여 PMOS 트랜지스터(MP4)는 턴오프되고, 노아 게이트(NOR)는 제3 출력 신호(OUT3)를 로우 레벨로 출력하고 NMOS 트랜지스터(MN3)는 턴 오프 된다.
이와 같은 상태에서, 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전압량 또는 제2 전압량은 각 기입 루프마다 변하는 셋 제어 신호(SET_CON)가 입력되면, 셋 제어 신호(SET_CON)의 전압량에 따라 NMOS 트랜지스터(MN2)의 턴온되는 정도가 달라진다. 이에 따라서, 노드(N3)의 노드 전압이 달라지고, PMOS 트랜지스터(MP3)의 턴온되는 정도도 달라진다. 즉, 셋 제어 신호(SET_CON)의 파형과 동일 또는 유사한 파형이 셋 펄스(I_SET)로 출력되게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 상변화 메모리 장치는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 제1 전류량 및 제2 전류량은 각 기입 루프마다 변하는 셋 펄스를 사용함으로써, 기입 동작의 신뢰성이 향상시킬 수 있다.

Claims (26)

  1. 다수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이; 및
    다수의 기입 루프를 통해서 상기 다수의 상변화 메모리 셀 중 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하는 기입 회로로, 상기 셋 펄스는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 상기 제1 전류량 또는 제2 전류량은 상기 각 기입 루프마다 변하는 기입 회로를 포함하는 상변화 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 전류량은 상기 기입 루프가 증가함에 따라 증가하고, 상기 제2 전류량은 상기 기입 루프가 증가해도 일정하게 유지되는 상변화 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 전류량은 상기 기입 루프가 증가해도 일정하게 유지되고, 상기 제2 전류량은 상기 기입 루프가 증가함에 따라 증가하는 상변화 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 전류량 및 제2 전류량은 각각 상기 기입 루프가 증가함에 따라 증가하는 상변화 메모리 장치.
  5. 제 4항에 있어서,
    상기 기입 루프가 증가함에 따라 변하는 상기 제1 전류량 및 제2 전류량의 증가량은 동일한 상변화 메모리 장치.
  6. 제 1항에 있어서,
    상기 셋 펄스는 각 스테이지 사이에 배치되고 기설정된 전류량을 갖는 구간을 더 포함하는 상변화 메모리 장치.
  7. 제 1항에 있어서,
    상기 셋 펄스의 펄스 폭은 상기 기입 루프가 증가해도 일정하게 유지되는 상변화 메모리 장치.
  8. 제 1항에 있어서,
    상기 리셋 펄스는 기입 루프가 증가함에 따라 전류량을 증가시키는 상변화 메모리 장치.
  9. 제 1항에 있어서, 상기 기입 회로는,
    상기 다수의 상변화 메모리 셀로부터 독출된 다수의 검증 데이터와, 상기 다수의 상변화 메모리 셀에 기입하려는 다수의 기입 데이터를 비교하여, 상기 검증 데이터 및 기입 데이터가 서로 다른 다수의 페일(fail) 상변화 메모리 셀을 나타내는 비교 신호를 출력하는 비교부;
    기입 명령을 제공받아 상기 다수의 페일 상변화 메모리 셀이 기입되기 위한 n(단, n은 자연수)번째 기입 루프를 나타내는 기입 루프 신호를 제공하는 제어부;
    상기 기입 루프 신호를 제공받아, 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 상기 제1 전압량 또는 제2 전압량은 상기 각 기입 루프마다 변하는 셋 제어 신호를 제공하는 셋 제어 신호 제공부;
    상기 비교 신호 및 기입 루프 신호를 제공받아, 상기 셋 펄스 폭 제어 신호 및 리셋 펄스 폭 제어 신호를 제공하는 기입 펄스 제공부; 및
    상기 기입 데이터, 상기 셋 제어 신호, 상기 셋 펄스 폭 제어 신호 및 리셋 펄스 폭 제어 신호를 제공받아, 상기 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 상기 기입 데이터를 기입하는 기입 드라이버를 포함하는 상변화 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 전압량은 상기 기입 루프가 증가함에 따라 증가하고, 상기 제2 전압량은 상기 기입 루프가 증가해도 일정하게 유지되는 상변화 메모리 장치.
  11. 제 9항에 있어서,
    상기 제1 전압량은 상기 기입 루프가 증가해도 일정하게 유지되고, 상기 제2 전압량은 상기 기입 루프가 증가함에 따라 증가하는 상변화 메모리 장치.
  12. 제 9항에 있어서,
    상기 제1 전압량 및 제2 전압량은 각각 상기 기입 루프가 증가함에 따라 증가하는 상변화 메모리 장치.
  13. 제 9항에 있어서,
    상기 셋 제어 신호는 각 스테이지 사이에 배치되고 기설정된 전압량을 갖는 구간을 더 포함하는 상변화 메모리 장치.
  14. 제 9항에 있어서, 상기 셋 신호 제공부는,
    액티브 시간이 서로 중첩되지 않는 다수의 제어 펄스를 순차적으로 제공하는 레지스터;
    n(단, n은 자연수)번째 기입 루프를 나타내는 기입 루프 신호를 제공받아, 상기 n번째 기입 루프에 대응하는 레벨 제어 신호를 제공하는 레벨 제어 신호 제공부; 및
    상기 다수의 제어 펄스를 순차적으로 제공받아 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 셋 제어 신호를 제공하되, 상기 레벨 제어 신호를 제공받아 상기 제1 전압량 또는 제2 전압량을 변하게 하는 셋 제어부를 포함하는 상변화 메모리 장치.
  15. 제 14항에 있어서, 상기 셋 제어부는,
    제1 노드와 제2 노드 사이에 직렬로 연결된 다수의 저항을 포함하는 제1 저항열;
    상기 레벨 제어 신호를 제공받아, 상기 제1 노드 또는 상기 제2 노드의 전압 레벨을 조절하는 전압 레벨 조절부; 및
    상기 다수의 제어 펄스를 순차적으로 제공받아, 상기 제1 저항열의 상기 다수의 저항 사이의 노드 전압을 순차적으로 출력하는 전송부를 포함하는 상변화 메모리 장치.
  16. 제 15항에 있어서, 상기 전압 레벨 조절부는,
    상기 제1 노드와 전원 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제2 저항열; 및
    상기 제2 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 PMOS 트랜지스터를 포함하는 상변화 메모리 장치.
  17. 제 15항에 있어서, 상기 전압 레벨 조절부는,
    상기 제2 노드와 접지 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제3 저항열; 및
    상기 제3 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 NMOS 트랜지스터를 포함하는 상변화 메모리 장치.
  18. 제 15항에 있어서, 상기 전압 레벨 조절부는,
    상기 제1 노드와 전원 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제2 저항열;
    상기 제2 노드와 접지 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제3 저항열;
    상기 제2 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 PMOS 트랜지스터; 및
    상기 제3 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 NMOS 트랜지스터를 포함하는 상변화 메모리 장치.
  19. 다수의 상변화 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 다수의 기입 루프를 통해서 상기 다수의 상변화 메모리 셀 중 적어도 하나의 페일 상변화 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하는 기입 회로로, 상기 기입 루프마다 상기 셋 펄스의 전류량이 변하는 기입 회로를 포함하는 상변화 메모리 장치.
  20. 제 19항에 있어서,
    상기 셋 펄스는 제1 전류량에서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 펄스 형태로, 상기 제1 전류량 또는 제2 전류량은 상기 각 기입 루프마다 변하는 상변화 메모리 장치.
  21. 제 20항에 있어서,
    상기 셋 펄스는 각 스테이지 사이에 배치되고 기설정된 전류량을 갖는 구간을 더 포함하는 상변화 메모리 장치.
  22. 액티브 시간이 서로 중첩되지 않는 다수의 제어 펄스를 순차적으로 제공하는 레지스터;
    n(단, n은 자연수)번째 기입 루프를 나타내는 기입 루프 신호를 제공받아, 상기 n번째 기입 루프에 대응하는 레벨 제어 신호를 제공하는 레벨 제어 신호 제공부;
    상기 다수의 제어 펄스를 순차적으로 제공받아 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 셋 제어 신호를 제공하되, 상기 레벨 제어 신호를 제공받아 상기 제1 전압량 또는 제2 전압량을 변하게 하는 셋 제어부; 및
    기입 데이터가 셋 데이터이면, 상기 셋 제어 신호에 응답하여, 제1 전류량에 서 제2 전류량으로 순차적으로 감소하는 다수의 스테이지를 포함하며 상기 제1 전류량 또는 제2 전류량은 상기 각 기입 루프마다 변하는 셋 펄스를 제공하고, 기입 데이터가 리셋 데이터이면, 리셋 펄스를 제공하는 기입 드라이버를 포함하는 상변화 메모리 장치.
  23. 제 22항에 있어서, 상기 셋 제어부는,
    제1 노드와 제2 노드 사이에 직렬로 연결된 다수의 저항을 포함하는 제1 저항열;
    상기 레벨 제어 신호를 제공받아, 상기 제1 노드 또는 상기 제2 노드의 전압 레벨을 조절하는 전압 레벨 조절부; 및
    상기 다수의 제어 펄스를 순차적으로 제공받아, 상기 제1 저항열의 상기 다수의 저항 사이의 노드 전압을 순차적으로 출력하는 전송부를 포함하는 상변화 메모리 장치.
  24. 제 23항에 있어서, 상기 전압 레벨 조절부는,
    상기 제1 노드와 전원 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제2 저항열; 및
    상기 제2 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 PMOS 트랜지스터를 포함하는 상변화 메모리 장치.
  25. 제 23항에 있어서, 상기 전압 레벨 조절부는,
    상기 제2 노드와 접지 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제3 저항열; 및
    상기 제3 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 NMOS 트랜지스터를 포함하는 상변화 메모리 장치.
  26. 제 23항에 있어서, 상기 전압 레벨 조절부는,
    상기 제1 노드와 전원 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제2 저항열;
    상기 제2 노드와 접지 전압 사이에 직렬로 연결된 다수의 저항을 포함하는 제3 저항열;
    상기 제2 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 PMOS 트랜지스터; 및
    상기 제3 저항열의 상기 다수의 저항 사이의 노드에 연결되고, 상기 레벨 제어 신호에 응답하여 선택적으로 턴온되는 다수의 NMOS 트랜지스터를 포함하는 상변화 메모리 장치.
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