KR20090049289A - 상 변화 메모리 장치의 기입 드라이버 회로 - Google Patents

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Abstract

상 변화 메모리 장치의 기입 드라이버 회로가 개시된다. 본 발명의 제 1 실시예에 따른 기입 드라이버 회로는, 기입 전류 레벨 조절부 및 기입 전류 출력부를 구비한다. 기입 전류 레벨 조절부는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서, 셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정한다. 기입 전류 출력부는 상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력한다. 본 발명에 따른 상 변화 메모리 장치의 기입 드라이버 회로는 셋 전류를 생성하기 위한 트랜지스터 및 리셋 전류를 생성하기 위한 트랜지스터를 공유함으로써, 레이아웃 면적을 감소시키면서도 리셋 전류의 크기를 조절할 수 있는 장점이 있다.

Description

상 변화 메모리 장치의 기입 드라이버 회로{Wirte driver circuit of phase-change random access memory}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 셋 전류 및 리셋 전류의 생성을 동일한 구동 트랜지스터에 의함으로써, 반도체 메모리 장치의 레이아웃 면적을 감소시키면서도 리셋 전류의 크기도 조절할 수 있는 상 변화 메모리 장치의 기입 드라이버 회로에 관한 것이다.
PRAM(Phase-change Random Access Memory)은 온도 변화에 따른 상 전이에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다.)을 이용하여 데이터를 저장하는 비휘발성 메모리 소자이다. PRAM은 DRAM의 모든 장점과 불 휘발성, 저소비전력 이라는 특징을 가진다. 기입 동작 시, 상 변화 물질에 전류를 흐르게 하면 상 변화 물질이 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)로 전이된다.
상 변화 물질의 결정 상태 또는 비정질 상태는 상 변화 물질에 흐르는 전류의 크기와 양에 좌우된다. 상 변화 물질에 큰 전류를 짧은 시간동안 흐르게 하면 상 변화 물질은 비정질 상태로 변화되는데 이러한 상태를 보통 리셋(reset) 상태라 고 부르며 데이터 "1" 에 대응된다.
상 변화 물질에 리셋 전류보다 작은 전류를 긴 시간동안 흐르게 하면 상 변화 물질은 결정 상태로 변화되는데 이러한 상태를 보통 셋(set) 상태라고 부르며 데이터 "0" 에 대응된다.
상 변화 물질이 리셋 상태인 경우의 저항이 셋 상태인 경우의 저항보다 크다. 초기에 셋 상태에 있는 메모리 셀을 리셋 상태로 바꾸고자 할 때, 상 변화 물질에 리셋 전류를 흐르게 하여 용융점(Melting Temperature)이상으로 상 변화 물질을 가열한 뒤 급속히 냉각(fast quenching)시키면 상 변화 물질은 리셋 상태가 된다.
반대로 초기에 리셋 상태에 있는 메모리 셀을 셋 상태로 바꾸고자 할 때, 상 변화 물질에 셋 전류를 흐르게 하여 상 변화 물질을 결정화 온도(Crystallization Temperature) 이상으로 가열한 뒤 일정시간을 유지한 후 냉각시키면 상 변화 물질이 셋 상태가 된다.
도 1A는 상 변화 물질에 데이터를 기입하기 위한 일반적인 전류 펄스를 나타내는 도면이다.
기존의 데이터 기입 방법은 도 1과 같이 짧고 큰 전류 펄스(I_RESET)를 상 변화 물질로 인가하여 상 변화 물질을 녹인 후 급냉 시켜 비정질 상태(리셋 상태)를 만들거나 길고 작은 전류 펄스(I_SET)를 상 변화 물질로 인가하여 결정화 온도 이상으로 가열하여 상 변화 물질을 결정화 상태(셋 상태)로 만든다.그런데, 복수개의 상 변화 메모리 셀들을 구비하는 메모리 어레이에 있어서, 메모리 어레이 내 부의 메모리 셀들의 배치에 따라 각각의 메모리 셀의 기생 저항(parasitic loading)이 서로 다를 수 있다.
또한 메모리 셀들에 연결되는 신호선들 사이의 부하가 서로 다를 수도 있고 메모리 어레이의 면적이 커짐에 따라 메모리 셀들 사이에 제조 공정상의 원인으로 리셋 전류의 차이가 발생될 수도 있다. 메모리 셀들 사이에 리셋 전류의 차이가 생기면 셋 전류의 차이도 발생된다. 이와 같이 복수개의 상 변화 셀들을 구비하는 메모리 어레이에서 상 변화 셀들을 셋 상태로 만드는 셋 전류의 전류 량이 메모리 셀들 사이에 서로 달라질 수 있어 하나의 셋 전류로 모든 메모리 셀들을 셋 상태로 만들 수 없는 문제가 있다.
즉, 일부 메모리 셀들은 셋 전류에 의하여 셋 상태가 되지만 일부 메모리 셀들은 리셋 상태가 되기도 하고 또한 일부 셀들은 셋 상태가 되기는 하지만 셋 상태의 저항 값이 다른 메모리 셀의 셋 상태의 저항 값과 달라지는 문제가 발생될 수 있다. 이는 상 변화 메모리 어레이의 동작 에러를 발생시키는 원인이 된다.
도 1B 내지 도 1D는 도 1A에서의 셋 프로그래밍 시의 문제점을 해결하기 위하여 동일 출원인에 의하여 특허 출원된 대한민국특허출원번호 2003-100549 및 2004-14954에 개시되어 있는 셋 전류 펄스의 다양한 파형을 설명하는 도면들이다.
도 2는 도 1A 내지 도 1D와 같은 다양한 파형의 셋 전류 펄스를 생성하기 위한 반도체 메모리 장치의 구조를 설명하는 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 오실레이터(10), 라이트 제어 회로(20), 데이터 입력 회로(30), 쉬프터(40), 셋 제어 회로(50), 펄스 발생 회 로(60), 기입 드라이버 회로(70)을 구비한다.
오실레이터(10)는 동작 활성 신호 (QNCH_EN)에 응답하여 활성화되고 풀 업 제어 신호 및 풀 다운 제어 신호에 응답하여 클럭 펄스(POSC)를 출력한다. 라이트 제어 회로(20)는 라이트 인에이블 펄스(/XWE)와 일정한 레벨로 계속 유지되는 동작 신호(XQNCH)에 응답하여 동작 활성 신호(QNCH_EN), 쉬프터 제어 신호(DI) 및 펄스 발생 회로(60)를 활성화시키기 위한 라이트 인에이블 펄스(WEPB)를 출력한다.
데이터 입력 회로(30)는 외부 데이터(XDIN)를 수신하여 라이트 데이터(WDATA)를 출력한다. 쉬프터(40)는 클럭 펄스(POSC) 및 동작 활성 신호(QNCH_EN)를 수신하고, 클럭 펄스(POSC)의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호(DI)에 응답하여 제 1 내지 제 n 제어 펄스(P1~Pn)를 출력한다.
셋 제어 회로(50)는 제 1 내지 제 n 제어 펄스(P1~Pn) 및 동작 활성 신호(QNCH_EN)에 응답하여 셋 제어 신호(SET_CON)를 출력한다.
펄스 발생 회로(60)는 제 1 내지 제 n 제어 펄스(P1~Pn) 및 라이트 인에이블 펄스(WEPB)에 응답하여 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)를 출력한다.
기입 드라이버 회로(70)는 셋 펄스 폭 제어 신호(PWD_SET), 리셋 펄스 폭 제어 신호(PWD_RESET) 및 셋 제어 신호(SET_CON)에 응답하여 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)를 출력한다.
도 2의 반도체 메모리 장치에 대한 더 자세한 설명은 동일 출원인에 의하여 특허 출원된 출원번호 2004-85800에 개시되어 있다. 본 발명은 상기 출원번호 2004-85800의 기입 드라이버 회로보다 레이아웃 면적을 감소시키면서도 리셋 전류의 크기를 조절할 수 있는 기입 드라이버 회로를 제공한다.
본 발명이 이루고자하는 기술적 과제는 레이아웃 면적을 감소시키고 리셋 전류의 크기를 조절할 수 있는 기입 드라이버 회로를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 기입 드라이버 회로는, 기입 전류 레벨 조절부 및 기입 전류 출력부를 구비한다.
기입 전류 레벨 조절부는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서, 셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정한다. 기입 전류 출력부는 상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력한다.
바람직하게는, 상기 제 1 내지 제 n 셋 전류 레벨은 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소할 수 있다. 상기 기준 전류량은 상기 상 변화 메모리 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 메모리 셀들을 유지시키는 전류량일 수 있다. 그리고, 상기 제 1 셋 전류 레벨은 상기 상 변화 메모리 셀들 중 셋 저항 상태로 되기 위하여 가장 큰 전류량이 필요한 상 변화 메모리 셀을 셋 저항 상태로 만드는 전류량일 수 있다. 또한, 상기 제 1 셋 전류 레벨은, 상기 상 변화 메모리 셀들이 녹는 온도(melting temperature)에 도달하도록 상기 상 변화 셀들을 가열시키는 전류량을 초과하지 않는 전류량을 가질 수 있다.
바람직하게는, 상기 기입 전류 출력부는 일단이 전원 전압에 연결되고, 타 단이 상기 반도체 메모리 장치의 워드 라인에 연결되며, 전원 전압에 대응되는 제 2 노드 전압에 의해 게이팅되는 구동 트랜지스터를 구비할 수 있다.
바람직하게는, 상기 기입 전류 레벨 조절부는 셋 전류 레벨 조절 수단, 리셋 전류 레벨 조절 수단 및 전달 수단을 구비할 수 있다. 셋 전류 레벨 조절 수단은 제 1 제어 신호에 응답하여 활성화되어, 상기 셋 전류 레벨 신호에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정한다. 리셋 전류 레벨 제어 수단은 제 2 제어 신호에 응답하여 활성화되어, 상기 리셋 전류 레벨 신호에 대응되는 리셋 전류 레벨을 결정한다. 전달 수단은 상기 제 1 내지 제 n 셋 전류 레벨 및 상기 리셋 전류 레벨을 상기 기입 전류 출력부에 전달한다.
바람직하게는, 상기 셋 전류 레벨 조절 수단은 제 11 트랜지스터 및 제 12 트랜지스터를 구비할 수 있다. 제 11 트랜지스터는 상기 제 1 제어 신호에 응답하여 턴-온된다. 제 12 트랜지스터는 전원 전압에 대응되는 제 2 노드 전압이 일 단에 인가되고, 상기 제 11 트랜지스터에 타 단이 연결되며, 상기 셋 전류 레벨 신호가 게이트 전압으로 인가된다.
바람직하게는, 상기 리셋 전류 레벨 조절 수단은 제 21 트랜지스터 및 제 22 트랜지스터를 구비할 수 있다. 제 21 트랜지스터는 상기 제 2 제어 신호에 응답하여 턴-온된다. 제 22 트랜지스터는 전원 전압에 대응되는 제 2 노드 전압이 일 단에 연결되고, 상기 제 21 트랜지스터에 타 단이 연결되며, 상기 리셋 전류 레벨 신호가 게이트 전압으로 인가된다.
바람직하게는, 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 제어부가 더 구비될 수 있다. 상기 제어부는 제 1 제어 신호 생성 수단 및 제 2 제어 신호 생성 수단을 구비할 수 있다. 제 1 제어 신호 생성 수단은 셋 전류 폭 제어 신호 및 제 1 기입 데이터 값에 응답하여, 상기 제 1 제어 신호를 생성한다. 제 2 제어 신호 생성 수단은 리셋 전류 폭 제어 신호 및 제 2 기입 데이터 값에 응답하여, 상기 제 2 제어 신호를 생성한다.
바람직하게는, 상기 전달 수단은 상기 전원 전압에 대응되는 제 2 노드 전압이 게이트 및 일 단에 인가되고, 타 단에 전원 전압이 인가되며, 상기 일 단이 상기 셋 전류 레벨 조절 수단 및 상기 리셋 전류 레벨 조절 수단과 연결되는 전달 트랜지스터일 수 있다.
바람직하게는 상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성하지 아니하는 기입 동작 구간에서 활성화되는 제 3 제어 신호에 응답하여, 상기 반도체 메모리 장치의 워드 라인에 대한 디스차아지를 수행하는 디스차아지부가 더 구비될 수 있다. 이때, 셋 전류 폭 제어 신호, 리셋 전류 폭 제어 신호 및 기입 데이터 값에 응답하여, 제 3 제어 신호를 생성하는 제어부가 더 구비될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 기입 드라 이버 회로의 기입 전류 출력부는, 승압 전압을 사용하여 상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성할 수 있다. 이때, 상기 기입 전류 출력부는 일단이 상기 승압 전압에 연결되고, 타 단이 상기 반도체 메모리 장치의 워드 라인에 연결되며, 상기 승압 전압에 대응되는 제 2 노드 전압에 의해 게이팅되는 구동 트랜지스터를 구비할 수 있다.
바람직하게는, 상기 구동 트랜지스터의 게이트 전압을 승압시키기 위한 게이트 전압 승압부가 더 구비될 수 있다. 상기 게이트 전압 승압부는 승압 트랜지스터 및 레벨 쉬프터를 구비할 수 있다. 승압 트랜지스터는 상기 승압 전압과 상기 구동 트랜지스터의 게이트에 위치한다. 레벨 쉬프터는 상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성하지 아니하는 기입 동작 구간에서 활성화되는 제 3 제어 신호를 상기 승압 전압에 대응되도록 승압하여, 상기 승압 트랜지스터의 게이트로 인가한다.
바람직하게는, 상기 기입 전류 레벨 조절부는 상기 승압 전압을 사용하여 상기 제 1 내지 제 n 셋 전류 레벨 및 상기 리셋 전류 레벨을 결정할 수 있다. 이때, 상기 기입 전류 레벨 조절부의 셋 전류 레벨 조절 수단의 제 12 트랜지스터는 상기 승압 전압에 대응되는 제 2 노드 전압이 일 단에 인가되고, 상기 제 11 트랜지스터에 타 단이 연결되며, 상기 셋 전류 레벨 신호가 게이트 전압으로 인가된다. 또한, 상기 기입 전류 레벨 조절부의 리셋 전류 레벨 조절 수단의 제 22 트랜지스터는, 상기 승압 전압에 대응되는 제 2 노드 전압이 일 단에 연결되고, 상기 제 21 트랜지스터에 타 단이 연결되며, 상기 리셋 전류 레벨 신호가 게이트 전압으로 인가될 수 있다.
바람직하게는, 기입 전류 레벨 조절부의 상기 전달 수단은, 상기 승압 전압에 대응되는 제 2 노드 전압이 게이트 및 일 단에 인가되고, 타 단에 상기 승압 전압이 인가되며, 상기 일 단이 상기 셋 전류 레벨 조절 수단 및 상기 리셋 전류 레벨 조절 수단과 연결되는 전달 트랜지스터일 수 있다. 이때, 상기 전달 트랜지스터의 게이트 전압을 승압시키기 위한 게이트 전압 승압부를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 상기 제 1 실시예의 기입 드라이버 회로 또는 상기 제 2 실시예에 따른 기입 드라이버 회로를 구비한다.
본 발명에 따른 상 변화 메모리 장치의 기입 드라이버 회로는 셋 전류를 생성하기 위한 트랜지스터 및 리셋 전류를 생성하기 위한 트랜지스터를 공유함으로써, 레이아웃 면적을 감소시키면서도 리셋 전류의 크기를 조절할 수 있는 장점이 있다. 또한, 기입 동작 중 셋 전류 및 리셋 전류를 생성하니 아니하는 구간에서 워드 라인에 대한 디스차아지를 수행함으로써, 디스차아지에 따른 메모리 동작 지연을 방지할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부된 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 기입 드라이버 회로를 나타내는 블럭도이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 기입 드라이버 회로(300)는 기입 전류 레벨 조절부(320), 기입 전류 출력부(340) 및 제어부(360)를 구비할 수 있다. 이때, 도 3의 기입 드라이버 회로(300)는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 구비될 수 있다.
이때, 도 3의 기입 드라이버 회로(300)는 도 2의 라이트 드라이버(70)일 수 있다. 따라서, 기입 드라이버 회로(300)의 동작을 위해 인가되는 여러 신호들은 도 2의 라이트 드라이버(70)로 인가되는 신호와 같을 수 있다. 다만, 후술되는 셋 전류 레벨 신호(DCBL_SET)는 도 2의 셋 제어 신호(SET_CON)와 그 명칭은 달리하나 동일한 기능을 수행하며, 리셋 전류 레벨 신호(DCBL_RESET)는 본 발명의 실시예에 따른 기입 드라이버 회로에 새로이 추가된 신호이다. 따라서, 이하의 본 발명의 실시예에 따른 기입 드라이버 회로(300)로 인가되는 신호 중, 도 2에서 설명된 신호에 대한 더 자세한 설명은 생략한다.
계속해서 도 3을 참조하면, 기입 전류 레벨 조절부(320)는 셋 전류 레벨 조절 수단(322), 리셋 전류 레벨 조절 수단(324) 및 전달 수단(326)을 구비할 수 있 다. 셋 전류 레벨 조절 수단(322)은 제 1 제어 신호(XCON1)에 응답하여 활성화되고, 셋 전류 레벨 신호(DCBL_SET)에 대응되는 제 1 내지 제 n 셋 전류 레벨(LEV_SET)을 결정한다. 셋 전류 레벨 신호(DCBL_SET)는 전술한 바와 같이, 도 2의 셋 제어 신호(SET_CON)일 수 있다.
바람직하게는, 제 1 내지 제 n 셋 전류 레벨(LEV_SET)은 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소할 수 있다. 상기 기준 전류량은 상 변화 메모리 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 메모리 셀들을 유지시키는 전류량일 수 있다. 그리고, 상기 제 1 셋 전류 레벨은 상기 상 변화 메모리 셀들 중 셋 저항 상태로 되기 위하여 가장 큰 전류량이 필요한 상 변화 메모리 셀을 셋 저항 상태로 만드는 전류량일 수 있다. 또한, 상기 제 1 셋 전류 레벨은, 상 변화 메모리 셀들이 녹는 온도(melting temperature)에 도달하도록 상 변화 셀들을 가열시키는 전류량을 초과하지 않는 전류량을 가질 수 있다. 이에 대한 더 자세한 설명은 전술된 대한민국특허출원번호 2003-100549 및 2004-14954를 참조한다.
리셋 전류 레벨 제어 수단(324)은 제 2 제어 신호(XCON2)에 응답하여 활성화되고, 리셋 전류 레벨 신호(DCBL_RESET)에 대응되는 리셋 전류 레벨(LEV_RESET)을 결정한다. 이때, 각각 셋 전류 레벨 제어 수단(322) 및 리셋 전류 레벨 제어 수단(324)의 활성화에 관여하는 제 1 제어 신호(XCON1) 및 제 2 제어 신호(XCON2)는 제어부(360)에 의해 생성된다. 제어부(360)의 동작에 대한 더 자세한 설명은 후술한다.
전달 수단(326)은 제 1 내지 제 n 셋 전류 레벨(LEV_SET) 및 리셋 전류 레벨(LEV_RESET)을 기입 전류 출력부(340)에 전달한다.
기입 전류 출력부(340)는 전류 레벨 조절부(320)에 의한 전류 레벨(LEV_SET, LEV_RESET)에 응답하여, 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET) 중 하나를 생성하고 출력한다. 이렇게 생성된 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)는 반도체 메모리 장치의 워드 라인으로 인가된다. 다만, 도 3은 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)가 센스 앰프 데이터 라인(SDL_W)으로 인가되는 것으로 도시되고 있다. 그러나, 센스 앰프 데이터 라인(SDL_W)은 동일한 센스 앰프에 연결되는 워드 라인들의 집합이라 할 수 있으므로, 셈스 앰프 데이터 라인으로 인가되는 것은 워드 라인으로 인가되는 것과 동일하게 볼 수 있다. 따라서, 이하에서는 센스 앰프 데이터 라인(SDL_W)과 워드 라인을 동일시하여 설명한다.
도 4는 도 3의 기입 드라이버 회로를 나타내는 회로도이다.
도 3 및 도 4를 참조하여, 본 발명의 실시예에 따른 기입 드라이버 회로의 동작을 더 자세히 설명한다. 먼저, 도 2의 펄스 생성기(60) 및 데이터 입력 버퍼(30)로부터 셋 펄스 폭 제어 신호(PWD_SET), 리셋 펄스 폭 제어 신호(PWD_RESET) 및 기입 데이터(WDTA)가 기입 드라이버 회로(300)의 제어부(360)로 수신된다.
제어부(360)는 셋 펄스 폭 제어 신호(PWD_SET) 및 제 1 기입 데이터 값(WDTA1)에 응답하여, 제 1 제어 신호(XCON1)를 생성한다. 이때, 제 1 기입 데이터 값(WDTA1)은 "0"일 수 있다. 상 변화 메모리 셀을 셋 저항 상태로 만들기 위해, 즉 제 1 기입 데이터 값(WDTA1) "0"을 기입하기 위해, 논리 하이("H")의 셋 펄스 폭 제어 신호(PWD_SET)가 제 1 반전 논리곱 소자(NAND1)의 일 단자로 인가된다. 그리고, 제 1 반전 논리곱 소자(NAND1)의 타 단자에는 제 5 인버터(IVT5)에 의해 반전된 제 1 기입 데이터 값(WDTA1)의 반전 값 "1"이 인가된다. 제 1 인버터(IVT1)에 의해 논리 로우("L")의 제 1 반전 논리곱 소자(NAND1)의 출력을 반전시킴으로써, 논리 하이("H")의 제 1 제어 신호(XCON1)가 생성된다.
제어부(360)는 또한, 리셋 펄스 폭 제어 신호(PWD_RESET) 및 제 2 기입 데이터 값(WDTA2)에 응답하여, 제 2 제어 신호(XCON2)를 생성한다. 이때, 제 2 기입 데이터 값(WDTA2)은 "1"일 수 있다. 상 변화 메모리 셀을 리셋 저항 상태로 만들기 위해, 즉 제 2 기입 데이터 값(WDTA2) "1"을 기입하기 위해, 논리 하이("H")의 리셋 펄스 폭 제어 신호(PWD_RESET)가 제 2 반전 논리곱 소자(NAND2)의 일 단자로 인가된다. 그리고, 제 2 반전 논리곱 소자(NAND2)의 타 단자에는 제 2 기입 데이터 값(WDTA2)이 인가된다. 제 2 인버터(IVT2)에 의해 논리 로우("L")의 제 2 반전 논리곱 소자(NAND2)의 출력을 반전시킴으로써, 논리 하이("H")의 제 2 제어 신호(XCON2)가 생성된다.
이렇게 생성된 제 1 제어 신호(XCON1) 및 제 2 제어 신호(XCON2)는 각각, 셋 전류 레벨 조절 수단(322) 및 리셋 전류 레벨 조절 수단(324)으로 인가된다.
셋 전류 레벨 조절 수단(322)은 제 11 트랜지스터(NM11) 및 제 12 트랜지스터(NM12)를 구비할 수 있다. 제 11 트랜지스터(NM11)는 논리 하이("H")의 제 1 제어 신호(XCON1)에 응답하여 턴-온된다. 제 12 트랜지스터(NM12)는 전원 전압(VDD) 에 대응되는 제 2 노드(N2)의 전압이 일 단에 인가되고, 제 11 트랜지스터(NM11)에 타 단이 연결되며, 셋 전류 레벨 신호(DCBL_SET)가 게이트로 인가된다. 이때, 제 11 트랜지스터(NM11) 및 제 12 트랜지스터(NM12)는 N 모스 트랜지스터일 수 있다.
리셋 전류 레벨 조절 수단(324)은 제 21 트랜지스터(NM21) 및 제 22 트랜지스터(NM22)를 구비할 수 있다. 제 21 트랜지스터(NM21)는 제 2 제어 신호(XCON2)에 응답하여 턴-온된다. 제 22 트랜지스터(NM22)는 전원 전압(VDD)에 대응되는 제 2 노드(N2)의 전압이 일 단에 연결되고, 제 21 트랜지스터(NM21)에 타 단이 연결되며, 리셋 전류 레벨 신호(DCBL_RESET)가 게이트로 인가된다. 제 21 트랜지스터(NM21) 및 제 22 트랜지스터(NM22) 또한 N 모스 트랜지스터일 수 있다.
상기와 같은 구조를 통해, 셋 전류 펄스(I_SET)가 요구되는 구간에서는 셋 전류 레벨 조절 수단(322)만이 동작하고, 리셋 전류 펄스(I_RESET)가 요구되는 구간에서는 리셋 전류 레벨 조절 수단(324)만이 동작한다.
제 11 트랜지스터(NM11)가 온(on) 되는 구간에서, 제 12 트랜지스터(NM12)에는 셋 전류 레벨 신호(DCBL_SET)에 대응되는 크기의 전류(제 1 내지 제 n 셋 전류 레벨(LEV_SET))가 흐른다. 마찬가지로, 제 21 트랜지스터(NM21)가 온(on) 되는 구간에서, 제 22 트랜지스터(NM22)에는 리셋 전류 레벨 신호(DCBL_RESET)에 대응되는 크기의 전류(리셋 전류 레벨(LEV_RESET))가 흐른다.
이때, 전달 수단(326)은 전원 전압(VDD)에 대응되는 제 2 노드(N2)의 전압이 게이트 및 일 단에 인가되고, 타 단에 전원 전압(VDD)이 인가되며, 상기 일 단이 셋 전류 레벨 조절 수단(322) 및 리셋 전류 레벨 조절 수단(324)과 연결되는 전달 트랜지스터(PM1)를 구비할 수 있다. 따라서, 전달 트랜지스터(PM1)에는 제 11 트랜지스터(NM11) 또는 제 21 트랜지스터에 흐르는 전류와 동일한 크기의 전류가 흐른다.
또한, 기입 전류 출력부(340)는 일단이 전원 전압(VDD)에 연결되고, 타 단이 반도체 메모리 장치의 워드 라인(SDL_W)에 연결되며, 전원 전압(VDD)에 대응되는 제 2 노드(N2)의 전압에 의해 게이팅되는 구동 트랜지스터(PM2)를 구비할 수 있다.
이때, 전달 트랜지스터(PM1) 및 구동 트랜지스터(PM2)는 동일한 크기의 피모스 트랜지스터일 수 있다. 구동 트랜지스터(PM2)에는 전달 트랜지스터(PM1)에 흐르는 전류와 동일한 레벨의 전류가 흐르게 된다. 따라서, 구동 트랜지스터(PM2)는 각각 제 1 내지 제 n 셋 전류 레벨(LEV_SET) 및 리셋 전류 레벨(LEV_RESET)에 대응되는 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)를 생성하여 출력할 수 있다.
이렇게, 본 발명의 실시예에 따른 기입 드라이버 회로(300)는 셋 전류 펄스 생성을 위한 구동 트랜지스터 및 리셋 전류 펄스 생성을 위한 구동 트랜지스터를 하나의 구동 트랜지스터로 구현함으로써, 반도체 메모리 장치의 레이아웃 면적을 감소시킬 수 있다. 또한, 리셋 전류 레벨 신호에 대응되는 레벨의 리셋 전류 펄스를 생성함으로써, 셋 전류 레벨뿐 아니라, 리셋 전류의 레벨도 조절할 수 있다.
그런데, 상 변화 메모리 장치는 상 변화 물질의 상태에 대응되는 데이터를 상 변화 메모리 셀에 기입하기 위해 워드 라인에 전류를 공급하는데, 이는 뒤따르는 기입 및 독출 동작에 영향을 줄 수 있다. 예를 들어, 제 1 워드 라인과 연결되는 제 1 상 변화 메모리 셀에 데이터 "1"을 기입하는 동작을 수행하였다고 하자. 이를 위해, 제 1 워드 라인에 리셋 전류가 공급될 것이다. 그런데, 제 1 셀에 대한 데이터 "1"의 기입 동작이 종료되었음에도 불구하고 제 1 워드 라인에 원하지 않은 전압이 걸려있을 수 있다.
이는, 뒤따르는 제 1 셀에 대한 다른 기입 동작을 부정확하게 할 수 있을 뿐 아니라, 제 1 셀이 아닌 다른 셀에 대한 기입 및 독출 동작시에도 제 1 셀이 기입 또는 독출되는 오류가 발생할 수 있다. 본 발명의 실시예에 따른 기입 드라이버 회로는 디스차아지부를 구비하여, 셋 전류 펄스 및 리셋 전류 펄스를 생성하지 아니하는 기입 동작 구간에서, 워드 라인을 디스차아지(discharge)함으로써, 디스차아지를 위한 별도의 시간을 할당하지 아니하고도, 상기와 같은 문제를 해결할 수 있다. 본 발명의 실시예에 따른 디스차아지부에 대하여 설명한다.
계속해서 도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 기입 드라이버 회로(300)는 디스차아지부(380)를 더 구비할 수 있다. 디스차아지부(380)는 제 3 제어 신호(XCON3)의 활성화에 응답하여, 워드 라인(SDL_W)에 대한 디스차아지를 수행한다. 이를 위해 디스차아지부(380)는 반전 논리합 수단(NOR1) 및 디스차아지 트랜지스터(NM3)를 구비할 수 있다.
반전 논리합 수단(NOR1)은 제 3 제어 신호(XCON3) 및 비지 신호(nPGM_Busy)를 입력으로 하여, 이를 반전 논리합한 결과를 출력한다. 비지 신호(nPGM_Busy)는 기입 동작 구간에서 논리 로우("L")로 인가된다. 제 3 제어 신호(XCON3)는 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)가 모두 활성화되지 아니하는 경우, 논리 로우("L")로 생성된다. 이때, 제 3 제어 신호(XCON3)는 제어 부(360)에 의해 생성될 수 있다. 제어부(360)는 셋 펄스 폭 제어 신호(PWD_SET), 리셋 펄스 폭 제어 신호(PWD_RESET) 및 기입 데이터(WDTA)에 응답하여, 제 3 제어 신호(XCON3)를 생성한다.
디스차아지 트랜지스터(NM3)는 반전 논리합 수단(NOR1)의 출력에 응답하여 게이팅되고, 워드 라인과 연결되는 제 1 노드(N1) 및 접지 전압 사이에 위치한다. 이때, 디스차아지 트랜지스터(NM3)는 N 모스 트랜지스터일 수 있다.
따라서, 디스차아지부(380)는 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)를 생성하지 아니하는 기입 동작 구간에서, 워드 라인(SDL_W)에 대한 디스차아지를 수행한다.
도 3 및 도 4은 기입 드라이버 회로(300)가 전원 전압(VDD)을 사용하는 것으로 도시하고 있으나, 이에 한정될 것은 아니다. 다음에 기술되는 바와 같이, 전원 전압 대신 승압 전압을 사용함으로써, 셋 전류 펄스 및 리셋 전류 펄스의 생성에 소요되는 시간을 단축할 수도 있다.
도 5는 본 발명의 제 2 실시예에 따른 기입 드라이버 회로를 나타내는 블럭도이다. 도 6은 도 5의 기입 드라이버 회로를 더 자세히 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 기입 드라이버 회로(500)는 도 3 및 도 4의 기입 드라이버 회로(300)에서 게이트 전압 승압부(590)가 추가되고, 전원 전압(VDD) 대신 승압 전압(VPP)을 사용하는 점을 제외하고는 동일하다. 따라서, 도 5 및 도 6의 기입 드라이버 회로(500)에 대한 기타의 설명은 도 3 및 도 4의 기입 드라이버 회로(300)에 대한 설명으로 대체할 수 있다. 이하에 서는 승압 전압(VPP)의 사용 및 게이트 전압 승압부(590)의 동작에 한하여 설명한다.
본 발명의 제 2 실시예에 따른 기입 드라이버 회로(500)는 구동 트랜지스터(PM2) 및 전달 트랜지스터(PM1)의 일 단에 승압 전압(VPP)이 인가된다. 따라서, 본 발명의 제 2 실시예에 따른 기입 드라이버 회로(500)는 셋 전류 펄스(I_SET) 및 리셋 전류 펄스(I_RESET)를 전원 전압(VDD)을 사용하는 경우보다 빠르게 생성할 수 있다.
게이트 전압 승압부(590)는 구동 트랜지스터(PM2) 및/또는 전달 트랜지스터(PM1)의 게이트로 인가되는 전압을 승압시킨다. 이를 위해, 게이트 전압 승압부(590)는 승압 트랜지스터(PM3) 및 레벨 쉬프터(LSHIFT)를 구비할 수 있다.
승압 트랜지스터(PM3)는 승압 전압(VPP)이 일단에 인가되고, 구동 트랜지스터(PM2) 및 전달 트랜지스터(PM1)의 게이트와 타 단이 연결되는 P 모스 트랜지스터일 수 있다. 레벨 쉬프터(LSHIFT)는 제 3 제어 신호(XCON3)에 응답하여, 승압 트랜지스터(PM3)를 게이팅한다. 전술한 바와 같이, 제 3 제어 신호(XCON3)는 셋 펄스 폭 제어 신호(PWD_SET) 및 리셋 펄스 폭 제어 신호(PWD_RESET)가 모두 활성화되지 아니하는 경우, 논리 로우("L")로 생성된다. 따라서, 게이트 전압 승압부(590)는 상기 구간에서 구동 트랜지스터(PM2) 및 전달 트랜지스터(PM1)의 게이트 전압을 승압시킨다.
도 7은 도 3 내지 도 6의 기입 드라이버 회로의 리셋 전류 펄스 생성 동작을 나타내는 타이밍도이다. 도 8은 도 3 내지 도 6의 기입 드라이버 회로의 셋 전류 펄스 생성 동작을 나타내는 타이밍도이다.
도 7 및 도 8을 참조하면, 비지 신호(nPGM_Busy)가 논리 로우("L")로 인가되는 구간에서, 기입 드라이버 회로에 의한 기입 동작이 수행된다. 리셋 펄스 생성을 위해 기입 데이터가 "1"로 인가되고, 셋 펄스 생성 동작을 위해 "0"으로 인가된다.
리셋 펄스 폭 제어 신호(PWD_RESET) 및 셋 펄스 폭 제어 신호(PWD_SET)는 다른 폭으로 동시에 활성화된다. 또한, 셋 전류 레벨 신호(DCBL_SET) 및 리셋 전류 레벨 신호(DCBL_RESET)도 동시에 인가된다. 다만, 전술한 바와 같이, 도 4 등의 리셋 전류 레벨 조절 수단(324)은 기입 데이터가 "0"인 경우 동작하지 아니하고(NM21 "off"), 셋 전류 레벨 조절 수단(322)은 기입 데이터가 "1"인 경우 동작하지 아니하므로(NM11 "off"), 기입 데이터 값에 대응되는 전류가 생성된다.
리셋 전류 펄스는 도 7의 "PWD_RESET"이 활성화되는 구간에서 "SDL_W"의 파형과 같이, "DCBL_RESET"과 대응되는 일정한 레벨로 생성된다. 반면, 셋 전류 펄스는 도 8의 "PWD_SET"이 활성화되는 구간에서 "SDL_W"의 파형과 같이, "DCBL_SET"과 대응되는 순차적으로 레벨이 감소하는 파형으로 생성된다.
또한, 전술한 바와 같이, 워드 라인 디스차아지("SDL Discharge")는 "PWD_SET" 및 "PWD_RESET"가 모두 활성화되지 아니하는 "nPGM_Busy"가 논리 로우("L")인 구간에서 수행된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 더 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1A는 상 변화 물질에 데이터를 기입하기 위한 일반적인 전류 펄스를 나타내는 도면이다.
도 1B는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 일예를 나타내는 도면이다.
도 1C는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 다른 일예를 나타내는 도면이다.
도 1D는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 또 다른 일예를 나타내는 도면이다.
도 2는 도 1 내지 상 변화 메모리 장치를 나타내는 블록도이다.
도 2는 도 1A 내지 도 1D와 같은 다양한 파형의 셋 전류 펄스를 생성하기 위한 반도체 메모리 장치의 구조를 설명하는 블록도이다.
도 3은 본 발명의 제 1 실시예에 기입 드라이버 회로를 나타내는 블럭도이다.
도 4는 도 3의 기입 드라이버 회로를 더 자세히 나타내는 회로도이다.
도 5는 본 발명의 제 2 실시예에 기입 드라이버 회로를 나타내는 블럭도이다.
도 6은 도 5의 기입 드라이버 회로를 더 자세히 나타내는 회로도이다.
도 7은 도 3 내지 도 6의 기입 드라이버 회로의 리셋 전류 생성 동작에 대한 타이밍도이다.
도 8은 도 3 내지 도 6의 기입 드라이버 회로의 셋 전류 생성 동작에 대한 타이밍도이다.

Claims (25)

  1. 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서,
    셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정하는 기입 전류 레벨 조절부; 및
    상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력하는 기입 전류 출력부를 구비하는 상 변화 메모리 장치의 기입 드라이버 회로.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 n 셋 전류 레벨은,
    최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  3. 제 2 항에 있어서, 상기 기준 전류량은,
    상기 상 변화 메모리 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 메모리 셀들을 유지시키는 전류량 인 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  4. 제 2 항에 있어서, 상기 제 1 셋 전류 레벨은,
    상기 상 변화 메모리 셀들 중 셋 저항 상태로 되기 위하여 가장 큰 전류량이 필요한 상 변화 메모리 셀을 셋 저항 상태로 만드는 전류량을 갖는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  5. 제 2 항에 있어서, 상기 제 1 셋 전류 레벨은,
    상기 상 변화 메모리 셀들이 녹는 온도(melting temperature)에 도달하도록 상기 상 변화 셀들을 가열시키는 전류량을 초과하지 않는 전류량을 갖는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  6. 제 1 항에 있어서, 상기 기입 전류 출력부는,
    일단이 전원 전압에 연결되고, 타 단이 상기 반도체 메모리 장치의 워드 라인에 연결되며, 전원 전압에 대응되는 제 2 노드 전압에 의해 게이팅되는 구동 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  7. 제 1 항에 있어서, 상기 기입 전류 레벨 조절부는,
    제 1 제어 신호에 응답하여 활성화되어, 상기 셋 전류 레벨 신호에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하는 셋 전류 레벨 조절 수단;
    제 2 제어 신호에 응답하여 활성화되어, 상기 리셋 전류 레벨 신호에 대응되는 리셋 전류 레벨을 결정하는 리셋 전류 레벨 조절 수단; 및
    상기 제 1 내지 제 n 셋 전류 레벨 및 상기 리셋 전류 레벨을 상기 기입 전류 출력부에 전달하는 전달 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  8. 제 7 항에 있어서, 상기 셋 전류 레벨 조절 수단은,
    상기 제 1 제어 신호에 응답하여 턴-온되는 제 11 트랜지스터; 및
    전원 전압에 대응되는 제 2 노드의 전압이 일 단에 인가되고, 상기 제 11 트랜지스터에 타 단이 연결되며, 상기 셋 전류 레벨 신호가 게이트로 인가되는 제 12 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  9. 제 7 항에 있어서, 상기 리셋 전류 레벨 조절 수단은,
    상기 제 2 제어 신호에 응답하여 턴-온되는 제 21 트랜지스터; 및
    전원 전압에 대응되는 제 2 노드의 전압이 일 단에 연결되고, 상기 제 21 트랜지스터에 타 단이 연결되며, 상기 리셋 전류 레벨 신호가 게이트로 인가되는 제 22 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  10. 제 7 항에 있어서,
    상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 제어부를 더 구비하고,
    상기 제어부는,
    셋 전류 폭 제어 신호 및 제 1 기입 데이터 값에 응답하여, 상기 제 1 제어 신호를 생성하는 제 1 제어 신호 생성 수단; 및
    리셋 전류 폭 제어 신호 및 제 2 기입 데이터 값에 응답하여, 상기 제 2 제어 신호를 생성하는 제 2 제어 신호 생성 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  11. 제 7 항에 있어서, 상기 전달 수단은,
    상기 전원 전압에 대응되는 제 2 노드 전압이 게이트 및 일 단에 인가되고, 타 단에 전원 전압이 인가되며, 상기 일 단이 상기 셋 전류 레벨 조절 수단 및 상기 리셋 전류 레벨 조절 수단과 연결되는 전달 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  12. 제 1 항에 있어서,
    제 3 제어 신호 및 비지 신호에 응답하여, 상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성하지 아니하는 기입 동작 구간에서 상기 반도체 메모리 장치의 워 드 라인에 대한 디스차아지를 수행하는 디스차아지부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  13. 제 12 항에 있어서,
    셋 전류 폭 제어 신호, 리셋 전류 폭 제어 신호 및 기입 데이터 값에 응답하여, 제 3 제어 신호를 생성하는 제어부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  14. 제 12 항에 있어서, 상기 디스차아지부는,
    상기 제 3 제어 신호 및 상기 비지 신호를 반전 논리합하는 반전 논리합 수단; 및
    상기 반전 논리합 수단의 출력에 의해 게이팅되고, 접지 전압과 상기 워드 라인 사이에 위치하는 디스차아지 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  15. 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서,
    셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정하는 기입 전류 레벨 조절부; 및
    상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력하는 기입 전류 출력부를 구비하고,
    상기 기입 전류 출력부는,
    승압 전압을 사용하여 상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  16. 제 15 항에 있어서, 상기 기입 전류 출력부는,
    일단이 상기 승압 전압에 연결되고, 타 단이 상기 반도체 메모리 장치의 워드 라인에 연결되며, 상기 승압 전압에 대응되는 제 2 노드 전압에 의해 게이팅되는 구동 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  17. 제 16 항에 있어서,
    상기 구동 트랜지스터의 게이트 전압을 승압시키기 위한 게이트 전압 승압부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  18. 제 17 항에 있어서, 상기 게이트 전압 승압부는,
    상기 승압 전압과 상기 구동 트랜지스터의 게이트에 위치하는 승압 트랜지스 터; 및
    상기 셋 전류 펄스 및 상기 리셋 전류 펄스를 생성하지 아니하는 기입 동작 구간에서 활성화되는 제 3 제어 신호를 상기 승압 전압에 대응되도록 승압하여, 상기 승압 트랜지스터의 게이트로 인가하는 레벨 쉬프터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  19. 제 15 항에 있어서, 상기 기입 전류 레벨 조절부는,
    상기 승압 전압을 사용하여 상기 제 1 내지 제 n 셋 전류 레벨 및 상기 리셋 전류 레벨을 결정하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  20. 제 19 항에 있어서, 상기 기입 전류 레벨 조절부는,
    제 1 제어 신호에 응답하여 활성화되어, 상기 셋 전류 레벨 신호에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하는 셋 전류 레벨 조절 수단;
    제 2 제어 신호에 응답하여 활성화되어, 상기 리셋 전류 레벨 신호에 대응되는 리셋 전류 레벨을 결정하는 리셋 전류 레벨 조절 수단; 및
    상기 제 1 내지 제 n 셋 전류 레벨 및 상기 리셋 전류 레벨을 상기 기입 전류 출력부에 전달하는 전달 수단을 구비하는 것을 특징으로 하는
  21. 제 20 항에 있어서, 상기 셋 전류 레벨 조절 수단은,
    상기 제 1 제어 신호에 응답하여 턴-온되는 제 11 트랜지스터; 및
    상기 승압 전압에 대응되는 제 2 노드 전압이 일 단에 인가되고, 상기 제 11 트랜지스터에 타 단이 연결되며, 상기 셋 전류 레벨 신호가 게이트 전압으로 인가되는 제 12 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  22. 제 20 항에 있어서, 상기 리셋 전류 레벨 조절 수단은,
    상기 제 2 제어 신호에 응답하여 턴-온되는 제 21 트랜지스터; 및
    상기 승압 전압에 대응되는 제 2 노드 전압이 일 단에 연결되고, 상기 제 21 트랜지스터에 타 단이 연결되며, 상기 리셋 전류 레벨 신호가 게이트 전압으로 인가되는 제 22 트랜지스터를 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  23. 제 20 항에 있어서, 상기 전달 수단은,
    상기 승압 전압에 대응되는 제 2 노드 전압이 게이트 및 일 단에 인가되고, 타 단에 상기 승압 전압이 인가되며, 상기 일 단이 상기 셋 전류 레벨 조절 수단 및 상기 리셋 전류 레벨 조절 수단과 연결되는 전달 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  24. 제 23 항에 있어서,
    상기 전달 트랜지스터의 게이트 전압을 승압시키기 위한 게이트 전압 승압부를 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치의 기입 드라이버 회로.
  25. 제 15 항의 기입 드라이버 회로를 구비하는 반도체 메모리 장치.
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