TW202131322A - 字元線驅動器 - Google Patents

字元線驅動器 Download PDF

Info

Publication number
TW202131322A
TW202131322A TW109117567A TW109117567A TW202131322A TW 202131322 A TW202131322 A TW 202131322A TW 109117567 A TW109117567 A TW 109117567A TW 109117567 A TW109117567 A TW 109117567A TW 202131322 A TW202131322 A TW 202131322A
Authority
TW
Taiwan
Prior art keywords
word line
signal
power supply
voltage
voltage level
Prior art date
Application number
TW109117567A
Other languages
English (en)
Other versions
TWI772809B (zh
Inventor
桑吉夫 庫馬爾 甄恩
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202131322A publication Critical patent/TW202131322A/zh
Application granted granted Critical
Publication of TWI772809B publication Critical patent/TWI772809B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

提供一種字元線驅動器。第一供電分支被配置成為字元線提供電源電壓準位。第二供電分支被配置成為字元線提供升高的電壓。字元線驅動器被配置成基於第一選擇信號向字元線施加電源電壓準位，且字元線驅動器被配置成基於第二選擇信號向字元線施加升高的電壓，第二選擇信號相對於第一選擇信號被延遲。

Description

字元線驅動器
本揭露涉及一種降低沿字元線的電壓降的字元線驅動器。
動態隨機存取記憶體器（dynamic random access memory，DRAM）及靜態隨機存取記憶體器（static random access memory，SRAM）中的字元線通常負載很重。例如，在一些記憶體器架構中，字元線耦合到約一千（1K，1024）到四千（4K）個記憶體單元。在納米尺度技術中，字元線的寬度是窄的，且字元線的電阻可為高的。這些因素可能導致沿字元線的傳播延遲及電壓降（voltage drop），從而影響DRAM的性能。
根據本揭露的實施例，字元線驅動器包括第一供電分支以及第二供電分支。第一供電分支被配置成為字元線提供電源電壓準位。第二供電分支被配置成為字元線提供被升高的電壓。字元線驅動器被配置成基於第一選擇信號向字元線施加電源電壓準位。字元線驅動器被配置成基於第二選擇信號向字元線施加被升高的電壓，第二選擇信號相對於第一選擇信號被延遲。
根據本揭露的實施例，字元線驅動器包括字元線驅動器電路以及字元線升壓器電路。字元線驅動器電路被配置成控制字元線的第一端處的電壓。字元線升壓器電路被配置成控制字元線的第二端處的電壓。字元線升壓器電路包括：第一供電分支以及第二供電分支。第一供電分支被配置成在字元線的第一端處提供電源電壓準位。第二供電分支被配置成為字元線的第二端提供被升高的電壓。字元線驅動器被配置成基於第一選擇信號來控制字元線的第一端處的電壓。字元線升壓器被配置成基於第一選擇信號來控制字元線的第二端處的電壓。
根據本揭露的實施例，控制字元線的電壓的方法包括：向控制字元線的邏輯閘提供電源電壓準位；基於第一選擇信號向字元線施加電源電壓準位；基於第二選擇信號為字元線充以被升高的電壓，其中第二選擇信號相對於第一選擇信號被延遲。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本揭露。當然，這些僅為實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
在積體電路設計中，尤其是在具有有限電力記憶體能力（例如，所記憶體的電池電力）的移動器件的設計中，功耗問題通常是一種主要因素。積體電路的供電電壓準位與由積體電路所消耗的功率量有關。即，供電電壓準位（即，提供至積體電路的功率輸入（例如，VDD、VSS引腳）的電壓準位）的降低可能夠使此積體電路的功耗對應地降低。
積體電路的供電電壓的降低可能受積體電路內元件的功率需求所限制。例如，積體電路可包括需要特定電壓準位來進行操作的電晶體。這些電晶體（例如記憶體單元內的電晶體）可被施加到記憶體單元的字元線的電壓啟動，以執行讀取和/或寫入操作。每一記憶體單元的電晶體可能需要施加至少一種啟動電壓準位以啟動操作。在最佳情境中，積體電路的供電電壓將等於啟動電壓準位。
但是在現實電路中，電路中的非理想狀況可能導致在元件處接收的實際電壓不同於在設計期間所設想的電壓。例如，可被塑造為具有可忽略電阻的傳導路徑可實際上具有與其相關聯的材料電阻。例如，小尺度技術（例如，N5/N3）中的字元線/位元線電阻可能具有材料電阻，材料電阻會在字元線/位元線的長度上導致電壓降。因此，以供電電壓進行操作的對應字元線及位元線驅動器可能無法向可能需要此供電電壓來進行正常操作的元件（例如，電晶體）提供此供電電壓。儘管可由增大供電電壓來補救此種不利影響，然而在一些情形中，由於供電電壓增大造成功率洩露（power drain）增加，因此此種修復可能是次優的。
在實施例中，本文所闡述的系統及方法可在導體上提供被升高的電壓，以例如補償電阻性電壓降。在實施例中，對電壓升高進行定時，以便向元件提供實質上等於或大於供電電壓的控制信號電壓（例如，基於與控制信號相關聯的信號傳播延遲）。
圖1是繪示根據實施例的包括升壓字元線驅動器的記憶體電路的圖。記憶體電路102包括位於電路的單元上的多個記憶體陣列部分104。每一記憶體陣列包括多列記憶體單元（例如，106），所述多列記憶體單元在本文中稱為由字元線（word line，WL）控制的記憶體器字。位於圖1佈局的邊緣上的某些單元（例如，108、110）提供功率路由（例如，接收處於電源電壓準位的電源電壓，接收以步進方式降低的較高供電電壓）、接收外部命令、接收輸入數據且提供輸出數據。例如，單元108被配置成接收命令信號（例如，讀取或寫入命令信號）及位址信號，位址信號包括指示要執行所指定命令之處的多個位元。單元108還接收作為被分配到其他單元的數據時脈（DCLK）及內部時脈（ICLK）的時脈信號。單元110包括數據鎖存器，數據鎖存器被配置成從電路外部接收輸入數據以寫入到記憶體單元，且從記憶體單元接收輸出數據以從電路進行傳輸。
在圖1所示實例中位於中心的某些單元向記憶體單元提供目標控制信號。例如，本地控制單元112包括寫入解碼器模組，寫入解碼器模組判斷在單元108處接收的命令是否屬於單元中位於此本地控制單元112附近的一者。具體來說，寫入解碼器對在108處接收的位址的一部分加以考量，且判斷四個本地記憶體陣列104（例如，左上記憶體、右上記憶體、左下記憶體、右下記憶體）中的任何一者是否是命令的預期接收者。如果根據預解碼操作識別出這些陣列104中的一者為所預期的，則命令被傳播到指定陣列。如果根據預解碼操作識別出這些陣列104中的所述一者並非預期的，則在112處忽略命令，且所述命令及相關聯的位址被傳播到其他本地控制單元。
如本文中進一步闡述，本地輸入輸出（input/output，IO）單元（例如，114）在一段時間週期內以升高的準位提供控制信號（例如，字元線信號），以抵消例如傳導線電阻等現實電路狀況。在接收到來自本地控制單元112的命令（write-bar-top-array（WriteB_T）命令，WriteB_Bwrite-bar-bottom-array（WriteB_B）命令）時，得到命令的升壓WL驅動器116由以下方式提供滿足元件（例如，記憶體單元電晶體）進行正常操作所需的電壓準位的控制信號：在控制信號期間的一段時間週期（例如，控制信號的一部分）內向左記憶體陣列（經由字元線WL_Left）及右記憶體陣列（經由字元線WL_Right）中的任一者/兩者提供被升高的電壓準位。
圖2是繪示根據實施例的由升壓控制電路控制的升壓字元線驅動器的圖。圖2所示實例繪示升壓字元線驅動器204，升壓字元線驅動器204向控制多個記憶體單元208的字元線206施加電壓。具體來說，每一記憶體單元208的兩個電晶體210、212位於記憶體單元及位元線（bit line，BL）以及互補位元線（bit line bar，BLB）信號線的節點之間。當這些電晶體210、212在其相應柵極處接收到處於控制電壓準位的電壓時，這些電晶體210、212進行操作。在一些實施方案中，電阻（WL電阻）與字元線相關聯，使得當信號沿字元線206從WL_NEAR傳播到WL_FAR時，由電晶體210、212所接收到的信號的電壓發生改變（例如，在212處接收的電壓低於在210處接收的電壓）。如果在212處接收的較低電壓小於控制電壓準位，則字元線206的遠端處的記憶體單元可能不正常地工作。為解決此種問題，升壓字元線驅動器204提供暫時被升高的電壓（例如，高於控制電壓準位的被升高的電壓），以使字元線206的遠端處的記憶體單元接收至少處於控制電壓準位的信號。如本文中進一步闡述，升壓字元線驅動器204根據升壓控制電路214的命令提供被升高的電壓，升壓控制電路214向升壓字元線驅動器204提供被延遲的升壓信號（例如，延遲了實質上等效於系統中特定信號的傳播時間（例如，從WL_NEAR到WL_FAR）的一段時間週期）。
圖3是繪示根據實施例的示例性升壓控制電路的圖。如以上參照圖2所述，升壓字元線驅動器204基於延遲升壓命令信號（TRK_WL_DELAYED）向字元線206提供電壓。具體來說，當由於預解碼器信號（PreDec）及內部時脈信號被確定而被命令（例如，第一選擇信號）時，升壓字元線驅動器204被配置成向字元線206施加電源電壓準位（例如，實質上等效於電晶體210、212的控制電壓準位的0.5 v信號）。當由升壓控制電路214由TRK_WL_DELAYED信號（例如，第二選擇信號）被命令時，升壓字元線驅動器204向字元線206施加被升高的電壓（例如，0.56 v），使得電晶體212在由WL電阻引起的電壓降之後接收控制電壓準位（例如，至少實質上等於）。
升壓控制電路214基於三種所接收到的輸入信號提供其TRK_WL_DELAYED信號，所述三種所接收輸入信號是寫入使能（write enable，WE）、低電壓操作信號（LV）及內部時脈信號（ICLK）。在實施例中，在讀取迴圈期間，字元線升壓並非必要的，因此可由控制WE信號來禁止升壓或啟動升壓。在一些實施方案中可用的高電壓操作期間，不需要升壓來確保字元線206的遠端處的記憶體單元接收處於控制電壓準位的控制信號。因此，也可由控制LV信號來禁止升壓或啟動升壓。當在WE及LV上由適當的信號對升壓進行使能時，升壓是基於接收ICLK信號而被命令。邏輯閘、升壓控制電路214內及升壓控制電路214與升壓字元線驅動器204之間的導體長度以及其他電路結構被調諧以在所期望的時序向升壓字元線驅動器204提供TRK_WL_DELAYED信號。例如，在一個實施例中，升壓控制電路214被配置成經由RC回路部分提供延遲，使得從TRK_WL到TRK_WL_DELAYED的延遲與從WL_NEAR到WL_FAR的信號傳播延遲實質上相似（例如，在其中精確匹配為優選的某些實施例中處於1%內，在其中設計裕量較高的其他實施例中處於10%或25%內）。在實施例中，TRK_WL_DELAYED及WL_FAR的轉變延遲或斜率實質上相同。
圖4是繪示根據實施例的升壓字元線驅動器的示例性實施方案的圖。升壓字元線驅動器根據PREDEC_O信號及ICLK信號（例如，組合起來是第一選擇信號）的狀態在字元線（WL）及互補字元線（word line bar，WLB）的線上提供信號。具體來說，當PREDEC_O信號指示要啟動相關聯的記憶體單元列時且當ICLK信號要開始啟動時，反及（not-and，NAND）閘提供低WLB信號，且由反相器命令WL為高準位。此高WL信號的電壓準位是由供電輸入402（VDDWL）來控制。
VDDWL的基礎準位處於供電電壓準位（VDD）。例如，當TRK_WL_DELAYED處於低準位時，TRK_WLDV處於低準位，從而將柵極由TRK_WLDV控制的電晶體接通，由VDDWL以供電電壓準位對供電輸入402供電。當TRK_WL_DELAYED轉變為高時，TRK_WLDV也變為高，從而將其對應的電晶體關斷。同時，電容器404被充電，從而暫時將由VDDWL提供至供電輸入402的電壓升高（如變動dv）到高於供電電壓準位。因此，當由NAND閘的輸出（第一選擇信號）控制時，反相器到字元線的輸出從低準位轉變為供電電壓準位。然後，基於TRK_WL_DELAYED信號（相對於第一選擇信號被延遲的第二信號），向字元線施加高於供電電壓準位的被升高的電壓。字元線在被升高的電壓衰減回供電電壓準位（VDD）之前的一段時間週期內接收被升高的電壓。
本文中闡述的升高電壓技術可應用於許多不同的電路佈置。例如，被升高的電壓準位可被從升壓字元線驅動器提供至字元線佈置，所述字元線佈置包括字元線的遠端處的字元線升壓器。圖5是繪示根據實施例的升壓控制電路的圖，升壓控制電路控制部分地由字元線升壓器控制的字元線。所述電路包括升壓字元線驅動器電路504，升壓字元線驅動器電路504被配置成控制字元線的第一端（WL_NEAR）處的電壓。字元線升壓器506被配置成控制字元線的第二端（WL_FAR）處的電壓。升壓字元線驅動器504及字元線升壓器506由升壓控制電路508控制而在一個實施例中向升壓字元線驅動器504提供升壓信號，且向字元線升壓器506提供延遲的升壓信號。在實施例中，升壓信號與延遲的升壓信號是基於共用的選擇信號（例如，第一選擇信號），基於傳播延遲（例如，基於導體距離，基於電路502中實施的例如電感器及電容器等電路元件），此選擇信號在被升壓字元線驅動器504接收之後在字元線升壓器506處被接收。
圖6是繪示根據如圖5所示的升壓控制電路的示例性實施方案的圖。與圖3所示實例相似，升壓控制電路508在低電壓寫入操作期間基於提供至NAND閘及反相器的WE、LV及ICLK信號而產生控制信號（TRK_WL）。TRK_WL控制信號被提供至升壓字元線驅動器504，且TRK_WL_DELAYED信號被提供至字元線升壓器506。在圖6所示實例中，在504、506處接收的信號是基於共用的TRK_WL信號，其中基於從升壓控制電路508到信號目的地的傳播時間，此TRK_WL信號在於504處接收之後在字元線升壓器506處被接收。
圖7是繪示根據實施例的升壓字元線驅動器及字元線升壓器的示例性實施方案的圖。如上所述，升壓控制電路508產生在升壓字元線驅動器電路504與字元線升壓器電路506二者處接收的控制信號（第一選擇信號），其中基於傳播延遲，此控制信號在於504處接收之後在字元線升壓器506處被接收。
參照升壓字元線驅動器504，驅動器504根據PREDEC_O信號的狀態（例如，寫入解碼器向與和寫入命令相關聯的一列記憶體單元相關聯的字元線驅動器電路提供高PREDEC_O信號）及ICLK信號的狀態在字元線（WL_NEAR）及互補字元線（WLB）的線上提供信號。具體來說，當PREDEC_O信號指示要啟動相關聯的記憶體單元列時且當ICLK信號要開始啟動時，NAND閘提供低WLB信號，且由反相器命令WL為高準位。此高WL信號的電壓準位是由供電輸入702（VDDWL）來控制。
VDDWL的基礎準位處於供電電壓準位（VDD）。例如，當TRK_WL（第一選擇信號）處於低準位時，模組504的TRK_WLDV處於低準位，從而將其柵極由TRK_WLDV控制的電晶體接通，通過VDDWL以供電電壓準位對供電輸入702供電。當TRK_WL轉變為高時，TRK_WLDV也變為高，從而將其對應的電晶體關斷。同時，電容器704被充電，從而暫時將通過VDDWL提供至供電輸入702的電壓升高到高於供電電壓準位。因此，在由NAND閘的輸出控制時，反相器到WL_NEAR處的字元線的輸出從低準位轉變為供電電壓準位。然後，基於TRK_WL信號，向字元線施加高於供電電壓準位的被升高的電壓。字元線在被升高的電壓衰減回供電電壓準位（VDD）之前的一段時間週期內接收被升高的電壓。
參照字元線升壓器506，升壓器506根據從升壓字元線驅動器504接收的互補字元線信號（WLB）在字元線（WL_FAR）上提供信號，互補字元線信號（WLB）是由反相器接收。高WL信號的電壓準位是通過供電輸入706（VDDWL）來控制。VDDWL的基礎準位處於供電電壓準位（VDD）。例如，當TRK_WL_DELAYED（通過從508的傳播而被延遲的第一選擇信號）處於低準位時，模組506的TRK_WLDV處於低準位，從而將其柵極由TRK_WLDV控制的電晶體接通，通過VDDWL以供電電壓準位向供電輸入706供電。當TRK_WL_DELAYED轉變為高時，TRK_WLDV也變為高，從而將其對應的電晶體關斷。同時，電容器708被充電，從而暫時將通過VDDWL提供至供電輸入706的電壓升高到高於供電電壓準位。因此，在由WLB信號控制時，反相器到端WL_FAR處的字元線的輸出從低準位轉變為供電電壓準位。然後，基於TRK_WL_DELAYED信號，向字元線施加高於供電電壓準位的被升高的電壓。字元線在被升高的電壓衰減回供電電壓準位（VDD）之前的一段時間週期內接收被升高的電壓。
圖8是繪示根據實施例的控制字元線的電壓的方法的流程圖。儘管圖8所示實例是參照以上在本文中闡述結構進行闡述，然而所述方法也適用於許多其他結構。所述方法包括在802處向控制字元線（WL）的邏輯閘提供電源電壓準位（VDD），以及在804處基於第一選擇信號（WLB）向字元線施加電源電壓準位。在806處，基於第二選擇信號（TRK_WL_DELAYED）對字元線（WL）充以被升高的電壓，其中第二選擇信號相對於第一選擇信號被延遲。
儘管本文中闡述的某些系統及方法是參照字元線驅動器進行例示，然而這些系統及方法可同等地應用於其他電路結構。例如，在實施例中，本文中闡述的目標電壓升高可應用於產生讀取信號、時脈信號、位址信號、位元線信號、感測放大器信號、預充電信號及其他信號。
根據一些實施例，提供一種用於字元線驅動器的系統及方法。第一供電分支被配置成為字元線提供電源電壓準位。第二供電分支被配置成為字元線提供被升高的電壓。字元線驅動器被配置成基於第一選擇信號向字元線施加電源電壓準位，且字元線驅動器被配置成基於第二選擇信號向字元線施加被升高的電壓，第二選擇信號相對於第一選擇信號被延遲。
在一些實施例中，第二選擇信號基於與字元線信號從字元線驅動器到字元線的端的傳播相關聯的時間長度而被延遲。
在一些實施例中，字元線與多個記憶體單元相關聯。
在一些實施例中，字元線與至少1024個記憶體單元相關聯。
在一些實施例中，字元線驅動器被配置成在寫入操作期間而不是在讀取操作期間向字元線施加被升高的電壓。
在一些實施例中，第一供電分支包括電晶體，電晶體被配置成當第二選擇信號未被啟動時提供電源電壓準位。
在一些實施例中，第二供電分支包括電容器，當第二選擇信號被啟動時，經由電容器提供被升高的電壓。
在一些實施例中，當第一選擇信號被啟動時電源電壓準位及被升高的電壓被提供至邏輯電路。邏輯電路為字元線供電。
在實施例中，一種包括字元線升壓器的字元線驅動器包括字元線驅動器電路，字元線驅動器電路被配置成控制字元線的第一端處的電壓。字元線升壓器電路被配置成控制字元線的第二端處的電壓。字元線升壓器電路包括第一供電分支及第二供電分支，第一供電分支被配置成在字元線的第二端處提供電源電壓準位，第二供電分支被配置成為字元線的第二端提供被升高的電壓。字元線驅動器被配置成基於第一選擇信號控制字元線的第一端處的電壓，且字元線升壓器被配置成基於第一選擇信號控制字元線的第二端處的電壓。
在一些實施例中，其中基於傳播延遲，字元線升壓器在字元線驅動器接收第一選擇信號之後接收第一選擇信號。
在一些實施例中，字元線升壓器電路被配置成在寫入操作期間而不是在讀取操作期間向字元線施加被升高的電壓。字元線升壓器電路被配置成在高電壓操作模式下禁止施加被升高的電壓。
在一些實施例中，第一供電分支包括電晶體。電晶體被配置成當第一選擇信號未被啟動時提供電源電壓準位。
在一些實施例中，第二供電分支包括電容器。當第一選擇信號被啟動時，經由電容器提供被升高的電壓。
在一些實施例中，當第一選擇信號為被啟動時電源電壓準位及被升高的電壓被提供至邏輯電路。邏輯電路控制字元線的第二端處的電壓。
在一些實施例中，字元線驅動器電路包括第三供電分支以及第四供電分支。第三供電分支被配置成在字元線處提供電源電壓準位。第四供電分支被配置成為字元線提供被升高的電壓。
在附加實施例中，一種控制字元線的電壓的方法包括向控制字元線的邏輯閘提供電源電壓準位，以及基於第一選擇信號向字元線施加電源電壓準位。基於第二選擇信號對字元線充以被升高的電壓，其中第二選擇信號相對於第一選擇信號被延遲。
在一些實施例中，所述方法進一步包括：將控制信號提供至延遲信號路徑以產生第二選擇信號。
在一些實施例中，第二選擇信號基於與字元線信號從字元線驅動器到字元線的端的傳播相關聯的時間長度而被延遲。
在一些實施例中，被升高的電壓在一段衰減時間週期內衰減回電源電壓準位。
在一些實施例中，被升高的電壓使字元線電壓維持至少實質上為字元線兩端的電源電壓準位。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
102:記憶體電路 104:記憶體陣列部分/本地記憶體陣列 106、208:記憶體單元 108、110:單元 112:本地控制單元/寫入解碼器 114:本地輸入輸出（IO）單元 116:得到命令的升壓WL驅動器 204:升壓字元線驅動器 206、WL:字元線 210、212:電晶體 214、508:升壓控制電路 402、702、706、VDDWL:供電輸入 404、704、708:電容器 502:電路 504:模組/驅動器/升壓字元線驅動器/升壓字元線驅動器電路 506:模組/升壓器/字元線升壓器/字元線升壓器電路 802、804、806:步驟 BL:位元線信號線 BLB:互補位元線信號線 CLK:時脈 dv:變動 DCLK:數據時脈 ICLK:信號/內部時脈/內部時脈信號 LV:信號/低電壓操作信號 PREDEC_O:信號 PreDec:預解碼器信號 TRK_WL:信號/控制信號/第一選擇信號 TRK_WL_DELAYED:信號/延遲的升壓命令信號/第二選擇信號 VDD:引腳/供電電壓準位/電源電壓準位 VSS:引腳 WE:信號/寫入使能 WLB:信號/互補字元線/互補字元線信號/第一選擇信號 WL_FAR:字元線/端/第二端 WL_NEAR:字元線/第一端 WriteB_B:write-bar-bottom-array命令 WriteB_T:write-bar-top-array命令
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是繪示根據實施例的包括升壓字元線驅動器的記憶體電路的圖。 圖2是繪示根據實施例的由升壓控制電路控制的升壓字元線驅動器的圖。 圖3是繪示根據實施例的示例性升壓控制電路的圖。 圖4是繪示根據實施例的升壓字元線驅動器的示例性實施方案的圖。 圖5是繪示根據實施例的升壓控制電路的圖，升壓控制電路控制部分地由字元線升壓器控制的字元線。 圖6是繪示根據實施例的例如圖5所示升壓控制電路等升壓控制電路的示例性實施方案的圖。 圖7是繪示根據實施例的升壓字元線驅動器及字元線升壓器的示例性實施方案的圖。 圖8是繪示根據實施例的控制字元線的電壓的方法的流程圖。
204:升壓字元線驅動器
402、VDDWL:供電輸入
404:電容器
CLK:時脈
dv:變動
ICLK:信號/內部時脈/內部時脈信號
PREDEC_O:信號
TRK_WLDV:信號
TRK_WL_DELAYED:信號/延遲的升壓命令信號/第二選擇信號
VDD:電源電壓準位
WL:信號/字元線
WLB:信號/互補字元線/互補字元線信號/第一選擇信號

Claims (1)

  1. 一種字元線驅動器，包括： 第一供電分支，被配置成為字元線提供電源電壓準位； 第二供電分支，被配置成為所述字元線提供被升高的電壓； 其中所述字元線驅動器被配置成基於第一選擇信號向所述字元線施加所述電源電壓準位；並且 其中所述字元線驅動器被配置成基於第二選擇信號向所述字元線施加所述被升高的電壓，所述第二選擇信號相對於所述第一選擇信號被延遲。
TW109117567A 2020-02-11 2020-05-26 字元線驅動器 TWI772809B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/787,415 2020-02-11
US16/787,415 US11170830B2 (en) 2020-02-11 2020-02-11 Word line driver for low voltage operation

Publications (2)

Publication Number Publication Date
TW202131322A true TW202131322A (zh) 2021-08-16
TWI772809B TWI772809B (zh) 2022-08-01

Family

ID=77177497

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117567A TWI772809B (zh) 2020-02-11 2020-05-26 字元線驅動器

Country Status (3)

Country Link
US (1) US11170830B2 (zh)
CN (1) CN113257298A (zh)
TW (1) TWI772809B (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02183493A (ja) * 1989-01-10 1990-07-18 Matsushita Electron Corp 半導体メモリ装置
US5596539A (en) * 1995-12-28 1997-01-21 Lsi Logic Corporation Method and apparatus for a low power self-timed memory control system
KR100245556B1 (ko) * 1997-05-27 2000-02-15 윤종용 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
JP4439185B2 (ja) * 2003-02-07 2010-03-24 パナソニック株式会社 半導体記憶装置
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
JP5398520B2 (ja) * 2009-12-25 2014-01-29 株式会社東芝 ワード線駆動回路
US8467263B2 (en) * 2010-06-25 2013-06-18 Intel Corporation Memory write operation methods and circuits
US9171634B2 (en) * 2013-03-14 2015-10-27 Arm Limited Memory device and method of controlling leakage current within such a memory device
US9030863B2 (en) * 2013-09-26 2015-05-12 Qualcomm Incorporated Read/write assist for memories
US10431295B2 (en) * 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
US9502119B2 (en) * 2014-11-20 2016-11-22 Samsung Electronics Co., Ltd. Distributed capacitive delay tracking boost-assist circuit
TWI564893B (zh) * 2015-06-30 2017-01-01 財團法人工業技術研究院 記憶體控制方法及其系統
JP6469554B2 (ja) * 2015-09-11 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置
US9552854B1 (en) * 2015-11-10 2017-01-24 Intel Corporation Register files including distributed capacitor circuit blocks
WO2017145312A1 (ja) * 2016-02-25 2017-08-31 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10074410B2 (en) * 2016-09-30 2018-09-11 Arm Limited Integrated circuit using shaping and timing circuitries
US10475502B2 (en) * 2016-12-13 2019-11-12 Taiwan Semiconductor Manufacturing Company Limited Word-line driver and method of operating a word-line driver

Also Published As

Publication number Publication date
TWI772809B (zh) 2022-08-01
CN113257298A (zh) 2021-08-13
US20210249059A1 (en) 2021-08-12
US11170830B2 (en) 2021-11-09

Similar Documents

Publication Publication Date Title
US10885954B2 (en) Memory devices comprising a write assist circuit
JP5068088B2 (ja) 半導体記憶装置
US20170263334A1 (en) Semiconductor storage device and test method thereof using a common bit line
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
US7313050B2 (en) Word-line driver for memory devices
US20070081379A1 (en) Write assist for latch and memory circuits
US6504783B2 (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefor
US7492654B2 (en) Memory device for retaining data during power-down mode and method of operating the same
US9940997B2 (en) Method and apparatus for enhancing read stability of a static random access memory circuit in low voltage operation
KR20080095009A (ko) 컬럼 리던던시 회로
JP2009070480A (ja) 半導体記憶装置
US9373389B2 (en) Semiconductor memory device
US9165642B2 (en) Low voltage dual supply memory cell with two word lines and activation circuitry
US6292413B1 (en) Semiconductor device, semiconductor memory device and semiconductor integrated circuit device
US8982657B2 (en) Semiconductor device having line self-boosting scheme
US6704237B2 (en) Circuits for controlling internal power supply voltages provided to memory arrays based on requested operations and methods of operating
US20090290446A1 (en) Memory Word-line Tracking Scheme
US8830784B2 (en) Negative word line driver for semiconductor memories
US6990034B2 (en) Static semiconductor memory device and method of controlling the same
CN112133344A (zh) 用于控制字线放电的设备及方法
TWI772809B (zh) 字元線驅動器
US11423973B2 (en) Contemporaneous sense amplifier timings for operations at internal and edge memory array mats
US7668032B2 (en) Refresh operation of memory device
KR20100108699A (ko) 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로
WO2023175730A1 (ja) 半導体記憶装置