CN113257298A - 字线驱动器 - Google Patents

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桑吉夫库马尔甄恩
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Abstract

提供一种字线驱动器。第一供电分支被配置成为字线提供电源电压电平。第二供电分支被配置成为字线提供升高的电压。字线驱动器被配置成基于第一选择信号向字线施加电源电压电平，且字线驱动器被配置成基于第二选择信号向字线施加升高的电压，第二选择信号相对于第一选择信号被延迟。

Description

字线驱动器
技术领域
本揭露涉及一种降低沿字线的电压降的字线驱动器。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)及静态随机存取存储器(static random access memory，SRAM)中的字线通常负载很重。例如，在一些存储器架构中，字线耦合到约一千(1K，1024)到四千(4K)个存储单元。在纳米尺度技术中，字线的宽度是窄的，且字线的电阻可为高的。这些因素可能导致沿字线的传播延迟及电压降(voltage drop)，从而影响DRAM的性能。
发明内容
根据本揭露的实施例，字线驱动器包括第一供电分支以及第二供电分支。第一供电分支被配置成为字线提供电源电压电平。第二供电分支被配置成为字线提供被升高的电压。字线驱动器被配置成基于第一选择信号向字线施加电源电压电平。字线驱动器被配置成基于第二选择信号向字线施加被升高的电压，第二选择信号相对于第一选择信号被延迟。
根据本揭露的实施例，字线驱动器包括字线驱动器电路以及字线升压器电路。字线驱动器电路被配置成控制字线的第一端处的电压。字线升压器电路被配置成控制字线的第二端处的电压。字线升压器电路包括：第一供电分支以及第二供电分支。第一供电分支被配置成在字线的第一端处提供电源电压电平。第二供电分支被配置成为字线的第二端提供被升高的电压。字线驱动器被配置成基于第一选择信号来控制字线的第一端处的电压。字线升压器被配置成基于第一选择信号来控制字线的第二端处的电压。
根据本揭露的实施例，控制字线的电压的方法包括：向控制字线的逻辑门提供电源电压电平；基于第一选择信号向字线施加电源电压电平；基于第二选择信号为字线充以被升高的电压，其中第二选择信号相对于第一选择信号被延迟。
附图说明
结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是绘示根据实施例的包括升压字线驱动器的存储电路的图。
图2是绘示根据实施例的由升压控制电路控制的升压字线驱动器的图。
图3是绘示根据实施例的示例性升压控制电路的图。
图4是绘示根据实施例的升压字线驱动器的示例性实施方案的图。
图5是绘示根据实施例的升压控制电路的图，升压控制电路控制部分地由字线升压器控制的字线。
图6是绘示根据实施例的例如图5所示升压控制电路等升压控制电路的示例性实施方案的图。
图7是绘示根据实施例的升压字线驱动器及字线升压器的示例性实施方案的图。
图8是绘示根据实施例的控制字线的电压的方法的流程图。
具体实施方式
以下揭露内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，这些仅为实例而非旨在进行限制。例如，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
在集成电路设计中，尤其是在具有有限电力存储能力(例如，所存储的电池电力)的移动器件的设计中，功耗问题通常是一种主要因素。集成电路的供电电压电平与由集成电路所消耗的功率量有关。即，供电电压电平(即，提供至集成电路的功率输入(例如，VDD、VSS引脚)的电压电平)的降低可能够使此集成电路的功耗对应地降低。
集成电路的供电电压的降低可能受集成电路内组件的功率需求所限制。例如，集成电路可包括需要特定电压电平来进行操作的晶体管。这些晶体管(例如存储单元内的晶体管)可被施加到存储单元的字线的电压激活，以执行读取和/或写入操作。每一存储单元的晶体管可能需要施加至少一种激活电压电平以启动操作。在最佳情境中，集成电路的供电电压将等于激活电压电平。
但是在现实电路中，电路中的非理想状况可能导致在组件处接收的实际电压不同于在设计期间所设想的电压。例如，可被塑造为具有可忽略电阻的传导路径可实际上具有与其相关联的材料电阻。例如，小尺度技术(例如，N5/N3)中的字线/位线电阻可能具有材料电阻，材料电阻会在字线/位线的长度上导致电压降。因此，以供电电压进行操作的对应字线及位线驱动器可能无法向可能需要此供电电压来进行正常操作的组件(例如，晶体管)提供此供电电压。尽管可由增大供电电压来补救此种不利影响，然而在一些情形中，由于供电电压增大造成功率泄露(power drain)增加，因此此种修复可能是次优的。
在实施例中，本文所阐述的系统及方法可在导体上提供被升高的电压，以例如补偿电阻性电压降。在实施例中，对电压升高进行定时，以便向组件提供实质上等于或大于供电电压的控制信号电压(例如，基于与控制信号相关联的信号传播延迟)。
图1是绘示根据实施例的包括升压字线驱动器的存储电路的图。存储电路102包括位于电路的单元上的多个存储阵列部分104。每一存储阵列包括多行存储单元(例如，106)，所述多行存储单元在本文中称为由字线(word line，WL)控制的存储器字。位于图1布局的边缘上的某些单元(例如，108、110)提供功率路由(例如，接收处于电源电压电平的电源电压，接收以步进方式降低的较高供电电压)、接收外部命令、接收输入数据且提供输出数据。例如，单元108被配置成接收命令信号(例如，读取或写入命令信号)及地址信号，地址信号包括指示要执行所指定命令之处的多个位。单元108还接收作为被分配到其他单元的数据时钟(DCLK)及内部时钟(ICLK)的时钟信号。单元110包括数据锁存器，数据锁存器被配置成从电路外部接收输入数据以写入到存储单元，且从存储单元接收输出数据以从电路进行传输。
在图1所示实例中位于中心的某些单元向存储单元提供目标控制信号。例如，本地控制单元112包括写入解码器模块，写入解码器模块判断在单元108处接收的命令是否属于单元中位于此本地控制单元112附近的一者。具体来说，写入解码器对在108处接收的地址的一部分加以考量，且判断四个本地存储阵列104(例如，左上存储体、右上存储体、左下存储体、右下存储体)中的任何一者是否是命令的预期接收者。如果根据预解码操作识别出这些阵列104中的一者为所预期的，则命令被传播到指定阵列。如果根据预解码操作识别出这些阵列104中的所述一者并非预期的，则在112处忽略命令，且所述命令及相关联的地址被传播到其他本地控制单元。
如本文中进一步阐述，本地输入输出(input/output，IO)单元(例如，114)在一段时间周期内以升高的电平提供控制信号(例如，字线信号)，以抵消例如传导线电阻等现实电路状况。在接收到来自本地控制单元112的命令(write-bar-top-array(WriteB_T)命令，WriteB_Bwrite-bar-bottom-array(WriteB_B)命令)时，得到命令的升压WL驱动器116由以下方式提供满足组件(例如，存储单元晶体管)进行正常操作所需的电压电平的控制信号：在控制信号期间的一段时间周期(例如，控制信号的一部分)内向左存储阵列(经由字线WL_Left)及右存储阵列(经由字线WL_Right)中的任一者/两者提供被升高的电压电平。
图2是绘示根据实施例的由升压控制电路控制的升压字线驱动器的图。图2所示实例绘示升压字线驱动器204，升压字线驱动器204向控制多个存储单元208的字线206施加电压。具体来说，每一存储单元208的两个晶体管210、212位于存储单元及位线(bit line，BL)以及互补位线(bit line bar，BLB)信号线的节点之间。当这些晶体管210、212在其相应栅极处接收到处于控制电压电平的电压时，这些晶体管210、212进行操作。在一些实施方案中，电阻(WL电阻)与字线相关联，使得当信号沿字线206从WL_NEAR传播到WL_FAR时，由晶体管210、212所接收到的信号的电压发生改变(例如，在212处接收的电压低于在210处接收的电压)。如果在212处接收的较低电压小于控制电压电平，则字线206的远端处的存储单元可能不正常地工作。为解决此种问题，升压字线驱动器204提供暂时被升高的电压(例如，高于控制电压电平的被升高的电压)，以使字线206的远端处的存储单元接收至少处于控制电压电平的信号。如本文中进一步阐述，升压字线驱动器204根据升压控制电路214的命令提供被升高的电压，升压控制电路214向升压字线驱动器204提供被延迟的升压信号(例如，延迟了实质上等效于系统中特定信号的传播时间(例如，从WL_NEAR到WL_FAR)的一段时间周期)。
图3是绘示根据实施例的示例性升压控制电路的图。如以上参照图2所述，升压字线驱动器204基于延迟升压命令信号(TRK_WL_DELAYED)向字线206提供电压。具体来说，当由于预解码器信号(PreDec)及内部时钟信号被确定而被命令(例如，第一选择信号)时，升压字线驱动器204被配置成向字线206施加电源电压电平(例如，实质上等效于晶体管210、212的控制电压电平的0.5v信号)。当由升压控制电路214由TRK_WL_DELAYED信号(例如，第二选择信号)被命令时，升压字线驱动器204向字线206施加被升高的电压(例如，0.56v)，使得晶体管212在由WL电阻引起的电压降之后接收控制电压电平(例如，至少实质上等于)。
升压控制电路214基于三种所接收到的输入信号提供其TRK_WL_DELAYED信号，所述三种所接收输入信号是写入使能(write enable，WE)、低电压操作信号(LV)及内部时钟信号(ICLK)。在实施例中，在读取循环期间，字线升压并非必要的，因此可由控制WE信号来禁止升压或激活升压。在一些实施方案中可用的高电压操作期间，不需要升压来确保字线206的远端处的存储单元接收处于控制电压电平的控制信号。因此，也可由控制LV信号来禁止升压或激活升压。当在WE及LV上由适当的信号对升压进行使能时，升压是基于接收ICLK信号而被命令。逻辑门、升压控制电路214内及升压控制电路214与升压字线驱动器204之间的导体长度以及其他电路结构被调谐以在所期望的时序向升压字线驱动器204提供TRK_WL_DELAYED信号。例如，在一个实施例中，升压控制电路214被配置成经由RC回路部分提供延迟，使得从TRK_WL到TRK_WL_DELAYED的延迟与从WL_NEAR到WL_FAR的信号传播延迟实质上相似(例如，在其中精确匹配为优选的某些实施例中处于1％内，在其中设计裕量较高的其他实施例中处于10％或25％内)。在实施例中，TRK_WL_DELAYED及WL_FAR的转变延迟或斜率实质上相同。
图4是绘示根据实施例的升压字线驱动器的示例性实施方案的图。升压字线驱动器根据PREDEC_O信号及ICLK信号(例如，组合起来是第一选择信号)的状态在字线(WL)及互补字线(word line bar，WLB)的线上提供信号。具体来说，当PREDEC_O信号指示要激活相关联的存储单元行时且当ICLK信号要开始激活时，非与(not-and，NAND)门提供低WLB信号，且由反相器命令WL为高电平。此高WL信号的电压电平是由供电输入402(VDDWL)来控制。
VDDWL的基础电平处于供电电压电平(VDD)。例如，当TRK_WL_DELAYED处于低电平时，TRK_WLDV处于低电平，从而将栅极由TRK_WLDV控制的晶体管接通，由VDDWL以供电电压电平对供电输入402供电。当TRK_WL_DELAYED转变为高时，TRK_WLDV也变为高，从而将其对应的晶体管关断。同时，电容器404被充电，从而暂时将由VDDWL提供至供电输入402的电压升高到高于供电电压电平。因此，当由NAND门的输出(第一选择信号)控制时，反相器到字线的输出从低电平转变为供电电压电平。然后，基于TRK_WL_DELAYED信号(相对于第一选择信号被延迟的第二信号)，向字线施加高于供电电压电平的被升高的电压。字线在被升高的电压衰减回供电电压电平(VDD)之前的一段时间周期内接收被升高的电压。
本文中阐述的升高电压技术可应用于许多不同的电路布置。例如，被升高的电压电平可被从升压字线驱动器提供至字线布置，所述字线布置包括字线的远端处的字线升压器。图5是绘示根据实施例的升压控制电路的图，升压控制电路控制部分地由字线升压器控制的字线。所述电路包括升压字线驱动器电路504，升压字线驱动器电路504被配置成控制字线的第一端(WL_NEAR)处的电压。字线升压器506被配置成控制字线的第二端(WL_FAR)处的电压。升压字线驱动器504及字线升压器506由升压控制电路508控制而在一个实施例中向升压字线驱动器504提供升压信号，且向字线升压器506提供延迟的升压信号。在实施例中，升压信号与延迟的升压信号是基于共用的选择信号(例如，第一选择信号)，基于传播延迟(例如，基于导体距离，基于电路502中实施的例如电感器及电容器等电路组件)，此选择信号在被升压字线驱动器504接收之后在字线升压器506处被接收。
图6是绘示根据如图5所示的升压控制电路的示例性实施方案的图。与图3所示实例相似，升压控制电路508在低电压写入操作期间基于提供至NAND门及反相器的WE、LV及ICLK信号而产生控制信号(TRK_WL)。TRK_WL控制信号被提供至升压字线驱动器504，且TRK_WL_DELAYED信号被提供至字线升压器506。在图6所示实例中，在504、506处接收的信号是基于共用的TRK_WL信号，其中基于从升压控制电路508到信号目的地的传播时间，此TRK_WL信号在于504处接收之后在字线升压器506处被接收。
图7是绘示根据实施例的升压字线驱动器及字线升压器的示例性实施方案的图。如上所述，升压控制电路508产生在升压字线驱动器电路504与字线升压器电路506二者处接收的控制信号(第一选择信号)，其中基于传播延迟，此控制信号在于504处接收之后在字线升压器506处被接收。
参照升压字线驱动器504，驱动器504根据PREDEC_O信号的状态(例如，写入解码器向与和写入命令相关联的一行存储单元相关联的字线驱动器电路提供高PREDEC_O信号)及ICLK信号的状态在字线(WL_NEAR)及互补字线(WLB)的线上提供信号。具体来说，当PREDEC_O信号指示要激活相关联的存储单元行时且当ICLK信号要开始激活时，NAND门提供低WLB信号，且由反相器命令WL为高电平。此高WL信号的电压电平是由供电输入702(VDDWL)来控制。
VDDWL的基础电平处于供电电压电平(VDD)。例如，当TRK_WL(第一选择信号)处于低电平时，模块504的TRK_WLDV处于低电平，从而将其栅极由TRK_WLDV控制的晶体管接通，通过VDDWL以供电电压电平对供电输入702供电。当TRK_WL转变为高时，TRK_WLDV也变为高，从而将其对应的晶体管关断。同时，电容器704被充电，从而暂时将通过VDDWL提供至供电输入702的电压升高到高于供电电压电平。因此，在由NAND门的输出控制时，反相器到WL_NEAR处的字线的输出从低电平转变为供电电压电平。然后，基于TRK_WL信号，向字线施加高于供电电压电平的被升高的电压。字线在被升高的电压衰减回供电电压电平(VDD)之前的一段时间周期内接收被升高的电压。
参照字线升压器506，升压器506根据从升压字线驱动器504接收的互补字线信号(WLB)在字线(WL_FAR)上提供信号，互补字线信号(WLB)是由反相器接收。高WL信号的电压电平是通过供电输入706(VDDWL)来控制。VDDWL的基础电平处于供电电压电平(VDD)。例如，当TRK_WL_DELAYED(通过从508的传播而被延迟的第一选择信号)处于低电平时，模块506的TRK_WLDV处于低电平，从而将其栅极由TRK_WLDV控制的晶体管接通，通过VDDWL以供电电压电平向供电输入706供电。当TRK_WL_DELAYED转变为高时，TRK_WLDV也变为高，从而将其对应的晶体管关断。同时，电容器708被充电，从而暂时将通过VDDWL提供至供电输入706的电压升高到高于供电电压电平。因此，在由WLB信号控制时，反相器到端WL_FAR处的字线的输出从低电平转变为供电电压电平。然后，基于TRK_WL_DELAYED信号，向字线施加高于供电电压电平的被升高的电压。字线在被升高的电压衰减回供电电压电平(VDD)之前的一段时间周期内接收被升高的电压。
图8是绘示根据实施例的控制字线的电压的方法的流程图。尽管图8所示实例是参照以上在本文中阐述结构进行阐述，然而所述方法也适用于许多其他结构。所述方法包括在802处向控制字线(WL)的逻辑门提供电源电压电平(VDD)，以及在804处基于第一选择信号(WLB)向字线施加电源电压电平。在806处，基于第二选择信号(TRK_WL_DELAYED)对字线(WL)充以被升高的电压，其中第二选择信号相对于第一选择信号被延迟。
尽管本文中阐述的某些系统及方法是参照字线驱动器进行例示，然而这些系统及方法可同等地应用于其他电路结构。例如，在实施例中，本文中阐述的目标电压升高可应用于产生读取信号、时钟信号、地址信号、位线信号、感测放大器信号、预充电信号及其他信号。
根据一些实施例，提供一种用于字线驱动器的系统及方法。第一供电分支被配置成为字线提供电源电压电平。第二供电分支被配置成为字线提供被升高的电压。字线驱动器被配置成基于第一选择信号向字线施加电源电压电平，且字线驱动器被配置成基于第二选择信号向字线施加被升高的电压，第二选择信号相对于第一选择信号被延迟。
在一些实施例中，第二选择信号基于与字线信号从字线驱动器到字线的端的传播相关联的时间长度而被延迟。
在一些实施例中，字线与多个存储单元相关联。
在一些实施例中，字线与至少1024个存储单元相关联。
在一些实施例中，字线驱动器被配置成在写入操作期间而不是在读取操作期间向字线施加被升高的电压。
在一些实施例中，第一供电分支包括晶体管，晶体管被配置成当第二选择信号未被激活时提供电源电压电平。
在一些实施例中，第二供电分支包括电容器，当第二选择信号被激活时，经由电容器提供被升高的电压。
在一些实施例中，当第一选择信号被激活时电源电压电平及被升高的电压被提供至逻辑电路。逻辑电路为字线供电。
在实施例中，一种包括字线升压器的字线驱动器包括字线驱动器电路，字线驱动器电路被配置成控制字线的第一端处的电压。字线升压器电路被配置成控制字线的第二端处的电压。字线升压器电路包括第一供电分支及第二供电分支，第一供电分支被配置成在字线的第二端处提供电源电压电平，第二供电分支被配置成为字线的第二端提供被升高的电压。字线驱动器被配置成基于第一选择信号控制字线的第一端处的电压，且字线升压器被配置成基于第一选择信号控制字线的第二端处的电压。
在一些实施例中，其中基于传播延迟，字线升压器在字线驱动器接收第一选择信号之后接收第一选择信号。
在一些实施例中，字线升压器电路被配置成在写入操作期间而不是在读取操作期间向字线施加被升高的电压。字线升压器电路被配置成在高电压操作模式下禁止施加被升高的电压。
在一些实施例中，第一供电分支包括晶体管。晶体管被配置成当第一选择信号未被激活时提供电源电压电平。
在一些实施例中，第二供电分支包括电容器。当第一选择信号被激活时，经由电容器提供被升高的电压。
在一些实施例中，当第一选择信号为被激活时电源电压电平及被升高的电压被提供至逻辑电路。逻辑电路控制字线的第二端处的电压。
在一些实施例中，字线驱动器电路包括第三供电分支以及第四供电分支。第三供电分支被配置成在字线处提供电源电压电平。第四供电分支被配置成为字线提供被升高的电压。
在附加实施例中，一种控制字线的电压的方法包括向控制字线的逻辑门提供电源电压电平，以及基于第一选择信号向字线施加电源电压电平。基于第二选择信号对字线充以被升高的电压，其中第二选择信号相对于第一选择信号被延迟。
在一些实施例中，所述方法进一步包括：将控制信号提供至延迟信号路径以产生第二选择信号。
在一些实施例中，第二选择信号基于与字线信号从字线驱动器到字线的端的传播相关联的时间长度而被延迟。
在一些实施例中，被升高的电压在一段衰减时间周期内衰减回电源电压电平。
在一些实施例中，被升高的电压使字线电压维持至少实质上为字线两端的电源电压电平。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本揭露的各个方面。所属领域中的技术人员应理解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
102：存储电路
104：存储阵列部分/本地存储阵列
106、208：存储单元
108、110：单元
112：本地控制单元/写入解码器
114：本地输入输出(IO)单元
116：得到命令的升压WL驱动器
204：升压字线驱动器
206、WL：字线
210、212：晶体管
214、508：升压控制电路
402、702、706、VDDWL：供电输入
404、704、708：电容器
502：电路
504：模块/驱动器/升压字线驱动器/升压字线驱动器电路
506：模块/升压器/字线升压器/字线升压器电路
802、804、806：步骤
BL：位线信号线
BLB：互补位线信号线
DCLK：数据时钟
ICLK：信号/内部时钟/内部时钟信号
LV：信号/低电压操作信号
PREDEC_O：信号
PreDec：预解码器信号
TRK_WL：信号/控制信号/第一选择信号
TRK_WL_DELAYED：信号/延迟的升压命令信号/第二选择信号
VDD：引脚/供电电压电平/电源电压电平
VSS：引脚
WE：信号/写入使能
WLB：信号/互补字线/互补字线信号/第一选择信号
WL_FAR：字线/端/第二端
WL_NEAR：字线/第一端
WriteB_B：write-bar-bottom-array命令
WriteB_T：write-bar-top-array命令

Claims (1)

1.一种字线驱动器，包括：
第一供电分支，被配置成为字线提供电源电压电平；
第二供电分支，被配置成为所述字线提供被升高的电压；
其中所述字线驱动器被配置成基于第一选择信号向所述字线施加所述电源电压电平；并且
其中所述字线驱动器被配置成基于第二选择信号向所述字线施加所述被升高的电压，所述第二选择信号相对于所述第一选择信号被延迟。
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