KR20130093298A - 저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 - Google Patents

저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 저항성 메모리 장치는 다수의 글로벌 비트 라인 각각에 연결된 다수의 로컬 비트 라인과 다수의 워드 라인들이 교차하는 영역에 배치되는 다수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 다수의 글로벌 비트 라인을 통해 상기 다수의 로컬 비트 라인 각각에 대응하는 상기 다수의 저항성 메모리 셀로 소정의 전류를 공급하는 라이트 드라이버를 포함하며, 상기 메모리 셀 어레이는, 제1 스위치 제어 신호에 응답하여 상기 다수의 워드 라인들 각각을 접지 라인에 접속시키기 위한 다수의 제1 스위치; 및 제2 스위치 제어 신호에 응답하여 상기 다수의 글로벌 비트 라인들을 상기 다수의 글로벌 비트 라인들 각각에 대응하는 상기 다수의 로컬 비트 라인에 접속시키기 위한 다수의 제2 스위치를 포함한다.

Description

저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템{RESISTIVE MEMORY DEVICE, OPERATION METHOD THEREOF, AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 저항성 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 셀의 산포를 개선할 수 있는 저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치는 상변화 메모리 장치(Phase change Random Access Memory(PRAM)), 저항 메모리 장치(Resistive RAM(RRAM)), 및 자기 메모리 장치(Magnetic RAM(MRAM)) 등을 포함한다.
저항체를 이용한 비휘발성 메모리 장치의 저항성 메모리 셀에 포함된 메모리 소자(memory element)의 저항값은 상기 메모리 소자로 공급되는 프로그램 전류에 따라 변한다. 따라서 상기 저항성 메모리 셀은 상기 메모리 소자의 저항값의 차이를 이용하여 정보를 저장한다. 예컨대, 상 변화 메모리(phase change memory)의 경우 상기 상 변화 메모리에 사용된 상 변화 물질의 상 변화에 따라 저항값의 차이가 발생한다.
그러나, 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라 데이터 라인에서의 가변 저항 소자(RC)의 저항값이 증가하게 되므로, 로컬 비트 라인에 접속된 스위치가 턴오프된 이후, 메모리 셀에 흐르는 전류의 레벨이 감소하는 시간이 증가하게 된다. 따라서, 메모리 셀에 흐르는 전류를 빠르게 감소시킬 수 있는 방법이 필요하다.
따라서, 본 발명이 해결하고자 하는 과제는 메모리 셀의 산포를 개선할 수 있는 저항성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 과제를 해결하기 위한 실시예에 따른 저항성 메모리 장치는, 다수의 글로벌 비트 라인 각각에 연결된 다수의 로컬 비트 라인과 다수의 워드 라인들이 교차하는 영역에 배치되는 다수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 다수의 글로벌 비트 라인을 통해 상기 다수의 로컬 비트 라인 각각에 대응하는 상기 다수의 저항성 메모리 셀로 소정의 전류를 공급하는 라이트 드라이버를 포함하며, 상기 메모리 셀 어레이는, 제1 스위치 제어 신호에 응답하여 상기 다수의 워드 라인들 각각을 접지 라인에 접속시키기 위한 다수의 제1 스위치; 및 제2 스위치 제어 신호에 응답하여 상기 다수의 글로벌 비트 라인들을 상기 다수의 글로벌 비트 라인들 각각에 대응하는 상기 다수의 로컬 비트 라인에 접속시키기 위한 다수의 제2 스위치를 포함한다.
상기 라이트 드라이버와 상기 접지 라인 사이에 접속된 상기 저항성 메모리 셀의 양단이 상기 제1 스위치 제어 신호 및 상기 제2 스위치 제어 신호에 응답하여 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된다.
상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된 이후, 상기 제2 스위치를 턴온시켜 상기 로컬 비트 라인을 상기 글로벌 비트 라인의 전압으로 디스차지한다.
상기 제2 스위치가 턴온된 이후, 상기 제1 스위치를 턴온시키고 상기 제2 스위치를 턴오프시켜 상기 워드 라인을 상기 접지 라인의 전압으로 디스차지한다.
상기 저항성 메모리 장치는, 외부로부터 입력되는 커맨드의 타이밍 스큐를 조절하고, 타이밍 스큐가 조절된 커맨드를 출력하는 타이밍 컨트롤러; 및 상기 커맨드 및 상기 타이밍 스큐가 조절된 커맨드에 기초하여 상기 제1 스위치 제어 신호 및 상기 제2 스위치 제어 신호를 발생하는 스테이트 머신을 더 포함한다.
상기 타이밍 컨트롤러는, 선택 신호 및 반전된 선택 신호를 출력하는 전기적 퓨즈; 및 상기 선택 신호 및 상기 반전된 선택 신호에 응답하여 상기 입력되는 커맨드를 지연시키고, 지연된 커맨드를 출력하는 타이밍 제너레이터를 포함한다.
상기 타이밍 제너레이터는, 상기 선택 신호 및 상기 반전된 선택 신호에 응답하여 활성화 또는 비활성화되는 적어도 하나의 패스 게이트; 및 활성화된 패스 게이트에 기초하여 상기 입력되는 커맨드를 지연시키고, 상기 지연된 커맨드를 출력하는 적어도 하나의 지연부를 포함한다.
상기 저항성 메모리 셀은 상 변화 메모리 셀이다.
상술한 과제를 해결하기 위한 실시예에 따른 메모리 시스템은, 상기 저항성 메모리 장치; 및 상기 저항성 메모리 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 라이트 드라이버와 상기 접지 라인 사이에 접속된 상기 저항성 메모리 셀의 양단이 상기 제1 스위치 제어 신호 및 상기 제2 스위치 제어 신호에 응답하여 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된다.
상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된 이후, 상기 제2 스위치를 턴온시켜 상기 로컬 비트 라인을 상기 글로벌 비트 라인의 전압으로 디스차지하고, 상기 제2 스위치가 턴온된 이후, 상기 제1 스위치를 턴온시키고 상기 제2 스위치를 턴오프시켜 상기 워드 라인을 상기 접지 라인의 전압으로 디스차지한다.
상술한 과제를 해결하기 위한 실시예에 따른 다수의 글로벌 비트 라인 각각에 연결된 다수의 로컬 비트 라인과 다수의 워드 라인들이 교차하는 영역에 배치되는 다수의 저항성 메모리 셀을 포함하는 저항성 메모리 장치를 동작하는 방법에 있어서, 라이트 드라이버가 상기 다수의 저항성 메모리 셀 중 선택된 저항성 메모리 셀로 상응하는 글로벌 비트 라인 및 로컬 비트 라인을 통하여 소정의 전류를 공급하여, 상기 라이트 드라이버로부터 상기 저항성 메모리 셀을 통하여 접지 라인으로 전류 경로를 형성하는 단계; 및 상기 저항성 메모리 셀을 상기 라이트 드라이버와 상기 접지 라인으로부터 분리하는 단계를 포함한다.
상기 분리하는 단계는, 상기 저항성 메모리 셀의 양단이 제1 스위치 제어 신호 및 제2 스위치 제어 신호에 응답하여 상기 라이트 드라이버와 상기 접지 라인으로부터 동시에 분리되는 단계를 포함한다.
상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리되는 단계 이후에, 상기 제2 스위치 제어 신호에 응답하여 동작하는 제2 스위치를 턴온시켜 상기 로컬 비트 라인을 상기 글로벌 비트 라인의 전압으로 디스차지하는 단계; 및 상기 제1 스위치 제어 신호에 응답하여 동작하는 제1 스위치를 턴온시키고, 상기 제2 스위치를 턴오프시켜 상기 워드 라인을 상기 접지 라인의 전압으로 디스차지하는 단계를 더 포함한다.
상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리되는 단계는, 전기적 퓨즈로부터 출력된 선택 신호들에 기초하여 상기 제1 및 제2 스위치 제어 신호 사이의 타이밍 스큐를 조절하고, 상기 타이밍 스큐가 조절된 제1 및 제2 스위치 제어 신호에 기초하여 상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된다.
본 발명의 실시예에 따른 저항성 메모리 장치는 메모리 셀에 흐르는 전류를 차단하여 상 변화 물질을 급속 냉각(fast quenching)시킴으로써 메모리 셀의 산포를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 블럭도이다.
도 2는 도 1에 도시된 저항성 메모리 장치의 동작을 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 저항성 메모리 셀의 일 실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 저항성 메모리 셀의 다른 실시예를 나타내는 회로도이다.
도 5는 도 1에 도시된 타이밍 제너레이터의 일 실시예를 나타내는 회로도이다.
도 6은 도 2에 도시된 메모리 셀이 로컬 비트 라인 및 워드 라인 사이에 연결된 일 실시예를 나타내는 회로도이다.
도 7은 도 6에 도시된 메모리 셀의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 블럭도이다.
도 10은 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 다른 실시예이다.
도 11은 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예이다.
도 12는 본 발명의 일 실시예에 따른 다수의 반도체 장치를 포함하는 멀티-칩 패키지의 일 실시예를 개략적으로 나타내는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 블럭도이고, 도 2는 도 1에 도시된 저항성 메모리 장치의 동작을 설명하기 위한 회로도이다.
본 명세서에서는 설명의 편의를 위하여 저항성 메모리 장치(1)의 일 예로서 상 변화 메모리 장치(Phase change Random Access Memory: PRAM)를 하나의 예로 들어 설명하나 본 발명의 기술적 사상은 저항성 메모리 장치, 예컨대 자기 메모리 장치(Magnetic RAM: MRAM), 저항 메모리 장치(Resistive RAM: RRAM)등에 적용될 수 있다.
도 1 및 도 2를 참조하면, 저항성 메모리 장치(1)는 메모리 셀 어레이(10), 로우 디코더(row decoder; 20), 컬럼 디코더(column decoder; 30), 스테이트 머신(state machine; 40), 타이밍 컨트롤러(timing controller; 50), Y-게이트 회로(Y-gating circuit; 80), 감지 증폭기 및 라이트 드라이버 블록(S/A & write driver block; 90)을 포함한다.
메모리 셀 어레이(10)는 다수의 글로벌 비트 라인들(GBL11~GBLnm; n, m은 자연수), 다수의 서브 셀 어레이들(11-1~11-k; k는 자연수), 및 다수의 로컬 비트 라인 선택 회로들(15-1~15-k)을 포함한다.
다수의 서브 셀 어레이들(11-1~11-k) 각각의 구조는 실질적으로 동일하므로, 제1 서브 셀 어레이(11-1)의 구조와 동작을 설명하기로 한다. 제1 서브 셀 어레이(11-1)는 다수의 저항성 메모리 셀들(13)을 포함한다. 다수의 저항성 메모리 셀들(13) 각각은 다수의 로컬 비트 라인들(LBL11~LBL1j; j는 자연수)과 다수의 워드 라인들(WL11~WL1n)이 교차하는 영역에 배치된다.
또한, 다수의 서브 셀 어레이들(11-1~11-k) 각각은 다수의 워드 라인 선택 신호들(X11~X1n)에 응답하여 다수의 워드 라인들(WL11~WL1n) 각각과 접지를 접속시키기 위한 다수의 워드 라인들(WL11~WL1n) 각각에 대응하는 다수의 제1 스위치들(14-11~14-1n)을 더 포함할 수 있다.
예컨대, 하이 레벨(high level)을 갖는 워드 라인 선택 신호(X11)가 제1 스위치(14-11)로 입력되면, 워드 라인(WL11)은 접지 전압으로 디스차지된다. 이때, 다수의 제1 스위치들(14-11~14-1n) 각각은 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
한편, 다수의 로컬 비트 라인 선택 회로들(15-1~15-k) 각각의 구조는 실질적으로 동일하므로, 제1 로컬 비트 라인 선택 회로(15-1)의 구조와 동작을 설명하기로 한다.
제1 로컬 비트 라인 선택 회로(15-1)는 다수의 제2 스위치들(17-11~17-1j)을 포함하며, 다수의 제2 스위치들(17-11~17-1j) 각각은 컬럼 디코더(30)로부터 출력된 다수의 로컬 비트 라인 선택 신호들(LY1~LYj)에 응답하여 다수의 로컬 비트 라인들(LBL11~LBL1j) 각각을 제1 글로벌 비트 라인(GBL11)에 접속한다.
예컨대, 하이 레벨을 갖는 로컬 비트 라인 선택 신호(LY1)가 제2 스위치(17-11)로 입력되면, 로컬 비트 라인(LBL11)은 글로벌 비트 라인(GBL11)의 전압으로 디스차지된다. 이때, 다수의 제2 스위치들(17-11~17-1j) 각각은 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
다수의 저항성 메모리 셀들(13) 각각은, GST(Ge-Sb-Te)와 같은 상 변화 물질을 이용하여 데이터를 저장할 수 있는 메모리 셀로서, 메모리 소자(memory element)와 선택 소자(select element)를 포함한다.
상기 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state)와 비정질 상태(amorphous state) 중에서 어느 하나의 상태를 갖는다.
도 3은 도 2에 도시된 저항성 메모리 셀의 일 실시예를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 저항성 메모리 셀(13a)은 비트 라인(LBL11)과 워드 라인(WL11) 사이에 직렬로 접속된 메모리 소자(GST)와 선택 소자(D)를 포함한다. 이때, 상 변화 물질(GST)은 메모리 소자로서 사용되고 다이오드(D)는 선택 소자로서 사용된다. 즉, 다이오드(D)의 애노드(anode)는 메모리 소자(GST)에 접속되고 다이오드(D)의 캐소드(cathode)는 워드 라인(WL11)에 접속된다.
예컨대, 다이오드(D)의 애노드와 캐소드 사이의 전압 차이가 다이오드(D)의 문턱 전압(threshold voltage)보다 높을 때, 저항성 메모리 셀(13a)의 메모리 소자(GST)는 비트 라인(LBL11)을 통하여 프로그램 전류, 예컨대 셋 전류(ISET) 또는 리셋 전류(IRST)를 공급받을 수 있다.
도 4는 도 2에 도시된 저항성 메모리 셀의 다른 실시예를 나타내는 회로도이다.
도 2 및 도 4를 참조하면, 저항성 메모리 셀(13b)은 비트 라인(LBL11)과 전원 라인(예컨대, 접지 전압을 공급하는 접지 라인 또는 일정한 전압을 공급하는 전원 라인) 사이에 직렬로 접속된 메모리 소자(GST)와 선택 소자(TR)를 포함한다. 이때, 상 변화 물질(GST)이 메모리 소자로서 사용되고, 트랜지스터(TR)가 선택 소자로서 사용된다.
예컨대, 워드 라인(WL11)으로 공급되는 전압이 트랜지스터(TR)의 문턱 전압보다 높으면, 저항성 메모리 셀(13b)의 메모리 소자(GST)는 비트 라인(LBL11)을 통하여 프로그램 전류, 예컨대 셋 전류(ISET) 또는 리셋 전류(IRST)를 공급받을 수 있다.
다시 도 1 및 도 2를 참조하면, 로우 디코더(20)는 로우 어드레스들(XADD)을 디코딩하고, 디코딩 결과에 따라 메모리 셀 어레이(10)에 구현된 다수의 워드 라인들(WL11~WL1n) 중에서 어느 하나의 워드 라인을 선택적으로 구동한다. 또한, 로우 디코더(20)는 스테이트 머신(40)으로부터 출력된 다수의 워드 라인 선택 신호들(X11~X1n)에 기초하여 다수의 제1 스위치들(14-11~14-1n)의 동작을 제어한다.
컬럼 디코더(30)는 컬럼 어드레스들(YADD)을 디코딩하고, 디코딩 결과에 따라 메모리 셀 어레이(10)에 구현된 다수의 로컬 비트 라인들(LBL11~LBL1j) 및 다수의 글로벌 비트 라인들(GBL11~GBLnm) 중 대응하는 로컬 비트 라인 및 글로벌 비트 라인을 선택적으로 구동한다. 또한, 컬럼 디코더(30)는 스테이트 머신(40)으로부터 출력된 다수의 로컬 비트 라인 선택 신호들(LY1~LYj)에 응답하여 다수의 제2 스위치들(17-11~17-1j)의 동작을 제어하고, 다수의 글로벌 비트 라인 선택 신호들(GY1~GYm)에 응답하여 다수의 제3 스위치들(81-1~81-m)의 동작을 제어한다.
스테이트 머신(40)은 외부로부터 입력되는 커맨드(CMD), 예컨대 프로그램 커맨드 또는 리드 커맨드 및 타이밍 컨트롤러(50)로부터 입력되는 지연된 커맨드(CMD)에 기초하여 다수의 워드 라인 선택 신호들(X11~X1n), 다수의 로컬 비트 라인 선택 신호들(LY1~LYj) 및 다수의 글로벌 비트 라인 선택 신호들(GY1~GYm)을 발생한다.
타이밍 컨트롤러(50)는 외부로부터 입력되는 커맨드(CMD)의 타이밍 스큐(timing skew)를 조절하고, 타이밍 스큐가 조절된 커맨드(CMD)를 스테이트 머신(40)으로 출력한다. 이를 위해, 타이밍 컨트롤러(50)는 타이밍 제너레이터(timing generator; 60) 및 전기적 퓨즈(electrical fuse; 70)를 포함할 수 있다.
타이밍 제너레이터(60)는 전기적 퓨즈(70)로부터 출력된 선택 신호들에 응답하여 외부로부터 입력되는 커맨드(CMD)를 지연시키고, 지연된 커맨드(CMD)를 스테이트 머신(40)으로 출력한다. 이를 위한, 타이밍 제너레이터(60)의 일 예가 도 5에 도시되어 있다.
도 5는 도 1에 도시된 타이밍 제너레이터의 일 실시예를 나타내는 회로도이다. 도 5를 참조하면, 타이밍 제너레이터(60)는 제1 내지 제3 지연부(61~63) 및 제1 내지 제4 패스 게이트(pass gate; 64~67)를 포함한다.
제1 내지 제3 지연부(61~63) 각각은 적어도 하나의 인버터를 포함하며, 제1 내지 제3 지연부(61~63) 각각으로 입력되는 커맨드(CMD)를 지연시키고, 지연된 커맨드(CMD)를 출력한다.
제1 내지 제4 패스 게이트(64~67) 각각은 제1 내지 제4 선택 신호(SEL1~SEL4) 및 반전된 제1 내지 제4 선택 신호(SEL1B~SEL4B)에 응답하여 활성화 또는 비활성화된다. 이때, 제1 내지 제4 패스 게이트(64~67)는 입력되는 제1 내지 제4 선택 신호(SEL1~SEL4) 및 반전된 제1 내지 제4 선택 신호(SEL1B~SEL4B)에 기초하여 하나의 패스 게이트만이 활성화될 수 있다.
예컨대, 제1 선택 신호(SEL1) 및 반전된 제1 선택 신호(SEL1B)에 응답하여 제1 패스 게이트(64)가 활성화된 경우 외부로부터 입력되는 커맨드(CMD)가 그대로 스테이트 머신(40)으로 출력된다. 또한, 제4 선택 신호(SEL4) 및 반전된 제4 선택 신호(SEL4B)에 응답하여 제4 패스 게이트(67)가 활성화된 경우 외부로부터 입력되는 커맨드(CMD)가 제1 내지 제3 지연부(61~63)를 통해 지연되고, 지연된 커맨드(CMD)가 스테이트 머신(40)으로 출력될 수 있다.
본 발명의 일 실시예에서는, 타이밍 제너레이터(60)가 4개의 패스 게이트로 구현된 예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
다시 도 1, 도 2 및 도 5를 참조하면, 전기적 퓨즈(70)는 다수의 워드 라인 선택 신호들(X11~X1n) 및 다수의 로컬 비트 라인 선택 신호들(LY1~LYj) 사이의 타이밍 스큐를 조절하기 위한 선택 신호들(SEL1~SEL4, SEL1B~SEL4B)을 타이밍 제너레이터(60)로 출력한다.
타이밍 제너레이터(60)는 선택 신호들(SEL1~SEL4, SEL1B~SEL4B)에 응답하여 외부로부터 입력되는 커맨드(CMD)를 지연시키고, 지연된 커맨드(CMD)를 스테이트 머신(40)으로 출력한다.
즉, 스테이트 머신(40)은 외부로부터 입력되는 커맨드(CMD) 및 타이밍 컨트롤러(50)에 의해 지연된 커맨드(CMD)를 수신하여 다수의 선택 신호들(X11~X1n, LY1~LYj, 및 GY1~GYm)을 발생함에 따라, 다수의 제1 스위치들(14-11~14-1n) 및 다수의 제2 스위치들(17-11~17-1j)이 턴온(turn on) 또는 턴오프(turn off)되는 시점을 제어할 수 있게 된다.
Y-게이트 회로(80)는 컬럼 디코더(30)로부터 출력된 다수의 글로벌 비트 라인 선택 신호들(GY1~GYm) 각각에 따라 메모리 셀 어레이(10)와 감지 증폭기 및 라이트 드라이버 블록(90)의 접속을 제어한다.
감지 증폭기 및 라이트 드라이버 블록(90)은 라이트 동작 시 라이트 데이터를 Y-게이트 회로(80)로 공급하거나, 또는 리드 동작시 Y-게이트 회로(80)로부터 출력된 리드 데이터를 감지 증폭한다.
도 6은 도 2에 도시된 메모리 셀이 로컬 비트 라인 및 워드 라인 사이에 연결된 일 실시예를 나타내는 회로도이고, 도 7은 도 6에 도시된 메모리 셀의 동작을 설명하기 위한 타이밍도이다. 도 6에서는 설명의 편의를 위해 하나의 저항성 메모리 셀(13)에 대응하는 로컬 비트 라인(LBL) 및 워드 라인(WL)만을 도시하였다.
또한, 도 6은 감지 증폭기 및 라이트 드라이버 블록(90)과 접지 사이에 접속된 저항성 메모리 셀(13)을 모델링한 회로를 도시한 것으로, 글로벌 비트 라인(GBL)에 대응하는 가변 저항 소자(RGBL, CGBL), 로컬 비트 라인(LBL)에 대응하는 가변 저항 소자(RLBL, CLBL) 및 워드 라인(WL)에 대응하는 가변 저항 소자(RWL, CWL)가 형성될 수 있다.
이때, 가변 저항 소자(RC)들의 저항값에 의해 메모리 셀(13)에 흐르는 전류의 레벨이 감소하는 시간이 증가하게 된다. 그러나, 본 발명의 실시 예에 따라, 메모리 셀에 흐르는 전류를 차단함으로써 상 변화 물질(RST)을 급속 냉각(fast quenching)시킬 수 있게 된다.
이를 위해, 도 1 내지 도 7을 참조하면, 디스차지 인에이블 신호(GBDIS)에 응답하여 글로벌 비트 라인(GBL)과 접지를 접속시키기 위한 제4 스위치(91)가 더 구비될 수 있다. 이때, 제4 스위치(91)는 감지 증폭기 및 라이트 드라이버 블록(90) 내부에 구비되는 것일 수 있다.
저항성 메모리 셀(13)은 로컬 비트 라인(LBL) 및 워드 라인(WL) 사이에 접속되어 있으며, 로컬 비트 라인(LBL)을 통해 감지 증폭기 및 라이트 드라이버 블록(90)으로부터 셋 전류(ISET) 또는 리셋 전류(IRST)를 공급받을 수 있다.
셋 전류(ISET)는 저항성 메모리 셀(13)에 포함된 상변화 물질(GST)이 결정 상태로 되기 위한 전류를 나타내고, 리셋 전류(IRST)는 상변화 물질(GST)이 비정질 상태로 되기 위한 전류를 나타낸다. 상 변화 물질(GST)이 비정질 상태를 가질 때의 메모리 셀(13)의 저항은 상 변화 물질(GST)이 결정 상태를 가질 때의 메모리 셀(13)의 저항보다 크다. 따라서 상 변화 물질(GST)은 이러한 저항 차이를 이용하여 데이터를 저장할 수 있다.
이때, 상 변화 물질(GST)이 비정질 상태로 되기 위해서는, 로컬 비트 라인(LBL)을 통하여 공급되는 리셋 전류(IRST)에 의해 용융 온도(melting temperature)보다 높은 온도로 가열된 후 급속히 냉각(quenching)되어야 한다.
이를 위해 도 7에 도시된 바와 같이, 제1 시점(T1)에서, 워드 라인 선택 신호(X) 및 로컬 비트 라인 선택 신호(LY) 각각에 응답하여 제1 스위치(14) 및 제2 스위치(17)는 동시에 턴오프되고, 디스차지 인에이블 신호(GBDIS)에 응답하여 제4 스위치(91)는 턴온된다.
이때, 타이밍 컨트롤러(50)에 의해 워드 라인 선택 신호(X) 및 로컬 비트 라인 선택 신호(LY) 사이의 타이밍 스큐가 조절됨에 따라, 제1 스위치(14) 및 제2 스위치(17)는 동일한 시점에서 턴오프될 수 있다.
즉, 제1 스위치(14) 및 제2 스위치(17)가 동일한 시점에서 턴오프되면, 저항성 메모리 셀(13)은 감지 증폭기 및 라이트 드라이버 블록(90) 및 접지 라인으로부터 분리되므로 저항성 메모리 셀(13)의 리셋 전류(IRST)가 감소하게 되고 상 변화 물질(GST)의 저항값은 증가하게 된다.
제1 스위치(14) 및 제2 스위치(17)가 턴오프된 이후, 제2 시점(T2)에서, 로컬 비트 라인 선택 신호(LY)에 응답하여 제2 스위치(17)가 턴온된다. 즉, 하이 레벨을 갖는 로컬 비트 라인 선택 신호(LY)가 제2 스위치(17)로 입력되면, 로컬 비트 라인(LBL)은 글로벌 비트 라인(GBL)의 전압으로 디스차지된다.
제3 시점(T3)에서, 워드 라인 선택 신호(X)에 응답하여 제1 스위치(14)는 턴온되고, 로컬 비트 라인 선택 신호(LY)에 응답하여 제2 스위치(17)는 턴오프되며, 디스차지 인에이블 신호(GBDIS)에 응답하여 제4 스위치(91)는 턴오프된다. 즉, 하이 레벨을 갖는 워드 라인 선택 신호(X)가 제1 스위치(14)로 입력되고, 로우 레벨을 갖는 로컬 비트 라인 선택 신호(LY)가 제2 스위치(17)로 입력되면, 워드 라인(WL)은 접지 전압으로 디스차지된다.
도 8은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 1 내지 도 8을 참조하면, 로컬 비트 라인(LBL) 및 워드 라인 사이(WL)에 접속된 저항성 메모리 셀(13)에 있어서, 타이밍 컨트롤러(50)의 제어에 기초하여 스테이트 머신(40)으로부터 발생된 워드 라인 선택 신호(X) 및 로컬 비트 라인 선택 신호(LY) 각각에 응답하여 제1 스위치(14) 및 제2 스위치(17)는 동일한 시점에서 턴오프된다(S10).
제1 스위치(14) 및 제2 스위치(17)가 턴오프된 이후, 스테이트 머신(40)으로부터 발생된 로컬 비트 라인 선택 신호(LY)에 응답하여 제2 스위치(17)가 턴온되면, 로컬 비트 라인(LBL)은 글로벌 비트 라인(GBL)의 전압으로 디스차지 된다(S20).
다음으로, 턴온되어있던 제2 스위치(17)가 턴오프되는 동시에, 스테이트 머신(40)으로부터 발생된 워드 라인 선택 신호(X)에 응답하여 제1 스위치(14)가 턴온되면, 워드 라인(WL)은 접지 전압으로 디스차지 된다(S30).
따라서, 저항성 메모리 장치(1)의 리셋(reset) 동작 시, 저항성 메모리 셀(13)에 대한 리셋 전류(IRST)의 흐름이 일시적으로 차단된 이후 로컬 비트 라인(LBL)이 글로벌 비트 라인(GBL)의 전압으로 먼저 디스차지됨에 따라, 저항성 메모리 장치(1)의 저항성 메모리 셀(13)의 산포에는 영향을 미치지 않으면서도 개선된 급속 냉각(fast quenching) 방법을 적용할 수 있게 된다.
도 9는 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 블럭도이다.
도 9를 참조하면, 메모리 시스템(1000)은 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 이동 전화기(mobile phone), 스마트 폰(smart phone), 무선 인터넷 장치(wireless internet device) 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(1000)은 프로그램 비트를 저장할 수 있는 저항성 메모리 장치(1)와 저항성 메모리 장치(1)의 데이터 처리 동작을 제어할 수 있는 프로세서(1100)를 포함한다.
프로세서(1100)는 입력장치(1300)에 의하여 발생한 입력 신호에 따라 저항성 메모리 장치(1)에 저장된 데이터를 디스플레이(1500)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(1300)는 터치패드(touch pad) 또는 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 10은 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 다른 실시예이다.
도 10을 참조하면, 메모리 시스템(2000)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
메모리 시스템(2000)은 프로그램 비트를 저장할 수 있는 저항성 메모리 장치(1)와 저항성 메모리 장치(1)의 데이터 처리 동작을 제어할 수 있는 프로세서(2100)를 포함한다.
메모리 시스템(2000)의 이미지 센서(2500)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(2100)의 제어 하에 저항성 메모리 장치(1)에 저장되거나 또는 디스플레이(2300)를 통하여 디스플레이된다. 또한, 저항성 메모리 장치(1)에 저장된 상기 디지털 신호들은 프로세서(2100)의 제어 하에 디스플레이(2300)를 통하여 디스플레이된다.
도 11은 도 1에 도시된 저항성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예이다.
도 11을 참조하면, 메모리 시스템(3000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.
메모리 시스템(3000)은 저항성 메모리 장치(1), 메모리 컨트롤러(3100), 및 카드 인터페이스(3300)를 포함한다.
메모리 컨트롤러(3100)는 저항성 메모리 장치(1)와 카드 인터페이스(3300) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(3300)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 본 발명이 이에 한정되는 것은 아니다. 카드 인터페이스(3300)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(3100) 사이에서 데이터 교환을 인터페이스할 수 있다.
예컨대, 메모리 시스템(3000)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)와 접속될 때, 호스트(HOST)는 카드 인터페이스(3300)와 메모리 컨트롤러(3100)를 통하여 저항성 메모리 장치(1)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 일 실시예에 따른 다수의 반도체 장치를 포함하는 멀티-칩 패키지(70)의 일 실시예를 개략적으로 나타내는 도면이다. 이를 참조하면, 멀티-칩 패키지(70)는 패키지 기판(71)상에 순차적으로 적층되는 다수의 반도체 장치들(72~74, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(72~74) 각각은 상술한 CPU, 컨트롤러, 또는 메모리 장치일 수 있다. 메모리 장치는 상술한 저항성 메모리 장치일 수 있으나 이에 한정되지 않으며, 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있다. 다수의 반도체 장치들(72~74)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(75) 등이 사용될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 저항성 메모리 장치 10: 메모리 셀 어레이
20: 로우 디코더 30: 컬럼 디코더
40: 스테이트 머신 50: 타이밍 컨트롤러
60: 타이밍 제너레이터 70: 전기적 퓨즈
80: Y-게이트 회로 90: 감지 증폭기 및 라이트 드라이버 블록

Claims (10)

  1. 다수의 글로벌 비트 라인 각각에 연결된 다수의 로컬 비트 라인과 다수의 워드 라인들이 교차하는 영역에 배치되는 다수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 다수의 글로벌 비트 라인을 통해 상기 다수의 로컬 비트 라인 각각에 대응하는 상기 다수의 저항성 메모리 셀로 소정의 전류를 공급하는 라이트 드라이버를 포함하며,
    상기 메모리 셀 어레이는,
    제1 스위치 제어 신호에 응답하여 상기 다수의 워드 라인들 각각을 접지 라인에 접속시키기 위한 다수의 제1 스위치; 및
    제2 스위치 제어 신호에 응답하여 상기 다수의 글로벌 비트 라인들을 상기 다수의 글로벌 비트 라인들 각각에 대응하는 상기 다수의 로컬 비트 라인에 접속시키기 위한 다수의 제2 스위치를 포함하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 라이트 드라이버와 상기 접지 라인 사이에 접속된 상기 저항성 메모리 셀의 양단이 상기 제1 스위치 제어 신호 및 상기 제2 스위치 제어 신호에 응답하여 상기 라이트 드라이버와 상기 접지 라인으로부터 분리되는 저항성 메모리 장치.
  3. 제2항에 있어서,
    상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리된 이후, 상기 제2 스위치를 턴온시켜 상기 로컬 비트 라인을 상기 글로벌 비트 라인의 전압으로 디스차지하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 스위치가 턴온된 이후, 상기 제1 스위치를 턴온시키고 상기 제2 스위치를 턴오프시켜 상기 워드 라인을 상기 접지 라인의 전압으로 디스차지하는 저항성 메모리 장치.
  5. 제1항에 있어서, 상기 저항성 메모리 장치는,
    외부로부터 입력되는 커맨드의 타이밍 스큐를 조절하고, 타이밍 스큐가 조절된 커맨드를 출력하는 타이밍 컨트롤러; 및
    상기 커맨드 및 상기 타이밍 스큐가 조절된 커맨드에 기초하여 상기 제1 스위치 제어 신호 및 상기 제2 스위치 제어 신호를 발생하는 스테이트 머신을 더 포함하는 저항성 메모리 장치.
  6. 제5항에 있어서, 상기 타이밍 컨트롤러는,
    선택 신호 및 반전된 선택 신호를 출력하는 전기적 퓨즈; 및
    상기 선택 신호 및 상기 반전된 선택 신호에 응답하여 상기 입력되는 커맨드를 지연시키고, 지연된 커맨드를 출력하는 타이밍 제너레이터를 포함하는 저항성 메모리 장치.
  7. 제6항에 있어서, 상기 타이밍 제너레이터는,
    상기 선택 신호 및 상기 반전된 선택 신호에 응답하여 활성화 또는 비활성화되는 적어도 하나의 패스 게이트; 및
    활성화된 패스 게이트에 기초하여 상기 입력되는 커맨드를 지연시키고, 상기 지연된 커맨드를 출력하는 적어도 하나의 지연부를 포함하는 저항성 메모리 장치.
  8. 다수의 글로벌 비트 라인 각각에 연결된 다수의 로컬 비트 라인과 다수의 워드 라인들이 교차하는 영역에 배치되는 다수의 저항성 메모리 셀을 포함하는 저항성 메모리 장치를 동작하는 방법에 있어서,
    라이트 드라이버가 상기 다수의 저항성 메모리 셀 중 선택된 저항성 메모리 셀로 상응하는 글로벌 비트 라인 및 로컬 비트 라인을 통하여 소정의 전류를 공급하여, 상기 라이트 드라이버로부터 상기 저항성 메모리 셀을 통하여 접지 라인으로 전류 경로를 형성하는 단계; 및
    상기 저항성 메모리 셀을 상기 라이트 드라이버와 상기 접지 라인으로부터 분리하는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
  9. 제8항에 있어서, 상기 분리하는 단계는,
    상기 저항성 메모리 셀의 양단이 제1 스위치 제어 신호 및 제2 스위치 제어 신호에 응답하여 상기 라이트 드라이버와 상기 접지 라인으로부터 동시에 분리되는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 저항성 메모리 셀의 양단이 상기 라이트 드라이버와 상기 접지 라인으로부터 분리되는 단계 이후에,
    상기 제2 스위치 제어 신호에 응답하여 동작하는 제2 스위치를 턴온시켜 상기 로컬 비트 라인을 상기 글로벌 비트 라인의 전압으로 디스차지하는 단계; 및
    상기 제1 스위치 제어 신호에 응답하여 동작하는 제1 스위치를 턴온시키고, 상기 제2 스위치를 턴오프시켜 상기 워드 라인을 상기 접지 라인의 전압으로 디스차지하는 단계를 더 포함하는 저항성 메모리 장치의 동작 방법.
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