KR101374639B1 - 비휘발성 메모리 어레이의 페이지 모드 액세스 - Google Patents

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Abstract

복수의 논리적 수직열과 복수의 논리적 수평열로 배열된 비휘발성 메모리 셀(non-volatile memory cell)의 어레이와, 수평열 상의 하나 이상의 메모리 셀을 병렬로 판독하거나 기록할 수 있도록 하는 관련 회로이다. 몇몇 실시예에서, 메모리 셀의 어레이는 상 변화 물질(phase change material)을 포함할 수 있다. 몇몇 실시예에서, 상기 회로는 기록 드라이버, 판독 드라이버, 감지 증폭기, 및 메모리 셀을 확장된 리프레시(extended refresh)를 가지는 감지 증폭기와 분리시키는 회로를 포함한다.

Description

비휘발성 메모리 어레이의 페이지 모드 액세스 {PAGE MODE ACCESS FOR NON-VOLATILE MEMORY ARRAYS}
본 발명은 일반적으로 메모리 소자의 어레이를 액세스하는 기술에 관한 것으로, 더욱 구체적으로는 순차 또는 병렬 방식의 메모리 어레이 액세스를 사용한 비휘발성(non-volatile memory) 메모리 소자의 어레이를 액세스하는 것에 관한 것이다.
"동적 메모리(dynamic memory)"는 일반적으로 "리프레시(reflash)"를 필요로 하기 전까지의 짧은 기간 동안에만 저장된 정보를 유지하는 컴퓨터 메모리를 가리키며, 액세스 사이클 동안에 기록 사이클도 또한 개시되지 않는 한, 메모리의 선택된 수평열의 병렬의 비트 세트를 판독한 다음, 정확히 동일한 데이터를 기록한다. 일반적인 예는 동적 램(dynamic random access memory ,"DRAM")이다. "비휘발성 메모리"는, 일반적으로 전원이 인가되지 않고 빈번한 리프레시가 없어도 저장된 정보를 유지할 수 있는 컴퓨터 메모리를 가리킨다. 비휘발성 메모리의 예로는 정적 램(static random access memory, "SRAM"), 마스크 프로그램드(mask-programmed) 롬(read-only memory, "ROM"), 프로그램 가능한 ROM, 자기 RAM, 그리고 플래시 메모리(flash memory)를 포함하지만, 이것으로 한정되지는 않는다.
특정 비트를 메모리에 "기록(writhing)"한다는 것은 해당 비트를 특정한 논리 상태로 구동(drive)하는 것을 의미한다. 두 가지 상태 중 하나를 저장할 수 있는 메모리에서, 그 두 가지 상태를 "세트(set)" 또는 "리세트(reset)"라고 하며, 일반적으로 1과 0(zero)을 각각 가리킨다. 메모리에서 특정 비트의 상태를 "판독(reading)"한다는 것은 이전에 기록된 상태를 판정하는 것을 의미한다. 기록, 판독 또는 리프레시하는 것을 일반적으로 메모리를 "액세스"한다고 한다. 메모리는 소정의 순서로 저장된 데이터를 액세스해야 하는 순차적 액세스 또는 순차적으로 액세스하는 것을 포함하여 임의의 순서로 저장된 데이터를 액세스할 수 있는 랜덤 액세스에 의해 액세스될 수 있다. 순차적으로 액세스되는 비휘발성 메모리의 예로는 디스크 드라이브와 테이프 드라이브를 포함하고, 여기서는 "비휘발성 스토리지(non-volatile storage)"라고 할 것이다. 이 논의의 남은 동안은, 대안으로서 그러한 메모리가 순차적 액세스를 지원하더라도, "비휘발성 메모리"는 임의의 순서로 액세스 가능한 메모리인 램("RAM")을 가리킬 것이다.
RAM은 흔히 "메모리 어레이"로서 구현되고, 개별 데이터 비트는 논리적 수직열(column) 및 논리적 수평열(row)로 구성되어 있다. 특정 논리적 수직열 과 논리적 수평열의 교차점에서의 비트의 상태를 검사함으로써, 데이터의 비트를 어레이로부터 판독할 수 있다. 마찬가지로, 비트를 미리 선택된 상태로 만듦으로써 비트를 기록할 수 있다. 어레이를 구성하는 논리적 수직열 및 수평열은 어드레스라고 불리는 번호를 할당받을 수 있으므로, 어레이 내의 각 비트는 그 비트를 선택하는 수직열 어드레스와 수평열 어드레스의 조합에 의해 식별될 수 있다.
디코더(decoder)는 이진 정보를 'n' 입력으로부터 2^n의 고유한 출력으로 변환하는 조합 논리(combinatorial logic)를 포함하는 전자 회로이다. 메모리 어레이의 애플리케이션에서, 어드레스 디코더는 메모리 비트에 대응하는 수평열 및 수직열 라인을 선택하는데 사용되어, 선택된 메모리 셀 또는 셀들에 판독 또는 기록 전류 및 전압을 전달한다. 어드레스 디코더는 단일 비트의 어드레스를 나타내는 'n' 비트의 이진수를 단일 수직열 라인 또는 단일 수평열 라인으로 변환함으로써 동작한다. 단지 어드레스의 제한된 부분만을 어드레싱 비트로 변화하는 몇몇 애플리케이션에서, 어드레스는 니블(nibble, 4 비트), 바이트(8비트), 워드(8, 16, 또는 그 이상의 비트), 또는 보다 큰 규모의 비트의 세트를 가리킬 수 있으며, 따라서 어드레스 디코더는 다수의 수평열이나, 원하는 비트의 세트에 대응하는 선택된 수평열용의 하나 이상의 수직열 라인을 선택하도록 설계될 수 있다.
메모리 어레이는, 집합적으로 반도체 재료로 이루어진 얇은 기판의 면 위에 제조된 소형화된 전자 회로를 가리키는 마이크로칩(microchip), 칩(chip), 또는 다이(die)라고도 하는 집적 회로로서 구현될 수 있다. 메모리 어레이는 또한 기판이나 회로 기판에 접합된 소자(component)로 구성된, 소형화된 전자 회로인 하이브리드 집적 회로 상에 구현될 수 있다. 미세 와이어(fine wire) 또는 리드(lead)를 사용하여 회로 소자와 기판 또는 회로 기판을 상호연결한다. 본딩(bonding)은 집적 회로의 금속 랜드(land)와, 다른 회로 소자와의 통신에 사용되는 미세 와이어를 연결하는 공정이다. 도체들을 사용하여 집적 회로 내의 회로 소자들을 상호연결한다. 이 도체들은 금속, 금속 합금, 또는 금속 혼합물로 이루어질 수 있으며, 여기서는 모두 "금속" 또는 전극이라고 한다. 폴리실리사이드(polysilicide)와 같은 다른 전도성 또는 저항성 재료를 회로 소자의 상호접속에 사용할 수 있지만, 이것으로 제한되지는 않는다.
직접 회로 상의 메모리 어레이의 물리적 표시(physical manifestation)에서, 수직열 라인과 수평열 라인으로써 어드레싱된 도체는 비트를 상호연결하고 어레이 내의 개별 비트를 선택하는데 사용된다. 흔히, 형식(form)은 기능을 따르고, 물리적 배열은 그것의 논리적 레이아웃을 따른다: 비트들은 직교하여 배치된 수평열 라인 및 어드레스 라인과 함께 물리적으로 수평열과 수직열로 배치되어 있다. 하지만, 몇몇 경우에, 디바이스의 물리적 특성 또는 팩킹 밀도 고려사항은 물리적 레이아웃을 결정짓고, 논리적 관계는 어레이의 물리적 레이아웃을 검사하여서는 쉽게 확인 불가능하다. 본 명세서에서, "논리적 수평열"와 "논리적 수직열"은, 메모리 소자의 실제의 물리적 관계를 고려하지 않고, 그것들이 어드레싱될 때 메모리 소자의 배치를 의미한다. "수평열" 또는 "수직열"은 문맥에 따라서, 논리적이거나 물리적인 수평열 또는 수직열 중 어느 하나, 또는 둘 다를 의미할 수 있다. DRAM에서, 리프레시는 일반적으로 메모리 수평열을 선택하고 판독함으로써 이루어지고, 수평열 라인은 물리적으로 수평열 라인의 아래, 위 또는 인접하여 위치될 수 있다.
DRAM에서, 리프레시는 일반적으로 메모리 수평열을 선택하고 그 수평열의 모든 비트를 병렬로 판독한 다음, 수평열 어드레스 사이클의 모든 동일한 사이클 내에서 수평열이 액세스되어 있는 동안에 비트가 변경되지 않은 한, 동일한 데이터를 병렬로 다시 기록함으로써 수행된다. 메모리의 수평열 및 수직열 어드레스 사이클의 선택은, 일반적으로 수평열 어드레스 선택(row address select , RAS) 신호의 어써션(assertion)에 의해 알려진다. 일반적으로, 보통 판독 및 기록 액세스는 리프레시 사이클이 발생하고 있는 동안 지연되어야 한다. 이 지연을 흔히 "사이클 도용(stealing cycle)"이라 하고, 일반적으로 더욱 효율적인 메모리로 간주되고 있는 리프레시에 필요한 더 적은 퍼센트의 시간을 가지는, 오버헤드(overhead)로 간주된다. 리프레시 사이클 동안에 개시된 기록 사이클에 따라 데이터를 판독하거나 변경할 수 있도록 리프레시 사이클을 변경할 수 있다. 즉, 판독 또는 기록 사이클은 액세스된 수평열을 리프레시하기 위해 사용할 수 있으며, 리플레시 사이클은 데이터를 인출(fetch)하거나 판독하기 위해 사용될 수 있다.
DRAM은 "페이지 모드(page mode)"로 액세스될 수 있으며, 단일 수평열은 순차적 또는 임의의 수직열 어드레스를 변화시킴으로써 이루어진 일련의 액세스로 선택된다. 이 기술은 연속하는 수직열 어드레스 각각에 대한 수평열 액세스시의 지연을 없애, 데이터 버스트를 판독하거나 기록할 때의 액세스 속도를 향상시킨다. 구현예에 따라서는, 액세스 길이는 수 비트에서 수평열 전체까지 변화할 수 있다.
컴퓨터 시스템에는 "캐시(cache)"가 흔히 사용되고, 비교적 느린 종류의 메모리에 저장된 데이터를, 컴퓨터가 고속으로 액세스하는 캐시에 복사할 수 있다. 일단 데이터가 캐시에 저장되면, 그 후의 액세스는 원래의 데이터가 저장된 소스가 아니라 캐시에 대해 이루어질 수 있어 평균 액세스 시간이 줄어든다.
일부 DRAM은 "비디오 모드(video mode)" 액세스를 지원하고 특히 래스터 그래픽 시스템(raster graphics system)을 지원하는데 유용하다. 래스터 그래픽 시스템에서, 비디오 메모리는 래스터 디스플레이를 끊임없이 리프레시하기 위해 호출되고, 동시에 호스트 프로세서로부터의 변경에 응답한다. 비디오 모드를 사용하지 않으면, 호스트 프로세서는 디스플레이를 리프레시하기 위해 메모리를 판독하고 있는 다른 하드웨어와 경쟁하여야 한다. 호스트 프로세서의 액세스 각각은 수 사이클 동안 유지될 수 있는데, 이것은 오버헤드만큼, 리프레시를 위한 도용 사이클이 오버헤드를 증가시키는 꼭 그만큼 상대적으로 비용이 많이 들게 된다. 비디오 모드 메모리의 채용은 경쟁을 없애 디스플레이를 구동하기 위해 사용된 프로세서의 오버헤드 부하를 감소시킨다. 일반적으로, 이러한 메모리는 두 개의 입출력(input/output, "I/O") 포트를 가지고, 한 포트는 호스트 프로세서에 의한 액세스용이고, 한 포트는 비디오 하드웨어에 의한 액세스용이다. 비디오 포트는 흔히 순차적 페이지 모드 액세스를 지원하며, 예를 들면 선택된 메모리 수평열의 1024 비트가 액세스되어 병렬로 시프트 레지스터에 로드된다. 그 후, 시프트 레지스터는 디스플레이 상의 수평열을 리프레시하기 위해 비디오 표시 속도로 클록킹되고 시프트된다. 완료되면, 다른 수평열이 프로세서로부터 로드될 수 있다. 비디오 모드는 비디오 포트에 1 이상의 병렬 출력 비트를 가지는, 클록 사이클당 1비트 이상의 포맷을 지원할 수 있다.
비디오 모드 액세스가 컴퓨터용 디스플레이와 같은 래스터 그래픽 시스템에 특히 유용하지만, 비디오 모드는 프린터, 카메라, 그리고 디지털 신호 처리를 포함하여, 기타 많은 애플리케이션에 유용할 수 있다.
위의 요약서의 목적은, 일반인, 그리고 특히 특허나 법률 용어 또는 표현에 익숙하지 않은 이 기술분야의 실천가(practitioner), 과학자, 및 엔지니어가, 본 출원의 기술적 개시내용의 본질(nature and essence)을 형식적인 조사로부터 신속하게 결정할 수 있도록 하는 것이다. 이 요약서는 특허청구범위에 의해 판단되는본 출원의 발명을 한정하려는 의도된 것도, 어떠한 식으로든 본 발명의 범위를 제한하려는 의도된 것도 아니다.
본 발명의 다른 특징은 다음의 상세한 설명에 의해 이 기술분야의 당업자에게 쉽게 명백해질 것이다. 이해하게 될 바와 같이, 본 발명은 여러 명백한 점에서 이 기술분야의 당업자에게 명백하게 될 바와 같이, 그리고 모두 본 발명을 벗어나지 않으면서 변경이 가능하다. 따라서, 도면과 설명은 사실상 예시적인 것으로 간주되어야 하고 한정적인 것으로 간주되어서는 안 된다.
본 발명의 일 측면에 따르면, 복수의 수직열과 적어도 하나의 수평열을 가지는, 비휘발성 메모리 소자의 2차원 어레이; 복수의 기록 동작 동안에, 상기 수평열 내의 복수의 메모리 소자를 동시에 선택하는 선택 회로; 및 상기 수직열 내의 상기 복수의 메모리 소자에 데이터를 기록하는 기록 회로를 포함하고, 상기 선택 회로는, 연속하는 기록 동작 동안에 순차적으로 더 많은 수의 메모리 소자들을 선택하고, 이어서 연속하는 기록 동작 동안에 순차적으로 더 적은 수의 메모리 소자들을 선택하고, 기록되는 순차적으로 더 많은 수의 메모리 소자들 및 순차적으로 더 적은 수의 메모리 소자들을 선택함으로써 시간의 경과에 따라 기록 전류의 변화 속도를 감소시키는, 장치가 제공된다.
본 발명의 다른 측면에 따르면, 복수의 수직열과 적어도 하나의 수평열을 가지는 2차원 어레이로 배열된 복수의 비휘발성 메모리 소자에 데이터를 기록하는 방법으로서, 연속하는 기록 동작 동안에, 복수의 순차적으로 더 많은 수의 메모리 소자들을 선택하는 단계; 및 연속하는 기록 동작 동안에, 복수의 순차적으로 더 적은 수의 메모리 소자들을 선택하는 단계를 포함하고, 기록되는 순차적으로 더 많은 수의 메모리 소자들 및 순차적으로 더 적은 수의 메모리 소자들을 선택함으로써 시간의 경과에 따라 기록 전류의 변화 속도를 감소시키는, 비휘발성 메모리 소자에 데이터를 기록하는 방법이 제공된다.
본 발명에 따르면 복수의 논리적 수직열과 복수의 논리적 수평열로 배열된 비휘발성 메모리 셀의 어레이와, 수평열 상의 하나 이상의 메모리 셀을 병렬로 판독하거나 기록할 수 있도록 하는 관련 회로를 제공할 수 있다.
도 1은 일 실시예의 메모리 어레이의 개략도이다.
도 2는 대표적인 상 변화 메모리 셀(phase-change memory cell)의 전류-저항 특성도이다.
도 3a는 리세트 상태의 상 변화 메모리 셀의 전압-전류 특성도이다.
도 3b는 세트 상태의 상 변화 면모리 셀의 전압-전류 특성도이다.
도 4a는 상 변화 면모리 셀을 리세트 상태로 기록하기 위한 리세트 기록 펄스를 나타낸 도면이다.
도 4b는 상 변화 면모리 셀을 세트 상태로 기록하기 위한 세트 기록 펄스의 일 실시예를 나타낸 도면이다.
도 5는 기록 드라이버, 패스 스위치, 판독 드라이버, 쿠엔치 스위치 회로(quench switch circuit)의 실시예를 설명하기 위한 도면이다.
도 6은 이상화된 상 변화 메모리 셀의 저항-전류 특성도이다.
도 7은 도 1의 메모리 어레이, 도 5의 회로, 및 도 8의 감지 증폭기 사이의 관계를 나타낸 블록도이다.
도 8은 일 실시예의 감지 증폭기의 개략도이다.
도 9는 일 실시예의 수직열 라인에 평행한 접지 라인을 가지는 메모리 어레이의 평면도이다.
도 10은 다른 실시예의 수평열 라인에 평행한 하나 이상의 접지 라인을 가지는 메모리 어레이의 평면도이다.
도 11은 수평열 라인에 평행한 하나 이상의 접지 라인을 가지는 메모리 어레이의 실시예, 및 2층 수평열 라인의 실시예의 측단면도이다.
도 12는 도 11에 도시한 메모리 어레이의 평면도이다.
도 13은 메모리 어레이 내의 메모리 셀에 인가되는 기록 액세스의 수를 감소시키기 위한 회로의 일 실시예를 나타낸 개략도이다.
도 14는 도 1의 메모리 어레이, 도 5의 회로, 및 도 8의 감지 증폭기 사이의 대안적인 관계를 나타낸 블록도이다.
도 15는 본 발명의 실시예에 따른 메모리 어레이를 채용한 컴퓨터 시스템의 일 실시예를 나타낸 블록도이다.
본 발명은 다양한 변경 및 대안적 구성이 가능하지만, 일정한 예시적인 실시예를 도면에 나타냈으며, 이하에 상세하게 설명한다. 하지만, 개시된 특정 형태로 본 발명을 한정하려는 의도는 없으며, 오히려 본 발명은 특허청구범위에서 한정한 바와 같은 본 발명의 사상 및 범위 내에 있는 등가물, 대안적인 구성, 및 모든 변경을 포함함은 물론이다.
비휘발성 메모리의 페이지 모드 및 비디오 모드 액세스는 비트 단위(bit by bit) 액세스에 비해 액세스 속도를 상당히 향상시킬 수 있으며, 동적 메모리용으로 사전에 예약된 애플리케이션에서 비휘발성 메모리를 사용할 수 있도록 해준다. 회로는 비휘발성 메모리 어레이의 페이지 모드 액세스 및 비디오 모드 액세스가 가능하도록 제공될 수 있다. 이 회로는 특정 타입의 기술이 채용된 메모리를 용이하게 판독 및 기록하도록 구성될 수 있으며, DRAM에 사용된 종래 기술과 당연히 다르다. 하지만, 페이지 모드 액세스 및 비디오 모드 액세스의 이용은, 흔히 에러 도입(introducing error)으로 인한 기생 전압 강하를 방지하기 위해, 접지로의 판독 전류 및 기록 전류의 전도에 대해 세심한 주의를 요한다.
다음의 설명 및 도면에서, 같은 구성요소는 같은 도면부호로 식별된다. "또는(or)"의 사용은, 달리 언급되지 않는 한, 제한 없이 비배타적인 대안을 나타낸다.
도 1은 일 실시예의 n개의 수직열과 n개의 수평열로 배열된 비휘발성 메모리 소자(12)의 어레이(10)를 나타낸 것이다. 명확하게 나타내기 위해, 수평열 라인과 어드레스 라인은 1에서 n까지 지정되어 있다. 하지만, 수평열의 수와 수직열의 수가 일치할 필요는 없다. 다음에 도면에 도시된 메모리 어레이(10) 및 연관 회로는 직접 회로 또는 하이브리드 집적 회로로 구현될 수 있다. 메모리 어레이(10)는 반도체나 박막 기술을 사용하여 구성될 수 있다.
메모리 어레이(10)의 동작을 설명하기 위해, 상 변화 메모리 소자를 도시하였다. 하지만, 플레시 메모리 또는 자기 RAM와 같은 다른 비휘발성 메모리 기술이 사용될 수 있으나, 이것들로 한정되지는 않는다.
상 변화 메모리는 오보닉(ovonic) 또는 칼고게나이드(chalcogenide) 재료를 사용할 수 있다. 오보닉 메모리 디바이스 및 오보닉 선택 디바이스의 실시예는 미국특허 제6,795,338호(발명자: Parkinson, et. al)에 기술되어 있으며, 그 내용 전부는 참조에 의해 본 명세서에 통합된다. 오보닉 메모리에서, 셀이라고 불리는 작은 부피(small volume)의 칼고게나이드 합금이 메모리 회로에 편입된다. 미리 규정된 기록 신호의 애플리케이션에 따르면, 상기 셀은 높은 고유저항(resistivity )을 가지는 비정질 상태(amorphous state)와 낮은 고유저항을 가지는 결정질 상태(crystalline state) 사이의 가역의 상 변화를 겪는다. 셀에 저장된 데이터는, 예를 들면 셀의 저항 및 그 변화를 측정함으로써 판독될 수 있다.
상 변화 메모리를 사용하는 경우, 메모리 소자(12)의 저항을 측정하여 저장된 비트의 상태를 결정할 수 있다. 상기 저항은, 예를 들어 Vth보다 낮은 미리 선택된 전압을 강제로 인가하여 그 결과로서 생긴 전류를 측정하거나, Ith보다 낮은 미리 선택된 전류를 강제로 인가하여 그 결과로서 생긴 전압을 측정함으로써 측정될 수 있다. 다르게는, 상기 상태는 메모리 소자(12)의 전류 또는 전압 스위칭 임계값을 측정함으로 결정될 수 있다. 예를 들면, 상기 스위칭 임계값은 메모리 소자(12)에 변화하는 전압을 인가하고, 그 결과서 생긴 전류를 측정하고, 전류가 비선형적으로 변화하는 전압을 결정함으로써 측정될 수 있다.
메모리 소자(12) 각각은 선택 스위치(14)에 연결되어 있다. 특정 수직열에 공통인 메모리 소자(12)들은 수직열 라인(16)에 의해 상호연결되어 있다. 수직열 라인(16)의 세트는 Y1 내지 Yn으로 명시되어 있다. 선택 스위치(14) 각각은, X1 내지 Xn으로 명시되어 있는 수평열 라인(18)에 연결되어 있는 제어 입력과, 시스템 접지(20)와의 연결을 가진다. 따라서 각 메모리 소자(12)와 그에 대응하는 선택 스위치(14)를 x-y 좌표로 나타낼 수 있다. 예를 들면, 수직열 Y1과 수평열 X1의 교차점에서의 메모리 소자(12)와 선택 스위치(14)는 각각 M11과 T11로 명시되어 있다. 1 내지 n의 수평열과 1 내지 n의 수직열을 가지는 어레이는 메모리 소자 M11 내지 Mnn을 포함한다. 수직열 라인(16)은 또한 "비트 라인"이라고도 하고, 수평열 라인(18)은 "워드 라인"이라고도 한다. 수직열 라인(16)과 수평열 라인(18)을 집합적으로 "어드레스 라인"이라고 할 수 있다.
선택 스위치(14)는 판독이나 기록을 위한 메모리 소자(12)를 선택하는데 사용될 수 있다. 선택 스위치(14)는 실질적으로 비도전 상태를 의미하는 "오프(off)" 또는 실질적으로 도전 상태를 의미하는 "온(on)" 중 어느 한 상태인 스위치로 동작할 수 있다. 도 1에 도시한 실시에에서, 선택 스위치(14) 각각은, 메모리 소자(12)에 접속된 드레인, 시스템 접지(20)에 접속된 소스, 그리고 수평열 라인(18)에 접속된 게이트를 가지고, T로 나타낸, n채널 전계 효과 트랜지스터(field effect transistor, "FET")이다. 제한 없이, 선택 스위치(14)는 금속 산화물 반도체(metal-oxide-semiconductor, "MOS") 공정을 사용하여 구성될 수 있다. 동작 시에, 수평열 라인(18)에 의해 선택 스위치(14)의 임계 전압보다 높은 전압이 게이트에 인가되는 경우, 선택 스위치(14)는 턴온되어 전체에 전압이 인가되고 메모리 소자(12)를 통해 전류가 흐를 수 있도록 한다. 게이트에 임계 전압보다 낮은 전압이 인가되는 경우, 선택 스위치(14)는 턴오프 되어, 메모리 소자(12)를 통해 전류가 흐르는 것을 차단하여 선택 스위치(14)의 누설 전류보다 적어지도록 한다.
도 1에는 n채널 선택 트랜지스터가 도시되어 있지만, 도시된 n채널 트랜지스터를 대체하거나 n채널과 조합하여 다른 타입의 선택 스위치를 사용할 수 있다. 제한 없이, 선택 스위치의 타입은 바이어스, 신호, 및 전원 극성에 있어 대응하는 변화와 함께, p채널 FET, SCR, 또는 바이폴러 트랜지스터를 포함한다. 선택 디바이스는, 또한 MOS 또는 바이폴라 다이오드 또는 적당한 전압, 전류, 열, 빛, 또는 이 기술분야의 당업자에게 익숙한 기타 형태의 에너지의 인가에 따라 가역적으로 저항이 변화하는 칼고게나이드 합금 오보닉 임계 스위치(ovonic threshold switch, OTS) 와 같은 오보닉 재료를 포함할 수 있다.
상 변화 메모리 셀을 프로그래밍하는 기술은 셀 재료를 "리세트" 상태로 두고, 상 변화 물질의 스위칭 임계값보다 큰 전압에서 빠른 쿠엔치 또는 트레일링 에지(trailing edge ) 가지는, 전류의 펄스를 셀에 인가하는 것이다.
스위칭 임계값보다 큰 전압이지만, 느린 트레일링 에지(예: 500 nsec보다 큼)를 가지는 그 후의 펄스의 애플리케이션은 상기 재료를 "세트" 상태(결정질이고 저 고유저항)로 변화시킨다. 리세트 펄스는 일반적으로 세트 펄스보다 높은 에너지를 가지므로, 재료가 급속히 냉각되어 비정질 상태로 되기 이전에, 상 변화 물질의 온도가 비정질화 온도 Tm으로 상승한다. 신속한 냉각은, 몇몇 실시예에서 1 나노초 미만으로 수직열 라인을 신속하게 풀다운(pull down)하도록 빠른 펄스 트레일링 에지 또는 쿠엔치 트랜지스터(quench transistor)의 사용에 의해 달성될 수 있다.
셀 재료를 결정질 상태로 세트하기 위해, 세트 펄스는 셀재료를 보다 낮은 최적의 온도, Topt로 만들어, 재료가 비교적 단시간에 결정화 되도록 한다. 세트 펄스와 리세트 펄스의 진폭, 형상 및 지속기간을 조정하여 목표 온도에 도달할 수 있다. 도 2는 변화하는 전류 크기(x축)의 펄스를 인가한 후의 일반적인 오보닉 메모리 셀의 저항(y축)을 나타낸 것이다. 저항은 인가된 펄스에 따라 대략 2kΩ에서 200kΩ 이상까지 변화한다.
도 3a 및 도 3 b는 이상화된 오보닉 메모리 셀의 전류-전압("IV") 곡선을 나타낸 것이다. 도 3a는 리세트 상태를 나타낸 것이고, 도 3b는 세트 상태를 나타낸 것이다. 도 3a를 참조하면, 인가되는 전압이 증가됨에 따라(x축), 셀을 통하는 전류는 리세트 비트의 비교적 높은 동적 저항에 대응하는 리세트 곡선(150)으로 나타낸 비교적 낮은 경사(저 dI/dV)로 증가한다. 인가되는 전압이 Vth로 증가되면, 셀은 비교적 낮은 동적 저항, 리세트 곡선(152A)의 부분으로 나타낸 비교적 높은 경사(고 dI/dV)를 가지는 세트 상태로 전환된다. 전압은 Ith 이상 증가하는 전류에 때한 이 낮은 저항 곡선을 따라 천천히 증가한다. 설명을 위해, 일부 오보닉 셀은 약 1볼트의 임계 전압과 10 마이크로암페어의 Ith를 가진다.
세트 상태를 나타내는 도 3b를 참조하면, 셀 양단의 전압은 대략 Vh에 도달할 때까지 인가된 전압에 따라 비선형적으로 변환한다. 메모리 셀 양단의 전압이 Vh를 초과할 때, 동적 저항은, 임계 전류 Ith보다 높은 전류에서 동작하고 있는 리세트 비트에 대해 도면부호 152A(도 3a)로 나타낸 경사와 대략 동일하도록 변화한다. 이 세트 비트는, 전류가 고속 트레일링 에지를 가지는 Isafe 이상으로 인가되면, 판독하는 동안에 동적 저항(dI/dV)이 바람직하지 못하게 증가할 수 있다. 따라서, 판독 전류의 크기(amplitude)를 Isafe보다 작게, 또는 바람직하게는 최소 Ireset 전류의 30% 미만으로 설정할 수 있다. Ireset보다 큰 전류에서, 셀은 리세트될 것이고, 이 전류는 보통 기록 사이클 동안에만 허용된다.
오보닉 메모리 셀은, 도 4a에 도시한 바와 같이 일반적으로 5 나노초 미만의 고속 트레일링 에지를 가지는 Irest 이상의 크기의 전류 펄스를 인가함으로써 리세트될 수 있다. 다르게는, 도 4b에 도시한 바와 같이, 세트를 위한 트레일링 에지는, 예를 들어 50 나노초보다 커서, 리세트보다 느릴 수 있고, 리세트와 동일한 진폭의 펄스를 사용할 수 있다. 도 4a와 도 4b에 도시한 펄스는 이상화된 것이고, 실제 시스템에서, 펄스 천이(pulse transition)에는 상당한 에지의 라운딩(rounding) 및 링잉(ringing)이 존재한 것에 유의하여야 한다. 또한, 펄스폭은 도시된 것보다도 상당히 좁아져, 그 결과 몇몇 실시예에서는 대략 삼각형 파형일 수 있다.
도 4a를 참조하면, 고속 트레일링 에지를 가지는 펄스는 비트를 세트 또는 리세트하는데 사용될 수 있다. 비트를 세트하기 위해, 피크(peak) 전류가 도 2에 도시한 기록 전류 특성의 평탄 영역에 있거나 약 1 밀리암페어가 되도록 선택할 수 있고, 비트를 리세트하기 위해, 2 밀리암페어와 같은, 평탄 영역보다 높은 전류가 선택될 수 있다.
다르게는, 비트를 세트하는 동안에 감도(sensitivity)를 감소시키기 위해, 도 4b에 도시한 바와 같이, 비트를 리세트하기에 충분한 동일한 전류 진폭을 느린 트레일링 에지와 조합하여 사용할 수 있다. 세트에 필요한 전류는 흔히 리세트 전류보다 상당이 작기 때문에, 이 기술은 접지 경로 전류(ground path current)에 의해 발생하는 기생 전압 강하와 비트를 세트하는데 필요한 전류 진폭의 비트간 변화(bit-bit variation)에 상당한 허용오차(tolerance)를 보유하는 동안에, 다수의 비트가 병렬로 세트될 수 있도록 해준다.(세트 비트를 기록하기 위한 전류는 리세트를 위한 전류보다 작을 수 있기 때문이다). 비트들은 변화하는 전류, 바람직하게는 Ireset의 80%와 100% 사이의 전류를 수용하지만, 느린 트레일링 에지의 사용은 판독에 비교적 최적의 (낮은) 세트 비트 저항을 발생시킨다.
도 1을 다시 참조하면, 다수의 메모리 소자(12)에 인가된 기록 전류는 시스템 접지(20)로 전도된다. 몇몇 경우에, 이 접지 전류는 공통의 도체를 공유하여, 다수의 비트를 병렬로 프로그램할 때 각각의 개별 메모리 소자(12)에 인가되는 세트 전류를 감소시킬 수 있는 기생 전압 강하를 발생시킨다. 세트 전류에 상당히 높은 펄스 진폭의 사용은, 기생 전압 강하가 비트를 세트 상태로 기록하는데 필요한 것보다 작게(예를 들면, 비트를 리세트 상태로 기록하는데 필요한 전류 Ireset의 약 70%보다 작게) 세트 신호를 감소시키기 전에 더 많은 비트를 병렬로 세트할 수 있도록 한다.
판독 또는 기록을 위한 전류는 부하 저항과 직렬의 전압 또는 전류원에 의해 인가될 수 있다. 도 5는 기록 전류 기준 신호(24)(Wreg)에 의해 제어되는 게이트, 전류 미러 회로에 의해 공급되는 조정된 전압을 가지는 p채널 트랜지스터로써 구현된 기록 전류원(22)의 일 실시예를 나타낸 것이다. 다르게는, 상기 조정된 전압은 전류를 정확한 레벨, 전원보다 높은 온도 계수, 및 동작 온도 범위를 유지하도록 설계된 밴드 갭 생성기(band gap generator)와 같은, 다른 타입의 조정 회로에 의해 공급될 수 있다.
몇몇 실시예에서, 세트 및 리세트 기록 전류 크기(amplitude)는 최종 조립시의 검사 중에 조정될 수 있다. 예를 들면, 메모리칩은 변화하는 기록 전류를 메모리 어레이(10) 내의 각 비트에 인가하는 시험대(test station)에 부착되고, 명목상의 기록 전류는 메모리 어레이(10) 내의 임의의 비트가 요구하는 최고 전류 이상이 되도록 조정될 수 있고, 게다가 나머지 리세트 비트를 보증하기 위한 마진은 저항(resistance)에 포화되고 최소 레벨보다 훨씬 더 크다. 상기 마진은 집적회로일 때도 리세트 비트가 리세트 상태를 유지하고, 필요한 세트 및 리세트 전류, 온도나 다른 영향에 기인한 전환 시간(change over time)을 보증하도록 선택된다.
따라서, 메모리 어레이 설계자는 세트 전류 펄스 폭, 크기, 및 형상을 선택하여 적절한 기록 특성을 얻을 수 있다. 도 6은 상 변화 메모리 셀의 이상화된 IV 응답을 보여준다. 일 실시예에서, 명목상의 세트 펄스 크기(154)는 도 4a에 도시한 바와 같이 고속 트레일링 에지와 함께 사용될 수 있다. 이것을 설계 시점에 사용함으로써, 상당히 낮은 세트 저항을 보증하기 위해 피크 전류에 대한 세심한 제어가 유지되어야 한다. 즉, 전류는 도 6에서 최소 세트 펄스 크기(156)와 최대 세트 펄스 크기 (158) 사이의 범위에 있을 수 있다.
마찬가지로, 낮은 리세트 펄스 크기(160)보다 큰 리셋 펄스 크기, 더욱 바람직하게는 명목상의 리세트 전류 크기(162)를 선택될 수 있다. 리세트 저항이 리세트 상태와 명목상의 세트 전류(154)에 의해 달성된 정상(normal) 세트 상태를 구별하기에 여전히 충분히 높을 수 있지만, 낮은 리세트 펄스 크기(160)는 높은 포화된 저항을 생성할 수 없을 것이라는 것에 유의하여야 한다. 비교 시, 더 높은 정상 리세트 펄스 크기(162)를 선택하면, 동적 범위, 세트 저항에 대한 리셋 저항의 비는 10:1보다 클 수 있다. 낮은 리세트 펄스 크기(160)을 선택하면, 동적 범위는 2:1만큼 낮아질 수 있다. 적절히 설계된 감지 증폭기는 이 기술분야의 당업자에게 익숙한 기술을 사용하여 이 차이를 구별할 수 있다.
다르게는, 명목상의 리세트 펄스 크기(162)보다 큰 기록 펄스 크기를 세트 사이클 및 리세트 사이클 모두를 위해 선택할 수 있다. 하강 시간(fall time)은 기록 펄스가 설계된 최대 크기의 대략 90%에서 설계된 최대 크기의 10% 내로 감소하는데 필요한 시간이다. 이 실시예에서, 상기 하강 시간은 한 비트를 리세트하기 위해 비교적 빠른, 1 나노초 미만이어야 하고, 한 비트를 세트하기 위해 비교적 느린, 예를 들면 상기 리세트 하강 시간의 10배보다 큰 정도이어야 한다. 몇몇 애플리케이션에서, 세트 하강 시간은 낮은 세트 저항을 더욱 보증하기 위해 100 나노초보다 클 수 있다. 일반적으로, 하강 시간은 상 변화 물질용으로 선택된 합금에 의존한다. 그 결과 저항비는 세트 펄스와 리세트 펄스 모두에 동일한 크기를 사용한 2:1보다 크다. 비트를 세트 또는 리세트 상태로 기록하기에 충분한 크기를 사용한 경우, 비트 상태의 차이는 트레일링 에지 시간의 차이에 기인한다.
비교적 낮은 기록 펄스 크기를 사용하는 경우, 도시된 명목상의 세트 전류(154)와 낮은 리세트 전류(160)를 선택함으로써, 상당히 더 소형의 기록 드라이버를 사용할 수 있다. 게다가, 낮은 리세트 및 세트 펄스 크기의 사용은 흔히 측정체계(orders of magnitude)의 수 배만큼 내구성을 향상시킨다. 특정 비트의 필요한 기록 전류는 주로 비트에 인가되는 다수의 기록 사이클 때문에 시간이 흐르면서 이동(drift)될 수 있다. 시간이 흐르면서 비트가 변화하여 동일한 저항을 얻는데 더 적은 전류를 필요로 하면, 펄스 크기를 고정된 상태로 두는 것은 훨씬 더 과구동(overdrive)을 초래한다. 즉, 상대적인 리세트 펄스 크기는, 칩이 오래될수록 낮은 리세트 전류(160)로부터 높은 리세트 전류(162)를 향해 변화할 것이다. 따라서, 그 비트는 보다 높은 저항으로 기록될 것이고 그 내구성은 감소할 것이다. 보다 낮은 펄스 크기를 사용하여 내구성을 증대시킴으로써, 이상적인 리세트 크기는 시간이 흐르면서 덜 이동할 수 있고, 몇몇 경우에 최대 사이클 수를 1E7 내지 1E9보다 크게 증가시킬 수 있다.
대부분의 애플리케이션에서, 메모리 셀 집단의 일부만이 명세서에서 허용된 최대 사이클 수를 경험할 것이고, 따라서 내구성의 감소를 경험하는 비트는 거의 없을 것이다. 기록하기에 충분한 마진이 제공되지 않는 한, 향상된 내구성이 충분한 세트 저항 및 리세트 저항을 얻는 것을 보증하지는 않지만, 기록 펄스 크기를 낮추는 것은 일반적으로 내구성을 향상시킬 것이다. 어떤 경에도, 프로그래밍은 더 낮은 펄스 크기에서 더 소형의 드라이버를 사용하여 수행될 수 있다. 더 소형의 드라이버는 어레이 효율을 향상시키고, 메모리 어레이(12)의 크기의 비는 집적회로 칩 전체의 크기에 비례한다. 더 낮은 기록 펄스 크기는 전력 소비를 향상시키고, 이는 휴대형 시스템의 배터리 수명이 더 개선되도록 한다.
인덕턴스로 인한 전압 강하를 줄이기 위해, 병렬 기록 백(back) 사이클 동안에 병렬로 기록되는 비트의 수를 증가시키거나 감소시킬 수 있다. 예를 들면, 처음에 4 비트가 병렬로 기록되고 ,다음에 8, 16, 그러고나서 32, 다음에 16, 8, 그러고나서 4로 사이클을 완료하는 경우, 순차 열(sequential series)을 사용할 수 있다. 그 결과 느린 상승(build up)과 기록 전류의 감소는 피크 dI/dt를 줄일 수 있고, 유도적으로 유발된 기생 전압 강하를 감소시킨다.
추가 실시예는, 상이한 상태들이 크기 또는 트레일링 에지 레이트에 의해 생성된 상이한 저항 범위를 가지는 것에 의해 식별되는 경우, 기록 전류와 트레일링 에지의 하강 시간을 변화시켜 단일 메모리 소자(12)에서 2가지 이상의 상태를 만들 수 있다.
도 7은 판독, 기록, 및 어드레스 디코드 회로에 연결된 메모리 어레이(10)의 일 실시예의 블록도이다. 도 7에서, Y1 내지 Yn으로 나타낸 수직열 라인(16)은 메모리 어레이(10) 및 그 수직열 라인을 판독 드라이버(26) 및 기록 드라이버(30)에 상호연결한다. 수직열 라인(16)은 또한 선택적인 패스 게이트 회로(28)를 통해 감지 증폭기(32)에 연결되어 있다. 패스 게이트 회로(28)는 감지 증폭기(32)가 작은 신호를 더욱 고감도로 증폭하도록 메모리 어레이(10)와 감지 증폭기(32)를 분리시키는데 사용된다. 사용된 패스 게이트 회로(28)가 수직열 라인(16)과, YP1 내지 YPn으로 나타낸 패스 수직열 라인(36)을 상호연결시키는 경우, 수직열 라인(16)은 대응하는 패스 수직열 라인(36)에 직접 연결된다.
수직열 디코더(58)는 감지 증폭기(32)와 패스 수직열 라인(36)을 I/O 라인(60)에 선택적으로 연결하고, 보통 트루(true)와 컴플리먼트(complement)로 구현된다. 몇몇 실시예에서, 트루 및 컴플리먼트 패스 수직열 라인(36, 52) 양자가 감지 증폭기(32)와 수직열 디코더(58)에 제공된다.
도 5를 다시 참조하면, 기록 드라이버(30), 패스 게이트 회로(28), 및 판독 드라이버(26)가 도시되어 있다. 판독 드라이버(26)는 수직열 라인(16) 각각, Trc로 나타낸 전류 조정기(38)를 포함하는 판독 드라이버(26), 그리고 Tr로 나타낸 판독 스위치(40)(전류 판독을 가능하게 함)에 연결되어 있다. 도시된 실시예에서, 전류 조정기(38)는 p채널 FET로 구현되고, 조정된 전류는 Rreg로 나타낸, 게이트에 연결되는 판독 전류 조정 신호(Rreg)(42)에 의해 설정된다. 몇몇 실시예에서, Rreg의 전압은 밴드 갭 조정기(band gap regulator)에 의해 제어되는 p채널 전류 미러(current mirror)에 의해 설정될 수 있다. Vcc보다 높은 전압이 판독이나 기록에 필요한 경우, 그 전압은 전하 펌프(charge pump)에 의해 생성되고, 온도를 추적하고 전원 전압의 변화에 따른 변동을 최소화하기 위해, 밴드 갭 조정기를 사용하여 조정된다. 전류 조정기(38)는 인에이블 라인(44)을 판독하기 위해 0V와 같은 미리 선택된 전압을 인가하여, 판독 스위치(40)를 턴온시킴으로써 턴온될 수 있다. 전류 미러와 밴드갭 조정기 회로는 집적회로 설계분야의 당업자에게는 잘 알려져 있는 것이다.
특정 메모리 소자(12)를 판독하기 위해, 판독 인에이블 라인(Read)(44)은, 각각의 Trc에 의해 조정된 전류를 각각의 대응하는 메모리 소자(12)에 인가하는 판독 스위치(40)를 턴온하도록 행사될 수 있다. 도 1에서, 선택 스위치(14)를 턴온할 때, 대응하는 메모리 소자(12)는 선택된 메모리 소자(12)를 통해 수직열 라인(16)을 아래로 구동시킨다. 미리 충전된(pre-charged) 수직열 라인(16)의 전압은 메모리 소자(12)의 저항에 종속하는 속도(rate)로 떨어진다: 만약 저항이 높으면, 전압은 천천히 떨어지고; 저항이 낮으면, 전압은 더 빨리 떨어진다. 전압의 변화 속도를 감지하거나 기준 레벨과 비교할 수 있다. 다르게는, 전류가 Trc(도 5)에 의해 수직열 라인(16)으로 흐르도록 강제할 수 있으며, 수직열 라인(16)의 전압은 고정된 시간 후에 고정된 전압과 비교될 수 있다. 대표적인 비교 회로는 도 8에 도시된 바와 같은 감지 증폭기(32)이다.
셀 상태를 판독하기 위한 다른 실시예를 사용할 수도 있다. 일 실시예에서, 수직열 라인 전압은 특정 바이어스 전압, 예를 들면 0.4 볼트로 유지될 수 있고, 결과 전류를 감지할 수 있다. 결과 전류는 메모리 소자(12)의 저항에 따라 변화할 것이다.
또 다른 실시예에서, 수직열 라인(16)은 접지에 가깝게 미리 바이어싱되고 인가된 판독 전류에 의해 높게 구동될 수 있다. 낮은 저항 상태의 메모리 소자(12)는 낮은 수직열 전압을 유지하기 쉬울 것이고; 높은 저항의 메모리 소자(12)는 상응하게 더 높은 수직열 전압을 유지할 것이다. 설명을 위한 실례로 오보닉 메모리를 사용하면, 세트 비트는 낮은 저항 상태에 있고 10k 옴 미만의 저항값을 가질 수 있다. 수직열 라인(16)의 최종 전압은 10㎂ 판독 전류에 대해 0.1 볼트보다 작을 것이다. 리세트 비트는 50k 옴보다 큰 높은 저항 상태에 있고, 수직열 라인(16)은 10㎂ 판독 전류에 대해 0.5 볼트까지 상승할 것이다. 몇몇 실시예에서, 비트가 보다 높은 저항의 리세트 상태에 있을 때, 임계 전압 Vth를 초과하는 것을 방지하기 위해, 전압이 미리 선택된 한계 전압을 초과하지 않도록 수직열 라인(16)을 클램핑(clamping)하는 것이 바람직할 수 있다. 예를 들면, 특정 셀 기술이 1V의 Vth를 가지면, 클램프 전압은 대략 0.6V로 설정될 수 있다. 다르게는, 수직열 라인이 한계 전압을 초과하려고 하면 판독 사이클을 종료하도록 센서를 사용할 수 있으며, 비트는 리세트로 간주된다. 비트가 한계 전압에 가까워지거나 초과할 때, 비트는 높은 저항 상태에 있는 것으로 선언될 수 있고 판독 사이클이 종료된다. 그러한 한계는 0.5V로 설정될 수 있으며, 이는 메모리 셀에 인가되는 판독 전류가 10㎂일 때 리셋 저항이 50k보다 커야한다는 것을 의미한다.
다시 도 5를 참조하면, 쿠엔치 스위치(46)는 각 수직열 라인(16)고 시스템 접지(20) 사이에 접속될 수 있다. 메모리 어레이(10)가 무활동 상태이면, 쿠엔치 신호(47)는 쿠엔치 스위치(46)를 턴온하도록 어서트된다(asserted). 판독 또는 기록 사이클이 개시될 때, 쿠엔치 신호(47)는 쿠엔치 스위치(46)를 턴오프하도록 디어서트된다(de-asserted). 사이클은 그 후 쿠엔치 스위치(46)를 턴오프하도록 쿠엔치 신호(Quench)(47)를 다시 어서트(reassert)함으로써 종료될 수 있다. 도 5에 도시된 실시예에서, 쿠엔치 스위치(46)는 n채널 FET로 구현된다. 하지만, 도시된 n채널 트랜지스를 대신하여 그것과 조합하여 다른 타입의 디바아스를 사용할 수도 있다. 제한 없이, 디바이스 타입은 또한 상응하는 바이어스, 신호 및 전원 극성의 변화와 함께, p채널 FET 또는 바이폴라 트랜지스터, n채널 또는 p채널 FET나 바이폴러 다이오드를 포함한다.
판독 사이클 동안에, 패스 스위치(48)가 인에이블되어 하나 이상의 수직열 라인(16)을 대응하는 패스 수직열 라인(36)에 연결시키고, 이는 I/O 수직열 라인(60)에 대한 디코더 선택에 의해 추가로 연결될 수 있다. 각각의 패스 수직열 라인(36)은 감지 증폭기(32)에 차례로 접속될 수 있다. 도시된 실시예에서, 각각의 패스 스위치(48)는 n채널 FET이고 기록 리세트 사이트 동안에 대응하는 메모리 셀(12)에 충분한 전류를 공급하기 위한 크기로 만들어질 수 있거나, 기록은 대신에 기록 트랜지스터 Twe에 의해(또는 둘 다에 의해) 처리될 수 있다. 다르게는, 패스 스위치(48)는 없앨 수 있는데, 이는 보통 감지 증폭기에서의 보다 느린 증폭을 필요로 할 것이다. 또 다른 대안으로, 패스 스위치(48)의 소스와 드레인을 전류 조정기(38)와 직렬로 연결하고 전류 조정기(38)와 수직열 라인(16) 사이에 배치하여, 판독하는 동안에 메모리 셀(12)이 리세트되는 것을 방지하기 위하여 메모리 셀(12)에 인가하는 전압을 Vth 미만으로 제한할 수 있다. FET를 사용한 예와 같이, 메모리 셀(12)에 인가된 전압은 Vgate - Vt가 될 것이고, Vgate는 패스 스위치(48)에 인가된 게이트 전압이고, Vt는 전도 개시 시의 게이트와 소스(소스보다 더 포지티브한 드레인을 가지는) 사이의 전압으로, 대략 0.5V이다. 패스 스위치(48)의 게이트는, 스위치(48)의 소스가 0.5V를 초과하지 않도록 약 1V로 설정될 수 있다.
도 8은 메모리 어레이(10)의 판독 신호를 증폭하기 위해 DRAM형의 감지 증폭기를 사용한 실시예를 나타낸 것이다. 이 기술분야의 당업자는 또한 동일한 기능을 더 많은 SRAM형의 리플 스루(ripple-through) 감지 증폭기를 사용하여 구현할 수도 있을 것이다. 감지 증폭기(32)는 일반적으로 판독 사이클 동안에 특정 메모리 셀(12)의 상태를 신속하고도 정확하게 결정하기 하기 위해 메모리 소자(12) 신호를 증폭하는데 사용된다. 도시된 실시예에서, 컴플리먼트 수직열 패스 라인(52)이 패스 수직열 라인(36)에 접속된 메모리 소자(12)의 상태를 결정하기 위한 기준 신호로서 공급된다. 동작하는 동안에, 트랜지스터(300, 302, 304)는 패스 수직열 라인(36)에 인가된 전압과 기준 (수직열 패스) 신호(52)에 인가된 기준 전압과 비교하고, 그 차이를 증폭하고, 그 결과 전압을 다시 패스 수직열 라인(36)에 인가한다. 패스 수직열 라인(36)의 감지 전압이 기준 전압보다 크면, 패스 수직열 라인(36)의 전압은 전원의 한계 값 근처로 구동될 것이다. 마찬가지로, 감지 전압이 기준 전압보다 작으면, 패스 수직열 라인(36)의 최종 상태는 접지 근처가 될 것이다.
판독 사이클 동안에 수직열 라인(16)의 전압이 과도하게 구동되는 방지하기 위해, 패스 스위치(48)(도 5)는 판독 신호가 감지 증폭기에 전달될 수 있도록, 판독 사이클의 개시 시에 감지 증폭기가 턴온되기 전에 짧은 기간 동안만 턴온된 다음, 분리될 수 있다. 실시예에서, 패스 스위치(48)에 인가된 게이트 전압은 Vcc에 의해 전압 오프셋으로 유지될 수 있으므로, 판독 사이클 동안에 소스 전압이 게이트 전압 가까이 상승함에 따라 패스 스위치(48)는 자동으로 컷오프(cut off)된다. 패스 스위치(48)가 턴오프된 후에, 감지 증폭기(32)가 판독 사이클 중에 패스 수직열 신호(36, 52)를 증폭할 때, 메모리 셀이 전압 한계를 초과하는 것을 방지하기 위해 수직열 라인(16)을 접지로 구동하도록, 쿠엔치 스위치(46)가 턴온될 수 있다. 패스 스위치(48)가 턴오프된 동안에, T1s로 나타낸 낮은 전류 스트로브 트랜지스터(308)를 사용하고 턴온시켜 신호를 미리 증폭한 다음, 지연 소자(309)에 의해 지연시킨 후, T2s로 나타낸 높은 전류 스트로프 트랜지스터(310)를 턴온시켜 더욱 신속하고 완전하게 증폭할 수 있다. 몇몇 실시예에서, 신호가 충분히 전개(develop)될 때까지 패스 수직열 라인(36)의 신호의 변화 속도를 제한하기 위해 , T1s가 T2s보다 훨씬 더 작은 것이 바람직하다. 인버터(312)와 트랜지스터(314)를 선택적으로 사용하여 신호를 더욱 증폭시키거나 판독 사이클의 완료 시에 감지 증폭기(32)를 디스에이블(disable)시킬 수 있다. Rsa는 판독 증폭 프로세스의 개시를 인에이블 시킬 수 있고, 또한 감지 증폭기(32)에의 구동 의 종료를 인에이블 시킬 수 있다. 몇몇 실시예에서, 패스 수직열 라인(36)와 컴플리먼트 패스 수직열 라인(52)의 바이어스 트랜지스터(도시하지 않음)는, 비활성 사이클(inactive cycel) 동안에 노드들을 구동하고 사전에 전하를 축적(pre-charge)하기 위해 제공될 수 있다. 또한, 이 바이어스 트랜지스터는 비활성 사이클 동안에 노드들을 평형을 유지시키기 위해 사용될 수 있다.
수직열 디코더(58)는, 감지 증폭기(32)가 수평열 디코더(58)에 의해 선택된 I/O 라인(60) 상의 커패시턴스와 함께 부하를 받을 때, 판독 사이클 동안에 선택된 수직열 라인에 인가된 신호 전압이 저장될 상태를 보증하기에 충분할 양으로 상승하거나 하강한 후에, 선택된 수직열 라인(16) 또는 패스 스위치(48)를 사용하는 경우에 패스 수직열 라인(36)을 출력 I/O 라인(60)에 접속시킬 수 있다. I/O 라인(60)은, 외부 회로에 대해 메모리 칩(도시하지 않음)을 데이터 오프(data off) 상태로 구동하기 위해 메모리 칩의 출력단에 접속되어 있다.
다시 도 5를 참조하면, 기록 드라이버(30) 는 각각의 수직열 라인(16)에 접속된 기록 전류원(22)과 기록 스위치(62)를 포함한다. 다른 실시예에서, 기록 드라이버들의 크기 또는 트레일링 에지 세트가 리세트 상태를 기록하기 위해 최적으로 조정되고, 다른 세트가 세트 상태를 기록하기 위해 최적으로 조정될 수 있는 경우, 기록 드라이버(30)는 복제되어(replicated) 하나의 드라이버로부터 세트 상태를 기록하고 다른 드라이버의 리세트 상태를 기록하는 전류를 공급하기 위해 병렬로 접속될 수 있다.
다르게는, I/O 회로에 의해 I/O 라인(60)에 데이터를 구동시켜, 수직열 디코더(58)를 통해 칩을 가로지르게 하고, 감지 증폭기(32)에 과도하게 전력을 인가하여 기록 드라이버(30)의 도움을 받거나 도움없이 차례로 메모리 어레이(10)를 기록할 수 있는 바람직한 새로운 상태로 만듦으로써, 기록 데이터를 완성할 수 있다. 이 I/O 기록 기술을 사용하여 감지 증폭기(32)의 상태를 변화시키는데 필요한 전류를 감소시키기 위해, 감지 증폭기(32)는 스트로브 트랜지스터(308, 310)를 턴오프함으로써 턴오프될 수 있다.
메모리 소자(12)에 전류를 인가하기 위해, 모든 패스 스위치(48)를 턴온시켜 패스 수직열 라인(36), Yp1 내지 Ypn을 병렬로 구동할 수 있다. 선택된 어레이 수직열의 메모리 소자(12)에 대응하는 기록 스위치(62) 는 기록 인에이블 신호(Write)(64)에 의해 턴온되어, 도 4a에 도시한 바와 같은 전류 펄스를 생성할 수 있다. 기록 전류는 기록 전류원(22)에 의해 조정될 수 있다. 기록 신호(64)는 I/O 라인(60)의 데이터에 따라 수직열 디코더(58)에 의해 생성될 수 있다. 기록 사이클은 빠른 트레일링 에지 또는 느린 트레일링 에지에 의해 종료되어, 도 4a 및 도 4b에 도시된 바와 같이 메모리 소자(12)를 각각 리세트 또는 세트할 수 있다. 트레일링 에지의 기울기(slope)는 기록 인에이블 신호 또는 기록 전류 기준(Wreg)(24)에 의해 제어될 수 있다. 다르게는, 도 4a에 도시된 바와 같은 비교적 대칭인 전류 펄스를 사용하여, 전류 크기를 조정하여 메모리 소자(12)를 세트 또는 리세트할 수 있다. 어느 경우에나, 전류 크기는 기록 전류 기준(Wreg)(24)에 인가된 전압에 의해 제어될 수 있다.
하나 이상의 기록 스위치(62), Twe는 기록 스위치(62)의 제어 입력(즉, 트랜지스터의 게이트)를 디코딩하거나, 마스크 레지스터를 사용함으로써 선택적으로 디스에이블될 수 있다. 그 후, 수직열 라인(16)과 선택된 기록 스위치(들)(62)를 제어하는 수직열 디코더(58)에 의해 선택된 감지 증폭기(32)만 기록될 것이다. 패스 스위치(48)는 기록하는 동안에 턴온되어, 감지 증폭기(32) 또는 I/O 라인(60)이 기록 전류를 대응하는 선택된 수직열 라인(16)에 인가하여, 선택된 메모리 소자(12)에 도달할 수 있도록 해준다. 따라서, 병렬의 감지 증폭기(32)의 세트는 선택된 메모리 소자(12)에 대응하는 수직열 라인(16)으로 로드될 수 있다.
다르게는, 대응하는 감지 증폭기(32)는 기록 사이클 동안에 턴오프될 수 있으며, 기록 전류는 기록 전류원(22), Twc으로부터 또는 디코딩된 I/O 라인(60)에 의해 선택된 Y 수직열 라인(16)으로 향할 수 있다.
페이지 모드 액세스는 대응하는 패스 스위치(48)가 턴온되어 있으면, 메모리 어레이(10)로부터 병렬로 판독할 수 있게 한다. 패스 스위치(48)는 선택된 수평열에 의해 모두 선택된 것과 같이 수직열의 세트 전체를 위해, 또는 수직열 디코더(58)에 의해 선택된 것과 같이 보다 적은 수의 수직열을 위해 턴온될 수 있다. 몇몇 실시예에서, 워드 폭은 고정될 수 있거나 옵션(option)의 결합에 의해 전자적으로 조정 가능할 수 있거나, 패스 스위치(48)를 구동하기 위한 (기록 사이클 이전에 미리 로드될 수 있는) 레지스터를 사용하여 동적으로 선택될 수 있다. 기록 사이클 동안에 선택된 수직열 라인(16)의 수는, 동시에 1 비트, 니블(4비트), 바이트(8비트), 복수의 바이트 워드, 또는 복수의 워드를 포함할 수 있다.
다시 도 1을 참조하면, 선택 스위치(14)용 트랜지스터의 사용은 선택 트랜지스터의 게이트가 높은 임피던스를 나타내기 때문에, 수평열 라인(18)을 통해 흐르는 낮은 전류에 의해 선택이 이루어질 수 있도록 한다. 도시된 실시예에서, 수평열 라인(18)은 선택 스위치(14)의 고 임피던스 게이트에 연결되어 있다. 또한 도시된 실시예에서, 선택 스위치(14) 각각의 소스는 시스템 접지(20)에 연결되어 있다. 다르게는, 선택 다이오드 또는 OTS를 선택 스위치로 사용할 수 있지만, 각 수평열 라인(18)에 대한 드라이버 트랜지스터(도시하지 않음)는 더 높은 부하 전류를 싱크(sink)하도록 상응하게 더 커야 한다. 드라이버 트랜지스터의 크기를 줄이기 위해, 기록 사이클 동안에 요구될 때, 모든 비트가 기록될 때까지 2 비트 이상의 세트로 병렬 기록을 수행할 수 있다.
병렬 액세스를 위한 이 기술의 물리적인 구현에서, 접지 연결은 비트의 상태를 판독하거나 기록할 때 비트의 상태를 결정함에 있어 오류를 발생시킬 수 있는, 각 메모리 소자(12)에 대한 가변성의 기생 전압 강하를 최소화하도록 설계될 수 있다. 기생 전압의 강하는 접지 도체의 임피던스에 기인한 것이고 일반적으로 접지 도체에 의해 운반되는 전류의 합에 비례하는데, 어레이 내의 비트의 배치 및 접지 분포 패턴에 따라 위치적으로 변화한다. 한번에 하나의 메모리 소자(12)를 액세스하는 것은 일반적으로 보다 작은 기생 전압 강하를 초래한다. 1 비트 이상을 병렬로 액세스하는 동안에, 다수의 메모리 소자에 의한 전류의 합은 더 큰 기생 전압 강하를 초래한다.
도 9에 도시한 실시예의 메모리 어레이(10)에서, 수평열 라인 및 수직열 라인은 수평열 및 수직열에 직교하도록 물리적으로 배향되어 있다. 각 선택 스위치(14)로부터의 시스템 접지(20)에 대한 연결은 대응하는 수직열 라인(16) 에 평행하게, 수직열 라인(16) 의 위, 아래, 또는 옆 중 어느 한 곳에 배치된 접지 라인(200)에 의해 이루어질 수 있다. 명쾌함을 위해, 메모리 소자(12)와 선택 스위치(14) 사이의 수직 연결은 도시하지 않았다. 이 실시예서, 각 접지 라인(200)에 의해 운반되는 총 전류는, 전류가 병렬로 접지로 흘러들기 때문에, 더 많은 수직열 비트가 선택됨에 따라 증가하지 않는다. 접지 라인(200)은, 바람직하게는 1보다 많은 병렬 전류를 운반하는 라인을 최소화하여, 상호연결될 수 있고 시스템 접지(20)에 접촉되어야 한다. 수직열 라인(16)과 평행하게 배치되어 있는 접지 라인은 또한 메모리 어레이(10) 내에서 상호연결될 수 있고, 그 결과 격자를 이룬다. 하지만, 접지를 상호연결하는 것은, 상호연결하지 않는 것에 비해 같거나 더 낮은 전압 강하이기는 하지만, 상이한 비트 패턴과 수직열 상의 배치로 인해 전압 강화에 변화를 초래할 수 있다.
다르게는, 선택 스위치(14)로부터의 접지 연결이 수직열 라인(16)과 대략 직교하고, 또 그라운드 라인으로 시스템 접지(20)에 연결되는 것이 바람직할 수 있다. 도 10의 실시예에서, 그라운드 라인(200)을 수직열 라인(16)과 평행하게 배치하고 수직열 라인(16)과 직교하는 접지 라인(202)에 상호연결할 수 있도록, 수직열 라인(16)은 수개마다 간격을 두고 배치되어 있다. 이 간격 차이는 수직열(204, 206) 간의 상대적인 간격을 수직열(206, 208) 간의 간격보다 작게 보이게 나타냈다. 접지 라인의 병렬 접속은 그리드를 제공하여 접지 라인 연결을 따라 접지 강하를 상당히 증가시키지 않으면서 직교 접지 라인으로의 병렬 수직열 전류의 적당한 분포를 허용한다. 효과적인 접지 연결 없이는, 누증하는 전류 및 전압 강하는 잠재적으로 판독 및 기록 마진을 과도하게 저하시키는 레벨로 축적되어 비트 사이에(bit to bit) 상당한 변화를 일으킬 것이다.
수평열 라인(18)은 저 저항 및 저항성-용량성 지연을 위해 폴리실리사이드로 구현될 수 있고, 선택 스위치(14)의 소스에 대한 접지 라인 연결을 수평열 라인(18)에 평행하고 수직열 라인(16)에 직교하여 배치할 수 있도록 한다. 수직열 라인(16)에 주기적으로 간격을 둠으로써, 직교 접지(orthogonal ground)(202)를 상호연결하기 위해 접지 라인(200)을 수직열에 평행하거나 직교하여 배치할 수 있다. 수직열에 평행하거나 직교하는 접지 라인은 지연 및 강하를 더욱 감소시키기 위해 알루미늄, 동 또는 텅스텐을 포함하여 금속으로 구현할 수 있다.
도 11에 도시한 것과 유사한 실시예에서, 수평열 라인(18)은 폴리실리사이드 층(210)으로 구현될 수 있고, 폴리실리사이드 층(210)은 연결부(211)에 의해 주기적으로 폴리실리사이드 층(210)의 상부를 따라 배치되어 있는 금속 층(212)에 단락(short)된다. 금속 층(212)은 주기적으로 단선되어(broken), 금속 층(212)의 갭(gap)의 위 또는 아래의 폴리실리사이드 가교(bridge)에 의해 유지되는 수평열 라인(18)의 연속 상태(continuity)를 유지하면서, 평행 접지 라인(200)이 수평열 라인(18)과 교차할 수 있도록 한다. 부가적인 금속 층(212)은 저항 및 필연적인 저항성-용량성 지연을 감소시킨다. 마찬가지로, 폴리실리사이드 층(210)은 상호연결에 필요한 다른 라인에 의해 단절되거나 우회(jump)될 수 있는데, 이는 메모리 어레이(10) 내에 내장된 부가 기능용의 회로를 가지는 애플리케이션에 특히 유용하다. 도 11의 이중 층의 수평열 라인(18)을 채용한 메모리 어레이(10)의 평면도를 도 12에 나타냈다. 유의할 점은 도 9 내지 도 12는 일정한 비례로 그린 것이 아니라는 것이다.
관련된 실시예에서, 수평열 라인(18)에 직교하는 접지 라인은 독립된(separate) 레벨의 금속 상에 구현되고 비아(via)를 통해 독립된 금속 접지 레벨에 접속될 수 있다.
오류 정정 코드(error-correction codes, ECC)의 실행과 동시에 판독-수정-기록 동작을 일반적으로 수행하는 동안과 같이, 판독 동작 직후에 기록 동작을 수행할 때, 기록 억제 회로는 각 개별 비트에 대한 기록 횟수를 감소시킴으로써 내구성을 향상시킬 수 있다. 기록 시의 이 감소는, 메모리 셀이 이미 정정 상태에 있는 경우, 메모리 셀에 대한 기록 신호를 억제함으로써 달성된다. 도 13에 도시된 기록 억제 회로(56)의 일 실시예에서, 패스 스위치는 패스 신호(50)에 연결되어 있다. 기록 패스 스위치(66)는 기록 드라이버(30)에 직렬로 부가되어 있다. 이 직렬 결합은 선택된 비트에 대한 데이터가 변경되어야 하는 경우에 기록하는 동안 어레이의 수직열 라인을 구동시킬 수 있다. 판독 사이클 동안에, 지연 라인(70)에 의해 제어된 적당한 지연 후, 래치(68)에 감지 증폭기(32)로부터의 판독 데이터가 로드된다.
데이터는, 수직열 어드레스 신호(column address signal, CAS)(72)의 하강 에지에 의해 표시되는, 판독 사이클의 개시로부터 지연 라인(70)에 의해 공급된 지연 후에, 래치(68)로 클록킹된다. 다음의 기록 사이클 동안에, CAS가 여전히 로우(low)인 상태에서 기록 인에이블 신호(64)가 로우로 떨어질 때, 데이터는 패스 수직열 라인(36)에 인가되고, XOR 게이트(exclusive-or gate)(74)에 의해 래치(68)로부터 사전에 저장된 데이터가 새로운 기록 데이터와 비교된다. 비교 데이터는 기록 래치(76)에 로드되고,기록 데이터가 이전에 메모리 소자(12)로부터 판독한 데이터와 다른 경우에만 기록 패스 스위치(66)를 인에이블 시키는 AND 게이트(78)에 제공된다. 이 기술을 사용하면, 메모리 소자(12)는, 기록 데이터가 메모리 소자(12)에 이미 로드되어 있는 판독 데이터와 실제로 다를 때에만 기록되므로, 메모리 소자(12)에 인가되는 기록 사이클의 수를 줄인다.
다른 실시예에서, 추가적인 판독 감지 증폭기(도시하지 않음)을 제공하여, 도 7 및 도 8에 도시한 바와 같은 감지 증폭기(32)에 병렬로 로드할 수 있다. 판독 감기 증폭기로부터의 비트는 다음의 기록 사이클에서 감지 증폭기(32) 내의 기록 데이터와 비교된다. 데이터가 상이하면, 패스 트랜지스터(48)의 게이트는 선택적으로 인에이블되어 데이터가 상이한 경우에만 해당 비트를 다시 기록한다. 이 기술분야의 당업자는 도 13에 도시한 회로 실시예의 기능은, 예를 들면 신호의 극성을 변경시킴으로써 표준 논리 및 회로 설계 기술을 사용하여 다른 식으로 구현될 수 있음을 알 것이다.
몇몇 실시예에서, 각 수직열 내의 메모리 소자(12)는 주기적으로 리프레시되어야 하는데, 이는 각 메모리 소자(12)에 대한 완전한 기록 마진을 회복하기 위해 데이터를 판독하고 다시 기록해야 한다는 것을 의미한다. 예를 들면, 리프레시 알고리즘은 전원을 켜거나 끌 때마다 실행될 수 있다. 이 경우에, 모든 메모리 소자는 이전의 판독 사이클에서의 데이터 판독과 관계없이 판독되어야 한다. 도 5를 다시 참조하면, 기록 패스 스위치(66)는, 이 기술분야에 당업자에게 명백한 추가적인 회로를 사용하여, XOR 게이트(74)의 출력과 무관하게 리프레시 사이클 동안에 인에이블 되어야 한다.
판독 또는 기록 액세스 동안에 "온(on)"으로 선택된 수평열은 하나 이상의 수직열의 워드 라인 선택을 가능하게 한다. 예를 들면, 정사각형으로 논리적으로 구성된 1,000,000 비트 메모리 어레이에서, 1,000 워드 라인은 1,000개의 수직열 라인에 대한 비트를 액세스한다. 모든 비트가 병렬로 판독되면, 1,000 비트의 페이지를 수직열 액세스를 위해 이용할 수 있다. 모든 수직열 비트가 액세스될 수 있으며, 수평열 라인에 의해 선택된 비트는 판독되어 감지 증폭기 또는 레지스터에 병렬로 로드된다. 이러한 판독은 피크 전류 드레인을 감소시키 위해 사실상 병렬 또는 순차적일 수 있다. 일단 모든 비트가 병렬로 감지 증폭기나 레지스터에 로드되면, 그 정보는 수직열 어드레싱에 의한 수직열 액세스를 통해 사용자가 사용할 수 있다. 이론상, 1,000개의 핀은 칩을 외부 버스에 접속하여(brought off), 판독 또는 기록하는 동안에 병렬로 1,000 비트에 대한 액세스를 제공한다. 하지만, 핀의 총수를 줄이기 위해, 수직열 어드레스를 사용하여 비트를 어드레싱하고 사용자가 1 비트 이상의 조합으로 동시에 비트를 이용할 수 있다. 임의의 데이터가 페이지에 기록되었으면, 그들의 1 비트 이상이 순차적으로 또는 병렬로 다시 선택된 배열의 수평열 비트에 기록될 수 있다.
휘발성 DRAM의 경우, 수평열 라인은, 매 16 밀리초(millisecond)와 같이, 리프레시가 필요할 때까지 로우 상태로 유지될 수 있다. 여기서의 실시예의 경우, 비휘발성 메모리 셀(12)이 사용되어 수평열 라인(18)은 실온(room temperature)에서 거의 무기한이고, 상 변화 메모리용으로 선택된 합금에 의존하여 55C에서 10년 이상으로 훨씬 더 긴 기간 로우 상태로 유지될 수 있다. 따라서, 메모리의 페이지는 다른 페이지가 요구될 때까지 로우 어드레스 사이클을 유지함으로써(예를 들면, 로우 어드레스 스트로브 RAS 로우를 어써팅하고 유지함으로써) 여기에서의 실시예를 통해 사용자가 거의 무기한으로 이용할 수 있다. 그리고, 사이클의 완료시, 페이지(캐시)로부터 기록될 준비가 된 데이터는 RAS의 디어써팅 이전에 순차적 또는 병렬로 어레이에 기록될 것이다. 그 후, 사이클은 RAS의 디어써팅으로 종료되고, 어드레스를 변경하고 RAS를 어써팅함으로써 새로운 페이지가 페치(fetch)될 것이다. 페치된 페이지는 블록당 수 비트 또는 복수의 워드를 가지거나, 선택된 수평열에 대한 수직열의 세트 전체이거나, 병렬 어드레스 접근법에서의 수직열을 선택하는 어드레스의 일부를 가질 수 있다.
메모리 칩은 블록으로 구성될 수 있고, 각 블록은 하나 이상의 메모리 어레이(10 및 관련된 액세스 회로를 가진다. 몇몇 실시예에서, 1 블록 이상이 동시에 선택될 수 있어, 병렬로 액세스되는 비트 또는 워드의 수를 증가시킨다. 몇몇 실시예에서, 다수의 칩을 가지는 시스템이 구현될 수 있고, 다수의 칩이 동시에 선택될 수 있다. 따라서, 비트, 블록 및 칩은 동시에 병렬로 액세스될 수 있다. 추가적인 레벨 각각은 각 어드레스에서 이용 가능하도록 만들어진 메모리의 양을 계속하여 증가시킨다.
따라서, 여기에서의 실시예는, 리프레시 요건에 의해 지시받은 바와 같이 초당 1번 이상 RAS를 어써팅하여 페이지를 닫는 대신에, 폐이지가 몇 초에서 몇 시간, 몇 년까지의 긴 기간 동안 페이지가 선택될 수 있도록 해준다. 몇몇 실시예에서, 페이지 전체, 예를 들면 1,024 비트를 RAS가 어써팅되어 있는 동안에 선택할 수 있고, 그 비트들을 16, 32, 64, 256 비트 또는 그 이상으로 이루어지는 워드로 병렬로 액세스할 수 있다. 이러한 방법에 의해, 일반적으로 DRAM과 연관된 리프레시를 위해 페이지를 주기적으로 닫아야하는 요건 없이 고속 캐시를 무기한으로 액세스할 수 있다. 따라서, 평균 메모리 성능을 더 빠르고, SRAM 캐시에 의해 제공되는 것을 가깝거나 초과할 수 있다. 또, 판독 시간이 증가되는 형태의 예측 불가능한 대기 시간(latency)이, 여기서의 실시예에 의해 회피되기 때문에, 캐시는 리프레시의 필요에 때문에 일시적으로 이용할 수 없게 되지 않는다.
다시 도 7을 참조하면, 다른 메모리 어레이(110)는 감지 증폭기(32)와 기록 드라이버(30)를 메모리 어레이(10)와 함께 공유한다. 메모리 어레이(110)는 대응하는 판독 드라이버(26)와 패스 게이트 회로(28)를 가진다. 몇몇 실시예에서, 메모리 어레이(110)는 신호대잡음비를 향상시키고 신호 마진을 향상시키기 위해 상보적 데이터(complimentary data)로 기록될 수 있다. 다시 말해, 메모리 어레이(10)에 기록된 각 비트의 보수를 메모리 어레이(110)에 저장하여, 데이터가 판독될 때, 그 두 비트가 상보적인 쌍을 형성한다. 이 실시예에서, 메모리 어레이(110)는 보수(complement) 패스 수직열 라인(52)에 연결되어 있다. 감지 증폭기(32)는 패스 수직열 라인(36)과 보수 패스 수직열 라인(52)에 나타나는 상보적인 신호들을 비교한다.
다르게는, 메모리 어레이(110)는 상보적으로 어드레싱될 수 있으므로, 메모리 어레이(10)가 선택되지 않을 때 메모리 어레이(110)가 선택된다. 이 경우에, 판독할 때 각 비트를 비교하기 위해 개별 기준이 제공되어야 한다.
도 7은 감지 증폭기(32)와 기록 드라이버(30)가 물리적으로 한 쌍의 메모리 어레이(10, 100)의 가운데에 끼워 배치될 수 있음을 보여준다. 이 물리적인 레이아웃에서, 수직열 라인(16)과 대응하는 패스 수직열 라인(36)은 메모리 어레이(10)로부터 기록 드라이버(30)와 감지 증폭기(32)를 가로질러 통과하고 메모리 어레이(110)로 가는 모든 길을 지난다.
도 14에는, 메모리 어레이 라인이 "폴드형 비트(folded bit)" 접근법에서 측면에 대해 감지 증폭기(32)를 벗어나서, 특히 감지 증폭기(32)가 메모리 어레이(10)의 측면에 위치되어 있는 경우에, 증폭된 수직열 라인이 감지 증폭기의 측면으로부터 더욱 용이하게 액세스될 수 있는, 다른 배치를 나타낸 것이다. 이 배치는 레지스터가 감지 증폭기(32)에 접속될 수 있는, 비디오 모드 액세스를 지원하는 메모리 회로에 유용할 수 있다.
도 15는 일 실시예의 시스템(800)을 나타낸 것이다. 시스템(800)은 예를 들면 개인용 컴퓨터, 워크스테이션과 같은 컴퓨팅 디바이스나, 예를 들면 개인용 휴대 정보 단말기(PDA), 랩톱이나 휴대형 컴퓨터와 같은 휴대형 디바이스, 웹 태블릿, 무선 전화, 무선 호출기, 인스턴트 메시징 디바이스 , 디지털 뮤직 플레이어, 디지털 카메라, 또는 다른 컴퓨터 디바이스에 사용될 수 있다. 구성에 따라, 이들 컴퓨팅 디바이스 중 어느 것 또는 전부는 정보를 무선으로 송신 및/또는 수신에 적합하도록 구성될 수 있다. 시스템(800)은 제한 없이 다음의 시스템, 즉 LAN(Local Area Network), WLAN(Wireless Local Area Network) 시스템, WPAN(Wireless Personal Area Network) 시스템, 또는 셀룰러 전화 네트워크 중 어느 것에나 사용될 수 있다.
시스템(800)의 실시예는 제어기(810), 입출력(I/O) 디바이스(820)(예를 들면, 키패드, 디스플레이), 메모리(830), 네트워크 인터페이스(840) 또는 버스(860)를 통해 상호연결되는 무선 인터페이스(850)를 포함할 수 있다. 시스템(800)은 이러한 구성요소 중 어느 것 또는 모두를 가지는 실시예로 한정되지 않는다. 구성요소 중 어느 하나는 여기에서 메모리 실시예를 사용할 수 있다.
제어기(810)는, 예를 들면 여기에 기술한 바와 같이 액세스되는 비휘발성 상 변화 메모리를 사용할 수 있는 하나 이상의 마이크로프로세서, 디지털 신호 처리기, 마이크로컨트롤러 등을 포함할 수 있다. 메모리(380)는 시스템(800)으로 전송되거나 시스템(800)에 의해 전송되는 메시지를 저장하기 위해 사용될 수 있다. 메모리(830)는 또한 시스템(800)의 동작 중에 제어기(810)에 의해 실행되는 명령어를 저장하기 위해 선택적으로 사용될 수있다. 메모리(830)는 하나 이상의 상이한 타입의 메모리에 의해 규정될 수 있다. 예를 들면, 메모리(830)는 RAM, 휘발성 메모리, 플래시 메모리와 같은 비휘발성 메모리, 또는 여기에 기술된 메모리 및 액세스 기술과 같은 메모리 중 임의의 타입을 포함할 수 있다. 몇몇 실시예에서, 메모리 어레이(10)는 I/O 라인(60)(도 7)을 버스(860)에 접속함으로써 액세스할 수 있다.
I/O 디바이스(820)는 사용자가 메시지를 생성하는데 사용될 수있다. 시스템(800)은 무선 인터페이스(850)를 사용하여 메시지를 무선 주파수(RF) 신호로 무선통신 네트워크로 송신하거나 무선통신 네트워크로부터 수신할 수 있다. 무선 인터페이스(850)의 실시예는 안테나 또는 무선 송수신기를 제한 없이 포함할 수 있다.
마찬가지로, 시스템(800)은 네트워크 인터페이스(840)를 사용하여 메시지를, 유선통신 네트워크로 전송하거나 유선통신 네트워크로부터 수신할 수 있다. 네트워크 인터페이스(840)의 실시예는 10base2, 10baseT, 100baseT 이더넷(Ethernet), USB, 또는 토큰링 접속(Token Ring connection)을 제한 없이 포함할 수 있다.
시스템(800)은 메시지를 송수신하기 위해, CDMA(Code Division Multiple Access), 셀룰러 무선 전화 시스템( cellular radiotelephone communication system), GSM(Global System for Mobile Communications) 셀룰러 무선 전화 시스템, NADC(North American Digital Cellular) 셀룰러 무선 전화 시스템, TDMA(Time Division Multiple Access) 시스템, E-TDMA(Extended-TDMA) 셀룰러 무선 전화 시스템, WCDMA(Wide-band CDMA), CDMA-2000와 같은 3G(third Generation) 시스템 등의 통신 프로토콜 중 하나를 제한 없이 사용할 수 있다. 이들 시스템 또는 시스템의 구성요소 중 어느 하나 또는 모두는 여기에서의 실시예를 사용할 수 있다.
대표적인 실시예들을 도면에 도시하고 이상에서 예를 들어 설명하였지만, 청구된 발명을 한정하는 것은 아니다. 본 발명을 개시된 특정 형태로 한정하려는 의도는 없으며, 오히려 본 발명은 특허청구범위로 한정된 본 발명의 사상과 범위 내에 있는 모든 변형예, 대안적인 구성 및 등가물을 포함하는 것이다. 예를 들면, 본 발명의 실시예는 상 변화 비휘발성 메모리에 대해 기술하였지만, 본 발명은 상 변화 또는 비휘발성 메모리와 함께 사용하는 것으로 한정되지 않으며, 다른 메모리 기술과 함께 사용될 수 있다. 따라서, 이상의 설명은 본 발명을 범위를 한정하는 것으로 해석되어서는 안 된다.
이상에서 설명한 바와 같이, 본 발명에 따르면 복수의 논리적 수직열과 복수의 논리적 수평열로 배열된 비휘발성 메모리 셀의 어레이와, 수평열 상의 하나 이상의 메모리 셀을 병렬로 판독하거나 기록할 수 있도록 하는 관련 회로를 제공할 수 있다.
10: 메모리 어레이
12: 메모리 소자
14: 선택 스위치
16: 수직열 라인
18: 수평열 라인
26: 판독 드라이버
28: 패스 게이트 회로
30: 기록 드라이버

Claims (6)

  1. 복수의 수직열과 적어도 하나의 수평열을 가지는, 비휘발성 메모리 소자의 2차원 어레이;
    복수의 기록 동작 동안에, 상기 수평열 내의 복수의 메모리 소자를 동시에 선택하는 선택 회로; 및
    상기 수직열 내의 상기 복수의 메모리 소자에 데이터를 기록하는 기록 회로
    를 포함하고,
    상기 선택 회로는, 연속하는 기록 동작 동안에 비트의 수가 미리 결정된 비트의 수까지 증가하도록 순차적으로 더 많은 수의 메모리 소자들을 선택하고, 이어서 연속하는 기록 동작 동안에 비트의 수가 감소하도록 순차적으로 더 적은 수의 메모리 소자들을 선택함으로써, 시간의 경과에 따라 기록 전류의 변화 속도를 감소시키는, 장치.
  2. 제1항에 있어서,
    상기 비휘발성 메모리 소자가 상 변화 물질을 포함하는, 장치
  3. 제1항에 있어서,
    상기 기록 회로는 하나 이상의 선택된 메모리 소자에 적어도 하나의 전류 펄스를 제공하는, 장치.
  4. 복수의 수직열과 적어도 하나의 수평열을 가지는 2차원 어레이로 배열된 복수의 비휘발성 메모리 소자에 데이터를 기록하는 방법으로서,
    연속하는 기록 동작 동안에, 비트의 수가 미리 결정된 비트의 수까지 증가하도록 순차적으로 더 많은 수의 메모리 소자들을 선택하는 단계; 및
    연속하는 기록 동작 동안에, 비트의 수가 감소하도록 순차적으로 더 적은 수의 메모리 소자들을 선택하는 단계
    를 포함하고,
    상기 순차적으로 더 많은 수의 메모리 소자들을 선택하는 단계와 상기 순차적으로 더 적은 수의 메모리 소자들을 선택하는 단계는, 시간의 경과에 따라 기록 전류의 변화 속도를 감소시키는, 비휘발성 메모리 소자에 데이터를 기록하는 방법.
  5. 제4항에 있어서,
    상기 비휘발성 메모리 소자가 상 변화 물질을 포함하는,
    비휘발성 메모리 소자에 데이터를 기록하는 방법.
  6. 제4항에 있어서,
    상기 순차적으로 더 많은 수의 메모리 소자들을 선택하는 단계는,
    하나의 수평열 내의 메모리 소자를 선택하는 단계를 포함하는, 비휘발성 메모리 소자에 데이터를 기록하는 방법.

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