TWI424444B - 用於非揮發性記憶體陣列之順序存取 - Google Patents

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Description

用於非揮發性記憶體陣列之順序存取
本發明係大致有關用於存取一個記憶體元件的陣列之技術，並且尤其是有關於利用順序的或是平行的記憶體陣列存取來存取非揮發性記憶體元件的陣列。
“動態記憶體”大致上係指在需要“更新”前僅保持所儲存的資訊短暫期間之電腦記憶體，在更新中，該記憶體的一所選的列線上之一組平行的位元係被讀取且接著用完全相同的資料再次寫入，除非有一寫入週期亦在該存取週期期間起始。一個常見的例子是動態隨機存取記憶體(“DRAM”)。“非揮發性記憶體”大致上係指可以在沒有施加電源且沒有經常更新下而能保持所儲存的資訊之電腦記憶體。非揮發性記憶體的例子係包含(但不限於)靜態隨機存取記憶體(“SRAM”)、遮罩程式化的唯讀記憶體(“ROM”)、可程式化的ROM、磁性RAM、以及快閃記憶體。
“寫入”一個特定的位元到記憶體中係意味將該位元驅動至一個預設的邏輯狀態，其亦稱為一個資料值。在能夠儲存兩個狀態中之一狀態的記憶體中，該狀態可被稱為“設定”及“重置”，而通常分別被稱為1與0。“讀取”在記憶體中之一個特定的位元的狀態係意味判斷先前所寫入的狀態。讀取、寫入或更新一般是稱為“存取”該記憶體。記憶體可以順序地被存取(其意指該所儲存的資料必須以一個預設的順序來加以存取)、或是隨機地被存取(其意指所儲存的資料可以用任何順序(包含順序地)被存取)。順序地被存取的非揮發性記憶體的例子係包含磁碟機及磁帶機，並且在此將被稱為“非揮發性的儲存處”。對於本文的其餘部分，“非揮發性記憶體”將會是指隨機可存取的記憶體(“RAM”)，即使此種記憶體也支援順序存取作為一個選項亦是如此。
可隨機存取的記憶體通常是做成一個“記憶體陣列”，其中個別的資料位元係以邏輯行及邏輯列組織起來。一個資料位元可藉由檢查在一個特定的邏輯行以及一個特定的邏輯列的交叉點之位元的狀態而從該陣列讀取之。同樣地，一個位元可藉由使得一個位元成為一預選的狀態而被寫入。構成該陣列的邏輯行與列可被指定號碼(稱為位址)，因而在該陣列中的每個位元都可以藉由其行位址及列位址的組合來加以識別以選擇該位元。
解碼器是一個包含組合邏輯的電子電路，其係轉換來自‘n’個輸入的二進位資訊成為2^n個唯一的輸出。在記憶體陣列的應用中，位址解碼器係被用來選擇對應於一個記憶體位元的列與行線，以傳送讀取或寫入電流及電壓至該所選的一或多個記憶單元。該位址解碼器係藉由轉換代表單一位元的位址之一個‘n’位元的二進位數字成為單一行線或是單一列線來運作的。在存取位元時位址只有一有限的部份會改變的某些應用中，該位址可能是指向一個半位元組(4位元)、位元組(8位元)、字(8、16或更多位元)、或是更大組的位元；於是，位址解碼器可被設計來選擇多個列或是針對一所選的列之一或多條行線，其係對應於所要的一組位元。
記憶體陣列可被實施為一個積體電路，亦稱為微晶片、晶片或晶粒，其全體係指在半導體材料的薄基板的表面上所製成之小型化的電子電路。記憶體陣列亦可被實施在一個混成的積體電路之上，混成的積體電路是一個由接合到基板或電路板的構件所構成的小型化的電子電路。細微的導線或引線係被用來互連接電路構件與該基板或電路板。接合是將積體電路上之金屬墊與被用來和其它電路構件通訊之細微的導線連接在一起的製程。
導體係被用來互連接一個積體電路中的電路元件。這些導體可以是由金屬、金屬合金、或是金屬混合物所做成，其在此都被稱為“金屬”或電極。其它導電材料或電阻性材料亦可被利用來互連接電路元件，例如(但不限於)多晶矽化金屬(polysilicide)。
在記憶體陣列於積體電路上的一種實體表現中，被定址為行線與列線的導體係互連接位元並且被用來選擇在該陣列中之個別的位元。通常，其形式係依照功能而定，而實體的陣列係依照其邏輯佈局而定：位元實體上係以列與行來配置，其中行線與位址線係正交地配置。然而，在某些情形中，元件的實體特徵或組裝密度的考量會主導實際的佈局，並且邏輯關係並非藉由檢查陣列之實體的佈局就能輕易地確定。在本文中，“邏輯列”與“邏輯行”是表示記憶體元件被定址的配置，而不考慮記憶體元件之實際的實體關係。根據上下文，“列”或“行”可表示一個邏輯或是實體的列或行、或是兩者。在DRAM中，更新典型是藉由選擇一記憶體列及讀取而被執行的，並且列線實際上可以是位在一行線之下、之上或是與其相鄰的。
在DRAM中，更新的執行典型是藉由選擇一記憶體列、平行地讀取在該列上之所有的位元、接著平行地重新寫入相同的資料，除非該些位元是在該列被存取時被修改，並且其全部都在相同的週期中，亦即列位址週期中。一記憶體列的選擇以及該列的位址週期典型是藉由一列位址選擇(RAS)信號的致能來發出信號。一般而言，當一個更新週期發生時，普通的讀取及寫入存取都必須被延遲。此延遲通常稱為“竊用週期”，並且被視為是負擔，因而需要越少百分比的時間用來更新一般都被認為是越有效率的記憶體。該更新週期可被修改，使得資料可根據一個在該更新週期期間起始的寫入週期而被讀取或改變；換言之，一個讀取或寫入週期可用來更新一被存取的列、或是一個更新週期可被利用來提取(fetch)或讀取資料。
DRAM可經由“分頁模式”而被存取，其中單一列係針對於一系列藉由以一個順序來改變行位址或隨機改變行位址所做的存取而被選出。此種技術係消除在存取針對於每個連續的行位址之列的延遲，此係改進當讀取或寫入資料叢發(burst)時的存取速度。根據實施方式，存取的長度變化範圍可從幾個位元到整個列。
“快取”通常是用在電腦系統中，而儲存在一個相當緩慢形式的記憶體中的資料可被複製到快取中，以供電腦用於高速的存取。一旦資料被儲存在快取中，之後的存取都可被導向該快取，而不是導向原始的資料來源，因而平均的存取時間會降低。
某些DRAM係支援“視訊模式”的存取並且對於支援光柵(raster)圖形系統尤其是有用的。在一個光柵圖形系統中，視訊記憶體係被呼叫以經常地更新一個光柵顯示器，且同時響應於來自主機處理器的修改。在沒有利用視訊模式下，該主機處理器必須和其它正在讀取該記憶體以更新顯示器的硬體來競爭。每個主機處理器的存取可能被阻礙數個週期，此就如同竊用週期以用於更新而會增加負擔，其係變成代價相當高的負擔。採用視訊模式的記憶體係消除此種競爭並且降低在被用來驅動顯示器的處理器上之負擔的負載。一般而言，此種記憶體具有兩個輸入/輸出(“I/O”)埠：一個埠用於供主機處理器存取，而一個埠用於供視訊硬體存取。該視訊埠通常是支援順序的分頁模式存取，其中，例如是在一所選的記憶體列中之1024個位元係被存取並且平行地載入到一個移位暫存器中。接著，該移位暫存器可以視訊顯示器的速度被提供時脈及移位，以更新在顯示器之上的一個列。一旦完成後，另一列可從該處理器載入。視訊模式可支援每個時脈週期一或多個位元以及在該視訊埠上之一或多個平行的輸出位元的格式。
儘管視訊模式的存取對於例如是用於電腦的顯示器之光柵圖形系統而言是特別有用的，但視訊模式在許多其它的應用中也可能是有用的，該些應用包含印表機、攝影機以及數位信號處理。
前述的摘要之目的係使得大眾，且尤其是不熟悉專利或法律名詞或措辭的科學家、工程師以及在此項技術中的從業人員能夠快速地從粗略的檢視而判斷出本案的揭露內容之技術本質與精髓。該摘要並非打算用來界定本發明(其係藉由申請專利範圍所衡量)，也非打算以任何方式限制關於本發明的範疇。
對於熟習此項技術者而言，本發明另外的其它特點從以下的詳細的說明將會變成相當明顯。如同將會體認到的，本發明係能夠在各種顯然的方面進行對於合理熟習此項技術者而言將會是明顯的修改，且都不脫離本發明。於是，圖式以及說明本質上將被視為舉例性質的，而非限制性的。
儘管本發明係容許有各種的修改及替代的結構，但本發明之某些舉例的實施例已在圖式中展示並且將會在以下詳細地加以描述。然而，應該瞭解的是，並沒有意圖要限制本發明到所揭露之特定的形式，反而是，本發明係欲涵蓋落入如同申請專利範圍所界定的本發明的精神與範疇內之所有的修改、替代的結構及其均等範圍。
非揮發性記憶體的分頁模式及視訊模式的存取可相對於逐一位元的存取而顯著地改善存取速度，並且可容許非揮發性記憶體使用在過去是留給動態記憶體使用的應用中。可提供電路以使得非揮發性記憶體陣列的分頁模式及視訊模式的存取成為可能的。此電路可被配置以可靠地讀取及寫入所採用之特定類型的記憶體技術，並且必然不同於應用到DRAM的習知技術技術。然而，分頁模式及視訊模式的存取之利用通常需要非常注意到讀取及寫入電流至接地的導通，以避免寄生的電壓降帶來誤差。
在以下的說明及圖式中，相同的元件係以相同的元件符號來識別。除非另外有指出，否則“或”的使用都是指一個沒有限制的非排它的選項。
圖1係描繪非揮發性記憶體元件12的一個陣列10之一實施例，其係以一個n行與n列的邏輯陣列配置。為了清楚起見，列線與位址線都被標示1至n。然而，並沒有要求列的數目要符合行的數目。在以下的圖式中所示的記憶體陣列10及相關的電路可被實施在一個積體電路之上或是作為一個混成積體電路。記憶體陣列10可利用半導體或薄膜技術來加以建構。
為了描繪陣列10的動作，相變的記憶體元件係被描繪。然而，其它非揮發性記憶體技術也可被利用，例如是(但不限於)快閃記憶體或磁性的隨機存取記憶體。
相變記憶體可使用一種相變(ovonic)或是硫屬化合物(chalcogenide)材料。相變記憶體元件以及相變選擇元件的實施例係被描述在授與Parkinson等人的美國專利號6,795,338中，該專利案係被納入在此作為參考。在一種相變記憶體中，小量的硫屬化合物合金(稱為一個單元)係被集積到一個記憶體電路中。在施加一預先定義的寫入信號之後，該單元係在一種具有高電阻率的非晶狀態以及一種具有低電阻率的結晶狀態之間進行可逆的相變。儲存在該單元中的資料可被讀取，例如是藉由量測該單元的電阻及其變化。
當利用相變的記憶體時，記憶體元件12的電阻可被量測以判斷所儲存的位元之狀態。該電阻可藉由施加一預選的電壓(例如小於Vth)並且量測所產生的電流、或是施加一預選的電流(例如小於Ith)並且量測所產生的電壓而被量測。或者是，該狀態可藉由量測記憶體元件12的電流或電壓的開關臨界值而被判斷出。例如，該開關臨界值可藉由施加一變化的電壓至記憶體元件12、量測所產生的電流、並且判斷電流非線性地變化所在的電壓而被量測出。
每個記憶體元件12係連接至選擇開關14。同一特定行的記憶體元件12係藉由一行線16而被互相連接。該組行線16係被標示為Y1至Yn。每個選擇開關14係具有一個控制輸入以及一連接到系統接地20的連線，該控制輸入係連接至一列線18(列線係被標示為X1至Xn)。因此，每個記憶體元件12及其對應的選擇開關14可藉由一個x－y座標來加以標示。例如，在行Y1及列X1的交叉點之記憶體元件12及選擇開關14係分別標示為M11及T11。一個具有1至n列及1至n行的陣列係包含記憶體元件M11至Mnn。行線16亦可被稱為“位元線”，而列線18可被稱為“字線”。行線16及列線18可以總稱為“位址線”。
為了讀取或寫入，選擇開關14可被利用來選擇記憶體元件12。選擇元件14可運作為一個開關，其不是“關斷”(表示實質上非導電的狀態)就是“導通”(表示實質上導電的狀態)。在圖1所示的實施例中，每個選擇開關14是一個n通道的場效電晶體(“FET”)，其標示為T，其中汲極係連接至一個記憶體元件12，源極係連接至系統接地20，並且閘極係連接至一列線18。非限制性地，選擇開關14可利用金屬氧化物半導體(“MOS”)製程來加以構成。在動作中，當一高於選擇開關14的臨界電壓之電壓藉由列線18而被施加至閘極時，選擇開關14係被導通，此係容許橫跨記憶體元件12來施加電壓並且電流能夠通過記憶體元件12。當一低於臨界電壓的電壓被施加至閘極時，選擇開關14係被關斷，此係阻擋電流通過記憶體元件12且小於選擇開關14的漏電流。
儘管是n通道的選擇電晶體被展示在圖1中，其它類型的選擇開關亦可被利用，其係作為替代者或是和所示的n通道的電晶體一起被利用。非限制性地，選擇開關的類型係包含p通道的FET、SCR、或是雙載子電晶體以及在偏壓與信號及電源的極性上之對應的改變。選擇元件亦可包含一個MOS或是雙載子二極體或是一種相變材料，例如，硫屬化合物合金的相變臨界值開關(OTS)，其係在施加適當的電壓、電流、熱、光、或是其它形式的能量之際可逆地改變電阻，即如同合理熟習此項技術人士所熟悉者。
一種用於程式化一個相變的記憶單元之技術係在一大於相變化材料的開關臨界值之電壓並且在快速的淬滅或後緣(例如小於10nsec)之下施加一電流脈衝至該單元，此係使得該單元材料處於“重置”狀態(非晶且高電阻率)。在一大於該開關臨界值的電壓但是在緩慢的後緣(例如，大於500nsec)下施加一後續的脈衝係改變該材料至“設定”狀態(結晶且低電阻率)。該重置脈衝一般是具有比設定脈衝高的能量，因而在該材料快速地冷卻且處於非晶狀態之前，該相變化材料的溫度係升高到Tm(非晶化的溫度)。該快速的冷卻可透過一快速的脈衝後緣或是一淬滅電晶體的使用來快速地下拉該行線而被達成，在某些實施例中甚至是小於1奈秒。
為了設定該單元材料至結晶狀態，該設定脈衝係將該單元材料升高到一較低的最佳溫度Topt，此係容許該材料能夠在相當短的時間間隔內結晶。該設定及重置脈衝的大小、形狀及持續期間可被調整來達成該些目標溫度。圖2係顯示一個典型的相變記憶單元在施加不同的電流大小(x－軸)的脈衝之後的電阻(y－軸)。根據所施加的脈衝，該電阻係從大約2k歐姆變化到超過200k歐姆。
圖3A與3B係展示一個理想的相變記憶單元的電流－電壓(“IV”)曲線。圖3A係描繪該重置狀態；圖3B係描繪該設定狀態。請參照圖3A，當增高的電壓被施加時(x－軸)，通過該單元的電流係以一個由重置曲線150所示之相對低的斜率(低dI/dV)來增加(y－軸)，此係對應於一個重置位元之相對高的動態電阻。當施加的電壓增高至Vth時，該單元切換至相對低的動態電阻之設定狀態，其係具有一個由該重置曲線152A的部份所示之相對高的斜率(高的dI/dV)。對於增加超過Ith或更高的電流而言，電壓係沿著此較低電阻的曲線緩慢地增加。為了說明之目的，某些相變單元具有大約1伏特的臨界電壓以及10微安培的Ith。
請參照圖3B，其係顯示該設定狀態，橫跨單元的電壓係隨著所施加的電流非線性地改變，直到到達大約Vh為止。當橫跨記憶單元的電壓超出Vh時，動態電阻係轉變成大致和152A(圖3)所示針對於一個運作在超過臨界值電流Ith之上的重置的位元相同的斜率。若電流是在Isafe或是超出Isafe之下以一個快速的後緣施加時，該設定的位元在讀取期間可能會在動態電阻(dI/dV)上有非所要的增加。因此，讀取電流的振幅可被設定成小於Isafe，或較佳的是小於最小的Ireset電流的30%。在超過Ireset的電流下，該單元將會被重置，因而這些電流通常只在寫入週期期間才被允許。
如同在圖4A中所示，一個相變記憶單元可藉由施加一振幅是在Ireset或是大於Ireset且具有一個一般是小於5奈秒之快速的後緣的電流脈衝而被重置。或者是，用於設定的後緣可以比重置慢，例如是慢超過50奈秒，此係容許使用和重置相同的振幅脈衝，即如同在圖4B中所示者。請注意的是，在圖4A與4B中所示的脈衝是理想的；在實際的系統中，脈衝轉變可能有相當大的邊緣圓化及振鈴。再者，脈衝寬度可能比所示者窄許多，此係在某些實施例中導致有大體為三角形的波形。
請參照圖4A，具有快速的後緣之脈衝可被利用來設定或重置一個位元。為了設定一個位元，峰值電流可被選成是在圖2中所示的寫入電流特徵之平坦區域中或大約是1毫安培，並且為了重置一個位元，一超過該平坦區域之較高的電流可被選擇，例如是2毫安培。
或者是，為了降低設定一個位元時的靈敏度，足夠用於重置該位元之相同的電流振幅可以結合一個緩慢的後緣而被利用，如同在圖4B中所示。由於設定所需的電流經常是遠小於重置電流，所以此技術係容許多個位元能夠平行地設定，而同時保持對於由接地路徑的電流所產生之寄生的電壓降以及對於設定一個位元所需的電流振幅之位元到位元的變化有相當大的容限，因為寫入被設定的位元之電流可小於重置之電流。儘管位元是接收變化的電流，較佳的是在80%與100%的Ireset之間，但是該緩慢的後緣的使用係產生相對最佳的(低)設定位元電阻以供讀取。
請再次參照圖1，施加到多個記憶體元件12的寫入電流係被導向系統接地20。在某些情形中，這些接地電流係共用共同的導體，此係造成寄生的電壓降，當多個位元被平行地程式化時，其可能會降低施加到每一個別的記憶體元件12的設定電流。設定電流利用相當高的脈衝振幅，此係容許更多的位元能夠在寄生的電壓降將設定信號降低成低於寫入位元至設定狀態所需者(例如，低於寫入位元至一個重置狀態所需的電流Ireset(min)的大約70%)之前平行地被設定。
用於讀取或寫入的電流可藉由一個電流源或是與一個負載電阻串聯的電壓來施加之。圖5係顯示寫入電流源22的一個實施例，其係做成一個p通道的電晶體，其閘極係由寫入電流參考信號24(Wreg)所控制，該信號是由一個電流鏡電路所提供的穩定電壓。或者是，該穩定電壓可藉由另一類型的穩壓電路(例如，能隙產生器)來提供，該穩壓電路係被設計以將電流保持在正確的位準且溫度係數保持超過電源及操作溫度的範圍。
在某些實施例中，設定及重置的寫入電流振幅可在最後組裝的測試期間被調整。例如，一個記憶體晶片可以附接到一個測試站，該測試站係施加變化的寫入電流至陣列10中的每個位元，並且標稱的寫入電流係被調整成該陣列10中的任何位元所需的最高電流再加上一個邊限、或是更高，以確保其餘的重置位元在電阻上是飽和的且遠高於最小的位準。該邊限係被選擇以確保重置位元維持重置，即使是積體電路及其所需的設定與重置電流隨著時間由於溫度或其它的影響而造成改變也是如此。
因此，記憶體陣列的設計者可以選擇設定電流的脈衝寬度、振幅及形狀以達成適當的寫入特徵。圖6係顯示一個相變的記憶單元之理想的IV響應。在一個實施例中，一個標稱的設定脈衝振幅154可以和如同在圖4A中所示之快速的後緣一起被利用。利用此設計點，必須對於峰值電流維持小心的控制，以確保有合理低的設定電阻。換言之，該電流範圍可以是在圖6中之最小的設定脈衝振幅156以及最大的設定脈衝振幅158之間。
類似地，一個大於低的重置脈衝振幅160之重置脈衝振幅或更較佳的是標稱的重置電流振幅162都可被選擇。請注意的是，該低的重置脈衝振幅160將不會產生高的飽和電阻，儘管該重置電阻可能仍然是夠高且足以區別重置狀態與藉由標稱的設定電流154所達成之正常的設定狀態。比較來說，若該較高的標稱的重置脈衝振幅162被選擇，則動態範圍(重置電阻至設定電阻的比率)可以大於10：1。若該低的重置脈衝振幅160被選擇，則可能產生低到2：1的動態範圍。一個適當設計的感測放大器可以利用合理熟習此項技術者所熟悉的技術來區別此差異。
或者是，一個大於標稱的重置脈衝振幅162之寫入脈衝振幅可被選擇來用於設定及重置週期。下降時間是該寫入脈衝從設計的峰值振幅的大約90%減少到該設計的峰值振幅的10%之內所需的時間。在此實施例中，為了重置一個位元，該下降時間應該是相當快速的(小於1奈秒)，而為了設定一個位元，該下降時間應該是相當緩慢的，例如是大於10倍的該重置下降時間。在某些應用中，該設定的下降時間可以大於100奈秒，以更加確保低的設定電阻。一般而言，該下降時間將會是依據用於相變的材料所選的合金而定。對於設定及重置脈衝都利用相同的振幅之下，所產生的電阻比率係大於2：1。當使用一個足以將位元寫入設定或重置狀態的振幅時，位元狀態的差異係產生自後緣時間上的差異。
當相對低的寫入脈衝振幅被使用時(藉由選擇標稱的設定電流154及低的重置電流160來說明)，相對較小的寫入驅動器可被利用。再者，使用較低的重置及設定脈衝振幅係改善耐久性，通常是高達幾個數量級的大小。一個特定的位元所需的寫入電流可能隨著時間而漂移，此主要是由於施加到該位元的寫入週期數目之緣故。若該位元隨著時間而改變使得需要比該改變之前較少的電流來達成相同的電阻時，則讓脈衝振幅為固定的會產生更大的過度驅動；換言之，隨著晶片老化，該相對的重置脈衝振幅將會從低的重置電流160朝向高的重置電流162變化。因此，該位元將會寫入到較高的電阻，並且其耐久性將會降低。藉由採用較低的脈衝振幅且增加耐久性，該理想的重置振幅可以隨著時間而漂移較少，並且在某些實例中其可以增加最大的週期數目從1E7至大於1E9。
在大多數的應用中，整體的記憶單元只有一部份將會經歷到規格所容許之最大的週期數目；因此，很少數的位元會遭遇到降低的耐久性。降低該寫入脈衝振幅通常會改善耐久性，儘管此並不保證有改善的耐久性，除非設置有足夠的寫入邊限，該邊限係足夠來確保達成足夠的設定及重置電阻。在任何情形中，程式化都可以在較低的脈衝振幅且利用較小的驅動器之下達成。較小的驅動器係改善陣列效率，亦即記憶體陣列12的尺寸相對於整體的積體電路晶片的尺寸之比率。較低的寫入脈衝振幅係改善功率消耗，此係導致在可攜式的系統中有較佳的電池壽命。
為了降低由電感所造成的電壓降，可增加及減少在一個平行的回寫週期期間平行寫入的位元數目。例如，一種順序的序列可被利用，其中最初四個位元被平行寫入，接著是8、16及32、接著是16、8及4，以結束該週期。所產生之緩慢的增大以及在寫入電流上的降低可降低峰值dI/dt，此係降低電感感應之寄生的電壓降。
另外的實施例可改變寫入電流及後緣的下降時間，以在單一記憶體元件12中產生超過兩個狀態，其中該些不同的狀態係透過具有藉由振幅或後緣變化率所產生之不同的電阻範圍來加以區別。
圖7是連接至讀取、寫入及位址解碼器電路的記憶體陣列10之一個實施例的方塊圖。在圖7中，標示為Y1至Yn的行線16係互連接記憶體陣列10及其行線至讀取驅動器電路26及寫入驅動器電路30。行線16亦可透過選配的通過閘(pass gate)電路28而連接至感測放大器32。為了藉由感測放大器32對小信號更靈敏的放大，通過閘電路28可被利用來隔離記憶體陣列10與感測放大器電路32。當被利用時，通過閘電路28係將行線16互連至標示為YP1至YPn的通過行線36。當未利用通過閘電路28時，行線16係直接連接至對應的通過行線36。
行解碼器58係選擇性地連接感測放大器電路32及行線36至I/O線60，其通常被做成真實(true)與互補(complement)。在某些實施例中，真實與互補的通過行線36及52都被提供給感測放大器電路32及行解碼器58。
請再次參照圖5，寫入驅動器電路30、通過閘電路28、以及讀取驅動器電路26係被展示。讀取驅動器26係連接至每條行線16，該讀取驅動器電路26係包含標示為Trc的電流調節器38以及標示為Tr的讀取開關40(以致能讀取電流)。在所示的實施例中，電流調節器38係被實施為p通道的FET，並且該調節的電流係藉由連接至閘極之標示為Rreg的讀取電流調節信號42而被設定。在某些實施例中，Rreg的電壓可藉由一個由能隙調節器所控制的p通道的電流鏡而被設定。若讀取或寫入需要一高於Vcc的電壓時，該電壓可利用一個充電泵而被產生，並且利用一個能隙調節器加以調節，以追蹤溫度及最小化在電源電壓上的改變所造成之變化。電流調節器38可藉由施加一預選的電壓(例如0V)至讀取致能線44而被導通，此係導通讀取開關40。電流鏡及能隙調節器電路係合理熟習積體電路設計技術者眾所週知的。
為了讀取一個特定的記憶體元件12，讀取致能線44可被致能以導通讀取開關40，該讀取開關40係施加由每個Trc所調節的電流至每個對應的記憶體元件12。在圖1中，當選擇開關14導通時，對應的記憶體元件12係向下驅動行線16而通過所選的記憶體12。在預充電的行線16上之電壓係以一個依據記憶體元件12的電阻而定之速率下降：若該電阻是高的，則該電壓緩慢地下降；若該電阻是低的，則該電壓較快速地下降。電壓的變化速率可被感測出或是與一個參考位準做比較。或者是，電流可藉由Trc(圖5)而被驅入行線16，並且行線16的電壓可以在一段固定的時間之後與一個固定的參考做比較。一個範例的比較電路係如同在圖8中所示的感測放大器32。
其它用於讀取該單元狀態的實施例亦可被利用。在一個實施例中，行線電壓可被維持在一特定的偏壓(例如是0.4伏特)，並且所產生的電流係被感測。該所產生的電流將會隨著記憶體元件12的電阻而變化。
在又一實施例中，行線16可被預偏壓成接近接地，並且藉由一施加的讀取電流而被驅動為高的。在低電阻狀態中的記憶體元件12將會傾向維持低的行電壓；高電阻的記憶體元件12將會維持一個對應的較高的行電壓。利用一種相變記憶體來說明，一個設定的位元係在低電阻狀態中，並且可以具有小於10k歐姆的電阻。對於10uA讀取電流而言，在行線16上之最後的電壓將會是小於0.1伏特。一個重置的位元是在大於50k歐姆的高電阻狀態中，因而對於10uA讀取電流而言，該行線16將會上升至0.5伏特。在某些實施例中，當位元是在較高電阻的重置狀態時，箝位(clamp)行線16以使得電壓不超過預選的限制電壓來避免超過臨界電壓Vth可能是較佳的。例如，若一種特定的單元技術具有1V的Vth，則該箝位電壓可被設定為大約0.6V。或者是，萬一行線嘗試要超過該限制電壓並且位元被視為重置的，則一個感測器可被利用來終止讀取週期。當位元接近或超出該限制電壓時，該位元可被宣告是在高電阻狀態，並且該讀取週期係終止。此種限制可被設定為0.5V，其表示當10uA讀取電流被驅入記憶單元時重置電阻必然是大於50k。
請再次參照圖5，一個淬滅開關46可連接在每條行線16與系統接地20之間。當陣列10是靜止的，淬滅信號47係被發出以使得淬滅開關46被導通。當一個讀取或寫入週期被起始時，淬滅信號47係被撤回以關斷淬滅開關46。接著，該週期可藉由再發出淬滅信號47來關斷淬滅開關46而終止。在圖5所示的實施例中，淬滅開關46係被實施為n通道的FET。然而，其它類型的元件亦可被利用，其係作為所示的n通道的電晶體之替代者或是與其組合而被利用。非限制性地，元件的類型係進一步包含p通道的FET或雙載子電晶體、n或p通道的FET或雙載子二極體以及在偏壓及信號與電源極性上之對應的改變。
在一個讀取週期期間，傳輸開關48可被致能以連接一或多條行線16至對應的通過行線36，該些通過行線36可藉由解碼器的選擇而進一步連接到I/O行線60之上。於是，每條通過行線36可以連接至一個感測放大器32。在所示的實施例中，每個傳輸開關48是一個n通道的FET，其大小可被定為在一個寫入重置週期期間能夠提供足夠的電流至對應的記憶單元12，或是寫入可改由寫入電晶體Twe來處理(或是藉由兩者來處理)。或者是，該傳輸開關48可被刪除，此通常會需要該感測放大器中較慢的放大。作為另一項替代性選擇的是，每個傳輸開關48的源極與汲極都可以與該讀取電流調節器38串聯連接，並且設置在讀取電流調節器38及行線16之間，藉此將施加到記憶單元12的電壓限制成小於Vth，以避免在讀取期間重置記憶單元12。作為一個說明用的利用FET的例子，施加到記憶單元12的電壓將會是Vgate－Vt，其中Vgate是施加到傳輸開關48的閘極電壓，而Vt是在導通開始時的閘極至源極的電壓，其大約是0.5V(其中汲極是比源極更為正的電壓)。傳輸開關48的閘極可被設定為大約1V，因而傳輸開關48的源極並不會超過0.5V。
圖8係描繪利用DRAM類型的感測放大器來放大來自陣列10之讀取出的信號之一個實施例。合理熟習此項技術者亦將能夠利用較為SRAM類型的高速感測放大器來實施相同的功能。感測放大器32一般是被用來放大記憶體元件12的信號，以快速且正確地在一個讀取週期期間判斷一個特定的記憶單元12的狀態。在所示的實施例中，一個互補的行通過線52係被設置作為一參考信號，以判斷連接至通過行線36的記憶體元件12的狀態。在動作期間，電晶體300、302、304及306係比較施加到通過行線36的電壓與一個施加到參考(行通過)信號52的參考電壓、放大該差值、以及施加所產生的電壓回到通過行線36。若在線36上之感測電壓大於該參考電壓，則在線36上之電壓將會被向上驅動而接近該電源極限。類似地，若感測電壓低於該參考電壓，則通過行線36之最後的狀態將會是接近接地。
為了避免在一個讀取週期期間過度驅動在行線16上之電壓，傳輸開關48(圖5)只可在該讀取週期的開始且在感測放大器被導通之前被導通短暫的時間，因而讀取出的信號係被傳遞至該感測放大器且接著被隔離。在一個實施例中，施加到傳輸開關48的閘極電壓可被保持電壓為Vcc的一個偏移量，因而當源極電壓在該讀取週期期間上升到接近閘極電壓時，傳輸開關48係自動地被關斷。在傳輸開關48被關斷之後，淬滅開關46可被導通以驅動行線16至接地，以避免在一個讀取週期期間感測放大器32放大該等通過行信號36與52時超過記憶單元的電壓極限。當傳輸開關48被關斷時，一個標示為T1s的低電流選通電晶體308可被利用來導通以預先放大該信號，且接著在由延遲元件309提供延遲之後，一個標示為T2s的高電流選通電晶體310可被導通以更快速地完成放大。在某些實施例中，較佳的是，T1s遠小於T2s以限制在通過行線36上之信號的變化率，直到足夠的信號發展出為止。反相器312及電晶體314可以選配地被用來進一步放大該信號、或是在讀取週期的完成之後禁能感測放大器32。Rsa係致能該讀取放大過程的開始，並且亦可以致能終止驅動到感測放大器32之中。在某些實施例中，來自通過行線36以及其互補的行線52之偏壓電晶體(未顯示)可被提供來在閒置的週期期間驅動及預充電節點。再者，此偏壓電晶體可被利用來在閒置的週期期間平衡及維持節點。
在一個讀取週期期間，行解碼器58可以在施加到所選的行線之信號電壓已經上升或下降一個足夠的量之後才連接所選的行線16至輸出I/O線60、或是若傳輸開關48有被使用時連接通過行線36至輸出I/O線60，以確保在該感測放大器32被加載由行解碼器58所選的I/O線60上之電容時該狀態仍會被保存。I/O線60係連接至記憶體晶片(未顯示)的輸出級，以用於將資料驅動到晶片外之外部的電路。
請再次參照圖5，寫入驅動器30係包含連接至每條通過行線16的一個寫入電流源22以及一個寫入開關62。在另一實施例中，寫入驅動器30可被複製並且並聯地連接，以從一個驅動器提供寫入一個設定狀態的電流並且另一個驅動器30則是寫入一個重置狀態，其中寫入驅動器的一組振幅或後緣係被調整成最佳是用於寫入該重置狀態，而另一組可被調整成最佳是用於寫入該設定狀態。
作為替代的是，寫入資料的達成可藉由從I/O電路驅動資料到I/O線60之上、透過行解碼器58來穿過該晶片以及供給過大的電力給感測放大器32至一個較佳的新狀態，其於是可以寫入記憶體陣列10，而不論有無寫入驅動器30的協助。為了降低利用此I/O寫入技術來改變感測放大器32的狀態所需的電流，感測放大器32可藉由關斷選通電晶體308及310而被關斷。
為了施加電流至記憶體元件12，所有的傳輸開關48都可被導通，使得通過行線36(Yp1至Ypn)被平行地驅動。每個對應於一個所選的陣列行的記憶體元件12的寫入開關62都可藉由寫入致能信號64而被導通，以產生一個如同在圖4A中所示的電流脈衝。寫入電流係藉由寫入電流源22而被調節。寫入信號64可藉由解碼器58響應於I/O線60上之資料而被產生。如同在圖4A與4B中所示，寫入週期可分別藉由一個快速或緩慢的後緣來重置或設定記憶體元件12來加以終止。該後緣的斜率可藉由寫入致能信號64或是寫入電流參考(Wreg)24來加以控制。或者是，該電流振幅可利用一個如同在圖4A中所示但具有比設定脈衝低的振幅之相當對稱的電流脈衝而被調整以設定或重置記憶體元件12。在任一例子中，該電流振幅都可以藉由施加到寫入電流參考(Wreg)24的電壓來加以控制。
一或多個寫入開關62(Twe)可以選擇性地藉由解碼該寫入開關62的控制輸入(亦即該電晶體閘極)、或是藉由使用一個遮罩暫存器而被禁能。接著，只有由控制所選的寫入開關62之解碼器58所選的行線16及感測放大器32才會被寫入。傳輸開關48可在寫入期間被導通，以容許感測放大器32或行I/O線60能夠施加寫入電流至對應之所選的行線16，而流到所選的記憶體元件12。因此，一組並聯的感測放大器32可被加載對應於所選的記憶體元件12的行線16。
或者是，對應的感測放大器32可在寫入週期期間被關斷，並且寫入電流係從寫入電流源22(Twc)或是從解碼後的I/O線60而被導向所選的Y行線16。
若對應的傳輸開關48被導通時，分頁模式的存取係容許從陣列10平行的讀取。用於一整組的行(例如，全部都被所選的列選出)之傳輸開關48可被導通、或是用於較少行(例如，由解碼器58所選的那些行)之傳輸開關48可被導通。在某些實施例中，字的寬度可以是固定的、或是可藉由焊線選擇而做電子式調整的、或是動態地利用一個暫存器來選擇以驅動傳輸開關48(其可以在寫入週期之前預先加載)。在一個寫入週期期間一次所選的行線16的數目可包含一個位元、一個半位元組(4個位元)、一個位元組(8個位元)、一個多位元組的字、或是多個字。
請再次參照圖1，使用電晶體作為選擇開關14係容許選擇能夠在低電流流過列線18之下達成，因為選擇電晶體的閘極係呈現高阻抗。在所示的實施例中，列線18係連接至選擇開關14的高阻抗的閘極。同樣是在所示的實施例中，每個開關14的源極係連接至系統接地20。或者是，選擇二極體或OTS可被利用作為選擇開關，但是用於每條列線18之驅動器的電晶體(未顯示)必須相對應的較大，以汲入(sink)較高的負載電流。為了縮小驅動器的電晶體尺寸，平行的寫入可以用兩個或是多個位元的群組來完成，直到該寫入週期所要求之所有的位元都被寫入為止。
在這些平行存取的技術之實際的實施中，接地的連線可被設計成最小化每個記憶體元件12之可變的寄生電壓降，該寄生電壓降可能會在讀取或寫入位元的狀態時造成在判斷位元的狀態上之錯誤。這些電壓降是由於接地導體的阻抗所造成的，並且一般是成比例於接地導體所承載的電流總和，其係隨著在位置上該位元在陣列中的設置以及接地的分布樣式而改變。一次存取單一記憶體元件12一般是產生較小的寄生電壓降。在平行的存取超過一個位元的期間，來自多個記憶體元件的電流總和係產生較大的寄生電壓降。
在圖9所示之範例的記憶體陣列10中，列與行線的方向實際上是設為正交的列與行。來自每個選擇開關14而至接地20的連線可藉由平行於對應的行線16而設置的接地線200來做成，其係位在行線16之上、之下或是旁邊。為了清楚起見，在記憶體元件12與選擇開關14之間的垂直連線並未被展示。在這些實施例中，當更多的行位元被選擇時，由每條接地線200所承載的總電流並不會增加，因為該些電流係流入平行的接地。接地線200可以互連起來，並且必須接觸到系統接地20，較佳是藉由最小化承載超過一個平行的電流之線。平行於行線16延伸的接地線可以進一步在陣列10內相互連接，此係產生格子。然而，相互連接接地可能導致電壓降隨著不同的位元樣式以及位元在行上之設置而變化，儘管有和未相互連接的接地相同或是更低的電壓降的情形。
或者是，從選擇開關14大致正交於行線16來延伸接地連線可能是所期望的，其同樣是接地線連接至接地20。在圖10所示的實施例中，每幾條行線16可加以隔開，以容許設置一平行於該些行線16的接地線200以及相互連接至正交於行線16延伸的接地線202。此種間隔的差異係藉由顯示在行204與206之間相對的間隔為小於在行206與208之間的間隔而被描繪出。接地線的平行連接係提供格子以容許平行的行電流合理的分布到正交的接地線，而無顯著地增加沿著接地線的連線之接地電壓降。若無有效的接地連線，則累積的電流及電壓降將可能會累積到過度地劣化讀取及寫入邊限並且在位元至位元之間造成相當大的變化程度。
為了低電阻及電阻－電容的延遲，列線18可被實施為多晶矽化金屬(polysilicide)，此係容許接地線連接至開關14的源極以平行於列線18且正交於行線16延伸。藉由週期性地間隔開行線16，一個接地線200可以平行於行來延伸，以相互連接正交的接地202。為了進一步在延遲及電壓降上的降低，平行或正交於行的接地線可用包含鋁、銅或鎢的金屬來實施。
在圖11所示之一個類似的實施例中，列線18可被實施為多晶矽化金屬層210，其係藉由連線211週期性地短路到沿著多晶矽化金屬層210的上方延伸之金屬層212。金屬層212可以週期性地斷開，以容許平行的接地線200能夠交叉列線18，其中列線18的連續性是藉由在金屬層212中的間隙之上或是之下的多晶矽化金屬橋(bridge)來維持的。該額外的金屬層212係降低電阻，因而亦降低電阻－電容延遲。類似地，多晶矽化金屬層210可被斷開或是藉由互連接所必需的其它線來跳線，其在具有用於內嵌在陣列10中之額外的功能之電路的應用中尤其是有用的。採用圖11的雙層列線18的一個陣列10之俯視圖係被展示在圖12中。請注意的是，圖9－12並非是按照比例的。
在一個相關的實施例中，正交於列線18的接地線可被實施在一個別的金屬層上，並且透過介層孔(via)連接至個別的金屬接地層。
當在一個讀取動作之後立即執行一個寫入動作時，例如，在執行誤差修正碼(ECC)時通常會執行的讀取－修改－寫入的動作期間，寫入抑制電路可藉由降低對每一個別的位元寫入的數目來提供改善的耐久性。此種在寫入上的減少係藉由若記憶單元已經在正確的狀態中時抑制傳送到該記憶單元的寫入信號來達成的。在圖13所示的寫入抑制電路56之一個實施例中，傳輸開關48係連接至通過信號50。一個寫入傳輸開關66係被添加進來且串聯到寫入驅動器30。若要進入所選的位元之資料將被改變時，該串聯組合可以在寫入期間驅動陣列的行線。在讀取週期期間，閂鎖68係在一段由延遲線70所控制之適當的延遲之後被加載來自感測放大器32的讀取資料。從讀取週期開始(由行位址信號72(CAS)的下降邊緣所表示)，在一段由延遲線70所提供的延遲之後，資料係被提供時脈而進入閂鎖68。在後續的寫入週期期間，當寫入致能信號64在CAS仍然為低時變為低的，則資料係被施加至通過行線36，並且閂鎖68先前所儲存的資料係藉由互斥或閘74來與該新的寫入資料相比較。比較資料係被載入到寫入閂鎖76並且呈送到AND閘78，該AND閘78只有在該寫入資料是不同於先前從記憶體元件12讀取的資料之情形時才致能寫入傳輸開關66。利用此技術，記憶體元件12只有在該寫入資料實際上是不同於已經載入於記憶體元件12中的讀取到的資料時才被寫入，因此減少施加到記憶體元件12的寫入週期數目。
在一個替代的實施例中，一個額外的讀取感測放大器(未顯示)可被設置，其係與如同在圖7與8中所示的感測放大器32並列地被載入。來自該讀取感測放大器的位元係在一個後續的寫入週期與該感測放大器32中的寫入資料做比較。若該些資料是不同的，則傳輸電晶體48的閘極可以選擇性地被致能，使得該位元只有在資料是不同時才被再寫入。熟習此項技術者將會體認到的是，在圖13中所示的電路實施例之功能可用其它利用標準的邏輯及電路設計技術之方式而被實施，例如，藉由改變信號極性來加以實施。
在某些實施例中，在每行中的記憶體元件12都必須週期性地更新，此表示該資料必須被讀取及再寫入，以回復每個記憶體元件12之最大的讀取邊限。例如，一種更新的演繹法可在每次電源開啟或是電源關閉時被執行。在此例中，所有的記憶體元件都必須被讀取，而不論在先前的讀取週期中所讀取的資料為何。請再次參照圖5，寫入傳輸開關66必須在一個更新週期期間被致能，而不論互斥或閘74的輸出為何，其係利用對於合理熟習此項技術者而言將會是明顯的額外的電路。
在讀取或寫入存取期間被選為“導通的”列係致能超過一行的字線選擇。例如，在一個1,000,000個位元的記憶體陣列中，其邏輯上被組織為一個正方形，1,000個字線存取位元乘上1,000條行線。若所有的位元被平行地讀取，則有1,000個位元的一頁可供行存取來利用之。所有的行位元可被存取，所以由列線所選的位元係平行地被讀取且載入到感測放大器或暫存器中。此種讀取可以是確實平行或是依序的，以降低峰值的電流汲取。一旦所有的位元都被平行地載入感測放大器或暫存器之後，該資訊係可供使用者透過藉由行定址的行存取來使用之。理論上，可以從晶片抽出1,000個接腳至外部的匯流排，此係提供1,000個位元平行的存取以供讀取或寫入使用。然而，為了降低接腳數目，位元是利用行位址而被定址，因而可以用一次1或多個位元的組合來供使用者利用。若任何資料已被寫入該頁，那些一或多個位元可以依序或平行地被寫回到所選的陣列的列位元。
對於揮發性DRAM而言，列線只能夠被維持為低的，直到例如每隔16毫秒需要更新為止。對於在此的實施例，非揮發性記憶單元12係被使用，因而列線18可被維持為低的一段非常長的時間期間，而在室溫下幾乎是無限期地，並且在55℃下可長達十年或以上，此係根據相變記憶體所選的合金而定。於是，透過在此的實施例，一頁的記憶體可幾乎無限期地供使用者藉由維持列位址週期(例如是藉由發出及保持列位址選通RAS為低的)來利用之，直到需要不同的頁為止。接著在該週期的結束處，來自該頁(快取)之任何備妥被寫入的資料可在解除發出RAS之前依序或平行地被寫入該陣列。該週期接著係藉由解除發出RAS而結束，並且新的頁可藉由改變位址及發出RAS來加以提取。被提取的頁可具有每個區塊數個位元或字、或甚至是在所選的列之整組的行、或是在並列的位址方法中選擇該列的位址之部份。
記憶體晶片可被組織成區塊，每個區塊係具有一或多個記憶體陣列10以及相關的存取電路。在某些實施例中，可以同時選擇超過一個區塊，此係增加平行存取的位元或字的數目。在某些實施例中，具有多個晶片的系統可被實施，因而多個晶片可以同時被選擇。因此，位元、區塊及晶片可以同時被選擇並且平行地被存取。每一個額外的層級會依次地增加在每個位址處可利用的記憶體的量。
因此，在此的實施例係容許一個頁能夠長時間從數秒到數小時到數年被選取，而不是由更新的要求所規定的藉由每秒超過一次發出RAS來關閉一個頁。在某些實施例中，例如是1,024個位元的整個頁可以在RAS被發出時選出，並且位元可用16、32、64、256或更多位元的字而平行地被存取。藉由此種手段，高速的快取可以無限期地被存取，而不需要為了通常與DRAM相關的更新而週期性地關閉該頁。因此，平均的記憶體效能變得更快，並且可以接近或超過SRAM快取所能提供的效能。再者，增加的讀取存取時間的形式之不可預期的延遲係藉由在此的實施例來避免之，藉此該快取不會因為需要更新而使其暫時無法利用。
請再次參照圖7，另一個記憶體陣列110和記憶體陣列10一起可以共用感測放大器32及寫入驅動器30。記憶體陣列110具有對應的讀取驅動器電路26以及通過閘電路28。在某些實施例中，記憶體陣列110可被寫入互補的資料，以改善信號對雜訊比並且改善信號邊限。換言之，寫入在記憶體陣列10中的每個位元之互補係被儲存在記憶體陣列110中，因而當資料被讀取時，該兩個位元係構成一互補對。在此實施例中，記憶體陣列110係連接至互補的通過行線52。感測放大器32係比較出現在通過行線36及互補的通過行線52上之互補的信號。
或者是，記憶體陣列110可被互補地定址，因而當記憶體陣列10未被選擇時，記憶體陣列110係被選出。在此例中，一個別的參考值必須被提供，以在讀取時比較每個位元。
圖7係顯示感測放大器32及寫入驅動器30在實體上可以裝設在一對記憶體陣列10及110的中心。在此種實際的佈局中，行線16以及對應的通過行線32係從記憶體陣列10穿過寫入驅動器30及感測放大器32，並且一路通向記憶體陣列110。
在圖14中，一種替代的配置係被展示，其中記憶體陣列的線係以一種“折疊位元”的方式從感測放大器32出發而到側邊，因而被放大的行線可更容易從感測放大器的側邊被存取，尤其是若感測放大器32是位在記憶體陣列10的側邊時更是如此。此種配置在其中一個暫存器可連接至感測放大器32的支援視訊模式存取的記憶體電路中可能是有用的。
圖15係描繪一種系統800的一個實施例。系統800可被利用在計算裝置中，例如，個人電腦、工作站、或是可攜式的裝置中，例如，個人數位助理(PDA)、膝上型或可攜式電腦、網路平板電腦、無線電話、呼叫器、即時訊息裝置、數位音樂播放器、數位攝影機、或是其它計算裝置中。根據配置，這些計算裝置的任一個或全部都可調適於無線地傳送及/或接收資訊。系統800可被利用(非限制性)在以下的系統之任一者中：本地區域網路(LAN)、無線本地區域網路(WLAN)系統、無線個人區域網路(WPAN)系統、或是蜂巢式電話網路。
系統800的實施例可包含控制器810、輸入/輸出(I/O)元件820(例如，小型鍵盤、顯示器)、記憶體830、網路介面840、或是無線介面850，其係經由匯流排860來互相連接。系統800並不限於具有這些構件的任一個構件或全部構件的實施例。該些構件中的任一個構件都可以使用在此所述的記憶體實施例。
例如，控制器810可包括一或多個微處理器、數位信號處理器、微控制器或類似者，其可以利用如同在此所述地被存取的非揮發性相變記憶體。記憶體830可被利用來儲存被傳送至系統800的訊息或是由系統800所傳送的訊息。記憶體830亦可以選配地被用來儲存在系統800的動作期間藉由控制器810執行的指令，並且可被利用來儲存使用者資料。記憶體830可藉由一或多種不同類型的記憶體來提供之。例如，記憶體830可包括任何類型的隨機存取記憶體、揮發性記憶體、例如是快閃記憶體的非揮發性記憶體、或例如是在此所述的記憶體及存取技術的一種記憶體。在某些實施例中，記憶體陣列10可藉由連接I/O線60(圖7)至匯流排860來存取。
I/O元件820可被使用者利用來產生訊息。系統800可以使用無線介面850而利用射頻(RF)信號來傳送及接收訊息往返於一個無線通訊網路。無線介面850的實施例可包含(非限制性地)天線或是無線收發機。
類似地，系統800可以使用網路介面840來傳送及接收訊息往返於一個有線的通訊網路。無線介面850的實施例可包含(非限制性地)10base2、10baseT、100baseT乙太網路、USB、或是記號環(Token Ring)的連線。
系統800可以無限制地使用以下的通訊協定中之一來傳送及接收訊息：分碼多重存取(CDMA)、蜂巢式無線電話通訊系統、全球行動通訊系統(GSM)的蜂巢式無線電話系統、北美數位行動電話(NADC)的蜂巢式無線電話系統、分時多重存取(TDMA)系統、擴展式TDMA(E－TDMA)的蜂巢式無線電話系統、像是寬頻CDMA(WCDMA)的第三代(3G)系統、CDMA－2000、或類似者。這些系統或是系統的構件的任一個或全部都可以利用在此的實施例。
在圖式中所示以及以上所述之範例的實施例係說明(但並不限制)所主張的發明。應瞭解的是，並沒有意圖要限制本發明至所揭露的該些特定的形式；而是，本發明是要涵蓋所有落入如同申請專利範圍中所界定之本發明的精神與範疇內之修改、替代的結構以及等同項。例如，儘管本發明的實施例是針對相變非揮發性記憶體而開發的，但本發明並不限於使用在相變或非揮發性記憶體，而是可和其它的記憶體技術被利用。因此，先前的說明不應該被解釋為限制本發明的範疇。
10．．．記憶體陣列
12．．．非揮發性記憶體元件
14．．．選擇開關
16．．．行線
18．．．列線
20．．．系統接地
22．．．寫入電流源
24．．．寫入電流參考信號
26．．．讀取驅動器電路
28．．．通過閘電路
30．．．寫入驅動器電路
32．．．感測放大器
36．．．通過行線
38．．．電流調節器
40．．．讀取開關
42．．．讀取電流調節信號
44．．．讀取致能線
46．．．淬滅開關
47．．．淬滅信號
48．．．傳輸開關
50．．．通過信號
52．．．通過行線
58．．．行解碼器
60．．．I/O線
62．．．寫入開關
64．．．寫入致能信號
66．．．寫入傳輸開關
68．．．閂鎖
70．．．延遲線
72．．．行位址信號
74．．．互斥或閘
76．．．寫入閂鎖
78．．．AND閘
110．．．記憶體陣列
150．．．重置曲線
152A．．．重置曲線
154．．．標稱的設定脈衝振幅
156．．．最小的設定脈衝振幅
158．．．最大的設定脈衝振幅
160．．．低的重置脈衝振幅
162．．．標稱的重置電流振幅
200、202．．．接地線
204、206、206、208．．．行
210．．．多晶矽化金屬層
211．．．連線
212．．．金屬層
300、302、304、306．．．電晶體
308．．．低電流選通電晶體
309．．．延遲元件
310．．．高電流選通電晶體
312．．．反相器
314．．．電晶體
800．．．系統
810．．．控制器
820．．．輸入/輸出(I/O)元件
830．．．記憶體
840．．．網路介面
850．．．無線介面
860．．．匯流排
圖1是記憶體陣列的一個實施例之概要圖。
圖2係描繪一個範例的相變的記憶單元之電流－電阻特性。
圖3A係描繪一個重置的相變的記憶單元之電壓－電流特性。
圖3B係描繪一個設定的相變的記憶單元之電壓－電流特性。
圖4A係描繪用於將一個相變的記憶單元寫入到重置狀態的重置寫入脈衝。
圖4B係描繪用於將一個相變的記憶單元寫入到設定狀態的設定寫入脈衝之一實施例。
圖5係描繪寫入驅動器、傳輸開關、讀取驅動器、以及淬滅(quench)開關電路的實施例之概要圖。
圖6係描繪一個理想相變的記憶單元之電阻－電流特性。
圖7係顯示在圖1的記憶體陣列、圖5的電路以及圖8的感測放大器之間的一種舉例的關係之方塊圖。
圖8是感測放大器的一個實施例的概要圖。
圖9是具有平行於行線的接地線之記憶體陣列的一個實施例之平面圖。
圖10是具有一或多條平行於列線的接地線之記憶體陣列的另一實施例之平面圖。
圖11是具有一或多條平行於列線的接地線記憶體陣列的一個實施例以及一種兩層的列線的一個實施例之側視圖。
圖12是圖11中所示的記憶體陣列之平面圖。
圖13是用於降低被施加到一個記憶體陣列內之記憶單元的寫入存取次數的電路之一實施例的概要圖。
圖14是顯示在圖1的記憶體陣列、圖5的電路以及圖8的感測放大器之間的一種替代的關係之方塊圖。
圖15是採用根據本發明的實施例之記憶體陣列的電腦系統之一實施例的方塊圖。
16．．．行線
20．．．系統接地
22．．．寫入電流源
24．．．寫入電流參考信號
26．．．讀取驅動器電路
28．．．通過閘電路
30．．．寫入驅動器電路
36．．．通過行線
38．．．電流調節器
40．．．讀取開關
42．．．讀取電流調節信號
44．．．讀取致能線
46．．．淬滅開關
47．．．淬滅信號
48．．．傳輸開關
62．．．寫入開關
64．．．寫入致能信號

Claims (37)

  1. 一種用於非揮發性記憶體陣列之順序存取之裝置，其係包括：非揮發性記憶體元件之一個二維的陣列，該陣列係具有複數個行以及至少一個列，每個記憶體元件係能夠儲存至少一個位元；用於同時選擇在該列內的複數個記憶體元件之選擇電路，其中該選擇電路係能夠不受更新週期中斷地持續選擇複數個記憶體元件；以及用於存取在該列內之同時選出的複數個記憶體元件的存取電路。
  2. 如申請專利範圍第1項之裝置，其中該些非揮發性記憶體元件係包括一種相變化材料。
  3. 如申請專利範圍第1項之裝置，其中該選擇電路係持續地選擇該複數個記憶體元件超過1秒。
  4. 如申請專利範圍第1項之裝置，其中該選擇電路係持續地選擇該複數個記憶體元件超過一個月。
  5. 如申請專利範圍第1項之裝置，其中該存取電路係提供至少一個電流脈衝到至少一個所選的記憶體元件，並且該電流脈衝係具有一隨著所產生的邏輯狀態改變的下降時間。
  6. 如申請專利範圍第1項之裝置，其更包括一個連接至一寫入電路的寫入抑制電路，其中對於一個記憶體元件的寫入動作係在將被寫入的資料值與儲存在該記憶體元件中 的資料值相符時被抑制。
  7. 如申請專利範圍第6項之裝置，其中該存取電路係提供至少一個電流脈衝到至少一個所選的記憶體元件，並且該寫入抑制電路係抑制該電流脈衝。
  8. 一種用於非揮發性記憶體陣列之順序存取之裝置，其係包括：非揮發性記憶體元件之一個二維的陣列，其係具有複數個行以及至少一個列；用於在複數個寫入動作期間同時選擇在該列內之複數個記憶體元件的選擇電路，其中該選擇電路係可運作以在連續的寫入動作期間連續地選擇記憶體元件中之較大的互補者，接著是在連續的寫入動作期間連續地選擇記憶體元件中之較小的互補者；以及用於寫入資料至在該列之內的複數個記憶體元件之寫入電路；藉此連續地選擇被寫入的記憶體元件中之較大及較小的互補者係降低寫入電流隨著時間的變化率。
  9. 如申請專利範圍第8項之裝置，其中該些非揮發性記憶體元件係包括一種相變化材料。
  10. 如申請專利範圍第8項之裝置，其中該寫入電路係提供至少一電流脈衝至一或多個所選的記憶體元件，並且該電流脈衝係具有一隨著產生的邏輯狀態改變的下降時間。
  11. 一種用於寫入資料到複數個非揮發性記憶體元件中 之方法，該些記憶體元件係以一個具有複數個行以及至少一個列之二維的陣列配置，該方法係包括步驟有：在連續的寫入動作期間連續地選擇記憶體元件中之複數個較大的互補者；以及在連續的寫入動作期間連續地選擇記憶體元件中之複數個較小的互補者；藉此連續地選擇被寫入的記憶體元件中之較大及較小的互補者係降低寫入電流隨著時間的變化率。
  12. 如申請專利範圍第11項之方法，其中該些非揮發性記憶體元件係包括一種相變化材料。
  13. 如申請專利範圍第11項之方法，其中連續地選擇記憶體元件中之複數個較大的互補者的步驟係包括選擇在一個列之內的記憶體元件。
  14. 一種記憶體元件，其係包括：複數個非揮發性記憶體元件，其係以具有複數個行以及複數個列的陣列配置；複數個開關，其中每個開關係連接至該複數個記憶體元件中的一個記憶體元件；複數個行線，其中每個行線係連接設置在一個特定的行中的記憶體元件；複數個列線，其中每個列線係連接設置在一個特定的列中之開關；用於平行地存取設置在一個特定的列中之記憶體元件的兩個或多個記憶體元件之存取電路； 與該些列線平行地設置的複數個列接地線，其中每個列接地線係連接設置在一個特定的列中之開關；以及至少一個行接地線，其係與該些行線平行地設置並且相互連接該複數個列接地線；其中該行接地線以及列接地線係導通由該存取電路所施加的電流，其係通過該些記憶體元件且通過該些開關；藉此發生在記憶體存取期間之寄生的電壓降係被最小化。
  15. 如申請專利範圍第14項之記憶體元件，其中該行接地線係中斷至少一個列線。
  16. 如申請專利範圍第14項之記憶體元件，其中該些行線係包括一種金屬，並且列線係包括多晶矽化金屬。
  17. 如申請專利範圍第16項之記憶體元件，其中該些列線係包括一連接至一金屬層的多晶矽化金屬層，其中該多晶矽化金屬層係被該行接地線所中斷。
  18. 如申請專利範圍第14項之記憶體元件，其中該存取電路係能夠持續地存取設置在一個特定的列中之記憶體元件的兩個或多個記憶體元件。
  19. 一種用於最小化發生在對於複數個非揮發性記憶體元件讀取或寫入動作期間之寄生的電壓降的振幅之方法，該些記憶體元件係以具有複數個記憶體行以及複數個記憶體列的陣列配置，其係包括步驟有：與該些記憶體列平行地設置複數個列接地線；以及與該些記憶體行平行地設置至少一個行接地線並且相 互連接該複數個列接地線；其中該行接地線以及列接地線係導通在讀取及寫入動作期間所施加的電流；藉此該寄生的電壓降係被最小化。
  20. 如申請專利範圍第19項之方法，其更包括步驟有：與一個列接地線平行地設置一個列線，該列線係將連接至一或多個記憶體元件的電路相互連接起來，其中該行接地線係中斷至少一個列線。
  21. 如申請專利範圍第20項之方法，其中該些行接地線係包括一種金屬，並且該列線係包括多晶矽化金屬。
  22. 如申請專利範圍第21項之方法，其中該列線係包括一連接至一金屬層的多晶矽化金屬層，其中該多晶矽化金屬層係被該行接地線所中斷。
  23. 一種用於非揮發性記憶體陣列之順序存取之裝置，其係包括：以陣列配置的複數個非揮發性記憶體元件，該陣列係具有複數個行以及至少一個列，其中每個記憶體元件係能夠儲存至少一個位元；複數個開關，其中每個開關係單一連接至每個記憶體元件並且每個開關具有一控制，其中該開關可以是可控制地被致能以在一導通信號被施加至該控制時導通從該記憶體元件接收到的電流至接地，並且該開關在沒有一導通信號之下通常是非導電的，並且其中該複數個開關係可控制不受更新週期中斷地持續導通從該複數個記憶體元件接收 到的電流；複數個行線，其中每個行線係相互連接配置在一個行中的記憶體元件；一個連接每個開關的控制之列線，該列線係連接至配置在該列中的記憶體元件；複數個讀取驅動器，其中一個讀取驅動器係連接至每個行線，並且每個讀取驅動器可以是可控制地被致能以施加一具有預設的振幅的電流至該行線；複數個通過行線，其中每個通過行線係對應於一個行線；複數個傳輸開關，其中一個傳輸開關係連接至每個行線以及每個通過行線，並且每個傳輸開關係可控制的從每個行線導通電流至該所連接的通過行線；複數個寫入驅動器，其中一個寫入驅動器係連接至每個通過行線，並且每個寫入驅動器可以是可控制地被致能以施加一具有預選的振幅的電流脈衝至該所連接的通過行線；以及複數個感測放大器，其中一個感測放大器係連接至每個通過行線，並且每個感測放大器係被配置以偵測被施加到該所連接的通過行線之信號的狀態；其中該列的記憶體元件可平行地被讀取，其係藉由施加一導通信號至該列線、致能該些讀取驅動器、致能該些傳輸開關、以及偵測每個通過行線之產生的狀態，並且其中該列的記憶體元件可平行地被寫入，其係藉由施 加一導通信號至該列線、致能該些寫入驅動器，致能該些傳輸開關、以及偵測每個通過行線之產生的狀態。
  24. 如申請專利範圍第23項之裝置，其中每個開關以及傳輸開關係包括一個n通道的場效電晶體。
  25. 如申請專利範圍第23項之裝置，其更包括：第二複數個非揮發性記憶體元件，其係以一個具有第二複數個行以及一個第二列的陣列配置；複數個第二行線，其中每個第二行線係相互連接配置在一個第二行中的第二記憶體元件；以及第二複數個傳輸開關，其中一個第二傳輸開關係連接至每個第二行線以及每個通過行線，並且每個第二傳輸開關係可控制的導通來自每個行線的電流至該所連接的通過行線。
  26. 如申請專利範圍第23項之裝置，其更包括一個連接至該複數個寫入驅動器中的至少一個寫入驅動器的寫入抑制電路，其中當將被寫入的資料值與儲存在一個記憶體元件中的資料值相符時，對於該記憶體元件的寫入動作係被抑制。
  27. 如申請專利範圍第23項之裝置，其中該寫入抑制電路係抑制該寫入驅動器所施加的電流脈衝。
  28. 一種用於非揮發性記憶體陣列之順序存取之系統，其係包括：一個匯流排；一個連接至該匯流排的控制器；以及 一個記憶體，該記憶體係包括：相變記憶體元件之一個二維的陣列，其係具有複數個行以及一個列；用於同時選擇在該列之內的複數個記憶體元件之選擇電路，其中該選擇電路係不受更新週期中斷地持續選擇該複數個記憶體元件；以及用於寫入資料至在該列之內的該些同時被選出的複數個記憶體元件之寫入電路。
  29. 如申請專利範圍第28項之系統，其中該記憶體係更包括一用於導通來自在該列之內的所選的複數個記憶體元件之電流的接地線，該接地線的方向係平行於該些行。
  30. 如申請專利範圍第28項之系統，其更包括一個無線介面。
  31. 如申請專利範圍第28項之系統，其更包括一個網路介面。
  32. 一種用於電腦之高速的快取，其係包括：以行及列配置的相變記憶體元件的一個第一陣列；用於根據一個記憶體位址來選擇在該第一陣列的相變記憶體元件中之一或多個相變記憶體元件的選擇電路，其中該記憶體位址的一部份可被保持為固定的，而其餘的部份可變動；以及用於同時存取該些所選的相變記憶體元件中的一或多個相變記憶體元件之存取電路；藉此該高速的快取可在沒有更新之下被持續地存取。
  33. 如申請專利範圍第32項之高速的快取，其更包括連接至該寫入電路的寫入抑制電路，其中對於該些所選的相變記憶體元件中的任一個相變記憶體元件之寫入動作係在將被寫入的資料值與儲存在該些所選的相變記憶體元件中的資料值相符時被抑制。
  34. 如申請專利範圍第32項之高速的快取，其更包括相變記憶體元件的一個第二陣列，其中該選擇電路係能夠根據該記憶體位址從該第一陣列及第二陣列同時選擇記憶體元件。
  35. 如申請專利範圍第32項之高速的快取，其更包括：一或多個行接地線，其係平行於陣列的行；以及一或多個列接地線，其係平行於陣列的列並且與該些行接地線相互連接；其中該些行接地線及列接地線係導通來自該些所選的相變記憶體元件之電流。
  36. 一種用於非揮發性記憶體陣列之順序存取之裝置，其係包括：非揮發性記憶體元件的一個二維的陣列，該陣列係具有複數個行及列；用於同時選擇在一列之中的複數個記憶體元件之選擇裝置，其中該選擇裝置係能夠持續地選擇複數個非揮發性記憶體元件，而不受更新週期所中斷；用於驅動一電流脈衝通過該些所選的記憶體元件之裝置； 用於量測出現在該些所選的記憶體元件的電壓之量測裝置；以及用於連接複數個所選的記憶體元件至該量測裝置之裝置。
  37. 如申請專利範圍第36項之裝置，其更包括用於在一個寫入存取期間，當在該記憶體元件中的資料將不被改變時抑制該電流脈衝之裝置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799097B (zh) * 2021-04-16 2023-04-11 美商桑迪士克科技有限責任公司 在交叉點陣列中具有電壓箝位的強制電流存取

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7953931B2 (en) * 1999-08-04 2011-05-31 Super Talent Electronics, Inc. High endurance non-volatile memory devices
US8019943B2 (en) * 2000-01-06 2011-09-13 Super Talent Electronics, Inc. High endurance non-volatile memory devices
WO2007046145A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 不揮発性半導体記憶装置の書き込み方法
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
KR100837801B1 (ko) * 2006-06-29 2008-06-16 주식회사 하이닉스반도체 반도체 메모리 장치
US20080087890A1 (en) * 2006-10-16 2008-04-17 Micron Technology, Inc. Methods to form dielectric structures in semiconductor devices and resulting devices
US7577023B2 (en) * 2007-05-04 2009-08-18 Qimonda North America Corp. Memory including write circuit for providing multiple reset pulses
KR100888482B1 (ko) * 2007-05-11 2009-03-12 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
US20090196088A1 (en) * 2008-02-01 2009-08-06 Rok Dittrich Resistance control in conductive bridging memories
US7739433B2 (en) * 2008-03-05 2010-06-15 Microchip Technology Incorporated Sharing bandwidth of a single port SRAM between at least one DMA peripheral and a CPU operating with a quadrature clock
US7864566B2 (en) * 2008-07-02 2011-01-04 International Business Machines Corporation Phase change memory programming method without reset over-write
JP5343440B2 (ja) * 2008-08-01 2013-11-13 富士通セミコンダクター株式会社 抵抗変化素子、抵抗変化素子の製造方法および半導体メモリ
US20100067290A1 (en) * 2008-09-15 2010-03-18 Savransky Semyon D Method of programming of phase-change memory and associated devices and materials
US20100068275A1 (en) * 2008-09-16 2010-03-18 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Personalizable dosage form
TWI402845B (zh) * 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
JP5144556B2 (ja) * 2009-02-12 2013-02-13 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US8076717B2 (en) * 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
US7885091B2 (en) * 2009-05-26 2011-02-08 Sandisk 3D Llc Limited charge delivery for programming non-volatile storage elements
US8421164B2 (en) 2010-01-05 2013-04-16 Micron Technology, Inc. Memory cell array with semiconductor selection device for multiple memory cells
US8650353B2 (en) * 2011-07-01 2014-02-11 Intel Corporation Apparatus, system, and method for refreshing non-volatile memory
US9658780B2 (en) * 2011-09-16 2017-05-23 Avalanche Technology, Inc. Magnetic random access memory with dynamic random access memory (DRAM)-like interface
KR20130033018A (ko) * 2011-09-26 2013-04-03 에스케이하이닉스 주식회사 디스터번스를 줄일 수 있는 반도체 집적 회로 시스템 및 그 구동방법
US9286205B2 (en) * 2011-12-20 2016-03-15 Intel Corporation Apparatus and method for phase change memory drift management
US8755213B2 (en) * 2012-02-29 2014-06-17 International Business Machines Corporation Decoding scheme for bipolar-based diode three-dimensional memory requiring bipolar programming
US8958256B2 (en) * 2012-04-10 2015-02-17 Micron Technology, Inc. Apparatuses and methods for improved memory operation times
US9245926B2 (en) 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
US8675423B2 (en) 2012-05-07 2014-03-18 Micron Technology, Inc. Apparatuses and methods including supply current in memory
US9076523B2 (en) * 2012-12-13 2015-07-07 Intermolecular, Inc. Methods of manufacturing embedded bipolar switching resistive memory
US9224635B2 (en) * 2013-02-26 2015-12-29 Micron Technology, Inc. Connections for memory electrode lines
US10254967B2 (en) 2016-01-13 2019-04-09 Sandisk Technologies Llc Data path control for non-volatile memory
KR102535414B1 (ko) * 2016-05-17 2023-05-24 에스케이하이닉스 주식회사 균일한 프로그램 특성을 갖도록 하는 이피롬 메모리 장치 및 그 이피롬 메모리 장치의 프로그램 방법
US10192616B2 (en) * 2016-06-28 2019-01-29 Western Digital Technologies, Inc. Ovonic threshold switch (OTS) driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects
US10528267B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Command queue for storage operations
US10528286B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
US10528255B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
US10114589B2 (en) * 2016-11-16 2018-10-30 Sandisk Technologies Llc Command control for multi-core non-volatile memory
US10497438B2 (en) 2017-04-14 2019-12-03 Sandisk Technologies Llc Cross-point memory array addressing
CN109308930B (zh) * 2017-07-28 2021-08-24 群联电子股份有限公司 数据写入方法、存储器控制电路单元及存储器存储装置
US10649663B2 (en) * 2017-07-31 2020-05-12 National Technology & Engineering Solutions Of Sandia, Llc Memory access system
US10580489B2 (en) * 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US10418125B1 (en) * 2018-07-19 2019-09-17 Marvell Semiconductor Write and read common leveling for 4-bit wide DRAMs
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US20220293174A1 (en) * 2021-03-09 2022-09-15 International Business Machines Corporation Resistive memory device for matrix-vector multiplications
CN113517015B (zh) * 2021-04-29 2024-05-14 中国科学院上海微系统与信息技术研究所 一种实现存储单元多级存储的方法及装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777608A (en) * 1989-03-10 1998-07-07 Board Of Regents, The University Of Texas System Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories
US6501111B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US20030214841A9 (en) * 2000-04-28 2003-11-20 Scheuerlein Roy E. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US20040032789A1 (en) * 2002-08-14 2004-02-19 Ngo Quan H. Enabling an interim density for top boot flash memories
US6795338B2 (en) * 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US20040184318A1 (en) * 2003-01-30 2004-09-23 Sharp Kabushiki Kaisha Semiconductor memory device
US20050169095A1 (en) * 2003-10-22 2005-08-04 Stmicroelectronics S.R.L. Bit line discharge control method and circuit for a semiconductor memory
US20060077737A1 (en) * 2004-07-14 2006-04-13 Renesas Technology Corp. Non-volatile semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3629863A (en) 1968-11-04 1971-12-21 Energy Conversion Devices Inc Film deposited circuits and devices therefor
US3872492A (en) 1972-07-26 1975-03-18 Energy Conversion Devices Inc Radiation hardened field effect transistor
KR950004865B1 (ko) * 1987-09-18 1995-05-15 가부시키가이샤 도시바 Nand셀구조를 갖는 불휘발성 반도체기억장치
US5296716A (en) 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5818749A (en) 1993-08-20 1998-10-06 Micron Technology, Inc. Integrated circuit memory device
US5923582A (en) 1997-06-03 1999-07-13 Cypress Semiconductor Corp. SRAM with ROM functionality
KR19990004113A (ko) * 1997-06-27 1999-01-15 윤종용 반도체 메모리 장치의 칼럼 선택선 신호 제어 방법
DE10012387C2 (de) * 2000-03-14 2002-10-02 Itt Mfg Enterprises Inc Anordnung zum Verbinden eines Kabels mit einem Kraftfahrzeugbatteriepol
US7247876B2 (en) 2000-06-30 2007-07-24 Intel Corporation Three dimensional programmable device and method for fabricating the same
US7335906B2 (en) 2003-04-03 2008-02-26 Kabushiki Kaisha Toshiba Phase change memory device
US7295474B2 (en) * 2005-06-30 2007-11-13 Intel Corporation Operating an information storage cell array

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777608A (en) * 1989-03-10 1998-07-07 Board Of Regents, The University Of Texas System Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories
US20030214841A9 (en) * 2000-04-28 2003-11-20 Scheuerlein Roy E. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6501111B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US20040032789A1 (en) * 2002-08-14 2004-02-19 Ngo Quan H. Enabling an interim density for top boot flash memories
US6795338B2 (en) * 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US20040184318A1 (en) * 2003-01-30 2004-09-23 Sharp Kabushiki Kaisha Semiconductor memory device
US20050169095A1 (en) * 2003-10-22 2005-08-04 Stmicroelectronics S.R.L. Bit line discharge control method and circuit for a semiconductor memory
US20060077737A1 (en) * 2004-07-14 2006-04-13 Renesas Technology Corp. Non-volatile semiconductor memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799097B (zh) * 2021-04-16 2023-04-11 美商桑迪士克科技有限責任公司 在交叉點陣列中具有電壓箝位的強制電流存取
US11682442B2 (en) 2021-04-16 2023-06-20 Sandisk Technologies Llc Forced current access with voltage clamping in cross-point array
US11688446B2 (en) 2021-04-16 2023-06-27 Sandisk Technologies Llc Forced current access with voltage clamping in cross-point array

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US7646626B2 (en) 2010-01-12

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